KR20160119485A - 반도체 장치 및 이의 제조 방법 - Google Patents

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    • H01L2029/785—

Abstract

다채널 액티브 패턴의 표면의 결함 발생을 제어하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다. 상기 반도체 장치는 게르마늄(Ge)을 포함하고, 내측 영역과 외측 영역을 포함하는 다채널 액티브 패턴으로, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성되고, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 작은 다채널 액티브 패턴, 및 상기 다채널 액티브 패턴과 교차하는 게이트 전극을 포함한다.

Description

반도체 장치 및 이의 제조 방법{Semiconductor device and method of fabricating the same}
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것이다.
반도체 장치의 밀도를 높이기 위한 스케일링(scaling) 기술 중 하나로서, 기판 상에 핀(fin) 또는 나노와이어(nanowire) 형상의 다채널 액티브 패턴(또는 실리콘 바디)을 형성하고 다채널 액티브 패턴의 표면 위에 게이트를 형성하는 멀티 게이트 트랜지스터(multi gate transistor)가 제안되었다.
이러한 멀티 게이트 트랜지스터는 3차원의 채널을 이용하기 때문에, 스케일링하는 것이 용이하다. 또한, 멀티 게이트 트랜지스터의 게이트 길이를 증가시키지 않아도, 전류 제어 능력을 향상시킬 수 있다. 뿐만 아니라, 드레인 전압에 의해 채널 영역의 전위가 영향을 받는 SCE(short channel effect)를 효과적으로 억제할 수 있다.
본 발명이 해결하려는 과제는, 다채널 액티브 패턴의 표면의 결함 발생을 제어하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 다채널 액티브 패턴의 표면의 결함 발생을 제어하여, 동작 성능 및 신뢰성을 개선할 수 있는 반도체 장치 제조 방법을 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양(aspect)은 게르마늄(Ge)을 포함하고, 내측 영역과 외측 영역을 포함하는 다채널 액티브 패턴으로, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성되고, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 작은 다채널 액티브 패턴, 및 상기 다채널 액티브 패턴과 교차하는 게이트 전극을 포함한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역으로부터 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역은 제1 부분과 제2 부분을 포함하고, 상기 외측 영역의 제1 부분은 상기 내측 영역과 상기 외측 영역의 제2 부분 사이에 배치되고, 상기 외측 영역의 제1 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 제2 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 증가한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 제2 부분의 게르마늄 분율은 일정하다.
본 발명의 몇몇 실시예에서, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성된 에피택셜층을 포함한다.
본 발명의 몇몇 실시예에서, 상기 내측 영역의 게르마늄 분율은 상기 다채널 액티브 패턴의 폭 방향으로 일정하다.
본 발명의 몇몇 실시예에서, 상기 다채널 액티브 패턴은 실리콘 게르마늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 다채널 액티브 패턴은 핀형 액티브 패턴이다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 다른 태양은 화합물 반도체층, 상기 화합물 반도체층으로부터 돌출되고, 내측 영역과 외측 영역을 포함하는 실리콘 게르마늄 핀형 패턴으로, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성되는 실리콘 게르마늄 핀형 패턴, 및 상기 화합물 반도체층 상에, 상기 실리콘 게르마늄 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 내측 영역의 게르마늄 분율은 일정하고, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 작다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 연속적으로 감소한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역은 제1 부분과 제2 부분을 포함하고, 상기 외측 영역의 제1 부분은 상기 내측 영역과 상기 외측 영역의 제2 부분 사이에 배치되고, 상기 외측 영역의 제1 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 제2 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 증가한다.
본 발명의 몇몇 실시예에서, 상기 화합물 반도체층은 실리콘 게르마늄을 포함한다.
본 발명의 몇몇 실시예에서, 상기 화합물 반도체층의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 낮다.
본 발명의 몇몇 실시예에서, 상기 화합물 반도체층 상에 형성되는 필드 절연막을 더 포함하고, 상기 실리콘 게르마늄 핀형 패턴의 적어도 일부는 상기 필드 절연막의 상면보다 위로 돌출된다.
본 발명의 몇몇 실시예에서, 상기 외측 영역은 상기 필드 절연막의 상면보다 위로 돌출된 상기 내측 영역의 프로파일을 따라 형성된다.
상기 과제를 해결하기 위한 본 발명의 반도체 장치의 또 다른 태양은 실리콘 게르마늄을 포함하는 화합물 반도체층, 상기 화합물 반도체층으로부터 돌출되고, 순차적으로 적층된 하부 패턴과 상부 패턴을 포함하는 실리콘 게르마늄 핀형 패턴으로, 상기 상부 패턴은 내측 영역과, 상기 내측 영역의 프로파일을 따라 형성되는 외측 영역을 포함하는 실리콘 게르마늄 핀형 패턴, 및 상기 화합물 반도체층 상에, 상기 실리콘 게르마늄 핀형 패턴과 교차하는 게이트 전극을 포함하고, 상기 내측 영역의 게르마늄 분율은 일정하고, 상기 외측 영역은 상기 내측 영역의 게르마늄 분율보다 게르마늄 분율이 작은 부분을 포함한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 연속적으로 감소한다.
본 발명의 몇몇 실시예에서, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소했다가 증가한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 제1 실시예에 다른 반도체 장치를 설명하기 위한 레이아웃도이다.
도 2 는 도 1의 A - A를 따라서 절단한 단면도이다.
도 3은 도 1의 B - B를 따라서 절단한 단면도이다.
도 4는 도 3에서, 게이트 전극 및 게이트 절연막을 제외하고 도시한 도면이다.
도 5는 도 4의 P 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다.
도 6은 도 4의 Q 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 게르마늄 분율을 개략적으로 도시한 도면이다.
도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 게르마늄 분율을 개략적으로 도시한 도면이다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 10은 도 9의 P 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서, 도 1 내지 도 6을 참조하여, 본 발명의 제1 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 제1 실시예에 다른 반도체 장치를 설명하기 위한 레이아웃도이다. 도 2 는 도 1의 A - A를 따라서 절단한 단면도이다. 도 3은 도 1의 B - B를 따라서 절단한 단면도이다. 도 4는 도 3에서, 게이트 전극 및 게이트 절연막을 제외하고 도시한 도면이다. 도 5는 도 4의 P 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다. 도 6은 도 4의 Q 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다.
도 1 내지 도 6을 참고하면, 본 발명의 제1 실시예에 따른 반도체 장치(1)는 다채널 액티브 패턴(MA)과, 게이트 전극(130) 등을 포함할 수 있다.
기판(100)은 예를 들어, 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(Silicon-Germanium-on-Insulator), 실리콘 카바이드, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(100)은 베이스 기판 상에 에피층이 형성된 것일 수도 있다. 본 발명의 실시예들에 따른 설명에서, 기판(100)은 실리콘 기판인 것으로 설명한다.
스트레인 완화층(110)은 기판(100) 상에 형성될 수 있다. 스트레인 완화층(110)은 화합물 반도체를 포함할 수 있다. 즉, 스트레인 완화층(110)은 화합물 반도체층일 수 있다. 스트레인 완화층(110)은 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
구체적으로, IV-IV족 화합물 반도체를 예로 들면, 스트레인 완화층(110)은 탄소(C), 규소(Si), 게르마늄(Ge), 주석(Sn) 중 적어도 2개 이상을 포함하는 실리콘게르마늄과 같은 이원계 화합물(binary compound), 삼원계 화합물(ternary compound) 또는 이들에 IV족 원소가 도핑된 화합물일 수 있다.
III-V족 화합물 반도체를 예로 들면, 스트레인 완화층(110)은 III족 원소로 알루미늄(Al), 갈륨(Ga) 및 인듐(In) 중 적어도 하나와 V족 원소인 인(P) 및 비소(As) 중 하나가 결합되어 형성되는 이원계 화합물, 삼원계 화합물 또는 사원계 화합물 중 하나일 수 있다.
스트레인 완화층(110)은 기판(100) 상에 에피택셜 성장 방법으로 형성될 수 있다. 예를 들어, 스트레인 완화층(110)은 APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low(or reduced) Pressure Chemical Vapor Deposition), UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
스트레인 완화층(110)은 기판(100)과 유사한 결정 구조를 가질 수 있다. 본 발명의 실시예들에 따른 반도체 장치에서, 기판(100)으로 사용되는 실리콘 기판은 다이아몬드 결정 구조를 갖고 있다. 따라서, 화합물 반도체를 포함하는 스트레인 완화층(110)은 다이아몬드 결정 구조와 유사한 징크-블렌드(Zinc-Blende) 구조를 가질 수 있다.
스트레인 완화층(110)은 단일막으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 스트레인 완화층(110)은 복수개의 막을 포함할 수 있다. 또한, 스트레인 완화층(110)은 기판(100)에서 멀어짐에 따라 격자 상수가 변하는 복수개의 막을 포함할 수 있다.
본 발명의 실시예에 따른 반도체 장치에서, 스트레인 완화층(110)은 실리콘 게르마늄층인 것으로 설명한다.
필드 절연막(105)은 스트레인 완화층(110) 상에 형성될 수 있다. 필드 절연막(105)은 예를 들어, 산화막, 질화막, 산질화막 또는 이들의 조합 중 하나를 포함할 수 있지만, 이에 제한되는 것은 아니다.
다채널 액티브 패턴(MA)은 기판(100) 상에 형성될 수 있다. 좀 더 구체적으로, 다채널 액티브 패턴(MA)은 스트레인 완화층(110) 상에 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 다채널 액티브 패턴(MA)은 핀형 액티브 패턴(120)일 수 있다. 이에 따라, 핀형 액티브 패턴(120)은 스트레인 완화층(110)으로부터 돌출되어 있을 수 있다.
필드 절연막(105)은 핀형 액티브 패턴(120)의 측벽 일부를 덮고 있기 때문에, 핀형 액티브 패턴(120)의 적어도 일부는 필드 절연막(105)보다 위로 돌출되어 있을 수 있다. 즉, 핀형 액티브 패턴(120)의 상면 중 적어도 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
핀형 액티브 패턴(120)은 필드 절연막(105)에 의해 정의될 수 있다. 핀형 액티브 패턴(120)은 제1 방향(X)을 따라서 연장될 수 있다.
핀형 액티브 패턴(120)은 기판(100) 상에 순차적으로 적층된 하부 패턴(121)과 상부 패턴(122)을 포함할 수 있다. 하부 패턴(121)은 스트레인 완화층(110)으로부터 돌출되어 있을 수 있다. 상부 패턴(122)은 하부 패턴(121) 상에 형성될 수 있다.
상부 패턴(122)은 핀형 액티브 패턴(120)의 최상부에 위치할 수 있다. 즉, 핀형 액티브 패턴(120)의 상면은 상부 패턴(122)의 상면일 수 있다.
핀형 액티브 패턴(120)의 상면은 필드 절연막(105)의 상면보다 위로 돌출되어 있으므로, 상부 패턴(122)의 적어도 일부는 필드 절연막(105)보다 위로 돌출되어 있을 수 있다.
예를 들어, 반도체 장치(1)가 트랜지스터일 경우, 상부 패턴(122)은 트랜지스터의 채널 영역으로 사용될 수 있다.
도 3에서, 하부 패턴(121)은 필드 절연막(105)과 접촉하고, 상부 패턴(122)은 접촉하지 않는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다. 즉, 필드 절연막(105)이 하부 패턴(121)의 측벽 전체를 감싸는 것이 아니라, 하부 패턴(121)의 측벽 일부가 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
이와 반대로, 상부 패턴(122)의 일부는 필드 절연막(105)과 접촉하고, 상부 패턴(122)의 나머지는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
상부 패턴(122)은 하부 패턴(121)과 직접 연결되어 있을 수 있다. 즉, 상부 패턴(122)은 하부 패턴과 직접 접촉하여 형성될 수 있다. 예를 들어, 하부 패턴(121)은 상부 패턴(122)이 에피택셜 성장되기 위한 베이스이고, 상부 패턴(122)은 하부 패턴(121) 상에 형성된 에피택셜막일 수 있다.
핀형 액티브 패턴(120)은 게르마늄을 포함할 수 있다. 본 발명의 제1 실시예에 따른 반도체 장치에서, 핀형 액티브 패턴(120)은 실리콘 게르마늄을 포함하는 실리콘 게르마늄 핀형 패턴일 수 있다.
이에 따라, 하부 패턴(121)과 상부 패턴(122)은 실리콘 게르마늄을 포함할 수 있다. 다만, 상부 패턴(122)에 포함된 실리콘 게르마늄의 게르마늄 분율은 하부 패턴(121)에 포함된 실리콘 게르마늄의 게르마늄 분율과 다를 수 있다. 이에 대한 상세한 내용은 도 5 및 도 6을 이용하여 이후에 설명한다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 하부 패턴(121)은 스트레인 완화층(110)과 직접 연결되어 형성될 수 있다. 하부 패턴(121)은 스트레인 완화층(110)의 일부일 수 있다.
예를 들어, 하부 패턴(121)과 스트레인 완화층(110)은 동일한 게르마늄 분율을 갖는 실리콘 게르마늄을 포함할 수 있다. 이와 같은 경우, 하부 패턴(121)은 스트레인 완화층(110)의 일부를 식각하여 형성될 수 있으므로, 하부 패턴(121)과 스트레인 완화층(110)은 통합 구조(integral structure)일 수 있다.
이와 달리, 스트레인 완화층(110)이 기판(100)에서 멀어짐에 따라 격자 상수가 변하는 복수개의 층을 포함할 경우, 하부 패턴(121)에 포함된 실리콘 게르마늄의 게르마늄 분율은 스트레인 완화층(110)에 포함된 실리콘 게르마늄의 게르마늄 분율과 다를 수도 있다.
게이트 전극(130)은 제2 방향(Y)으로 연장되어, 다채널 액티브 패턴(MA)과 교차하도록 형성될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 다채널 액티브 패턴(MA)는 핀형 액티브 패턴(120)일 수 있으므로, 게이트 전극(130)은 핀형 액티브 패턴(120)과 필드 절연막(105) 상에 형성될 수 있다.
게이트 전극(130)은 예를 들어, 다결정 실리콘(poly Si), 비정질 실리콘(a-Si), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 티타늄 알루미늄(TiAl), 티타늄 알루미늄 질화물(TiAlN), 탄탈륨 질화물(TaN), 탄화 티타늄 (TiC), 탄화 탄탈륨(TaC), 탄탈륨 탄질화물(TaCN), 탄탈 실리콘 질화물(TaSiN), 탄탈륨(Ta), 코발트(Co), 루테듐(Ru), 알루미늄(Al) 및 텅스텐(W) 중 적어도 하나를 포함할 수 있다.
게이트 전극(130)은 예를 들어, 리플레이스먼트 공정(replacement process)(또는 게이트 라스트 공정(gate last process))을 통해서 형성될 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연막(135)은 다채널 액티브 패턴(MA)과 게이트 전극(130) 사이에 형성될 수 있다. 예를 들어, 게이트 절연막(135)은 필드 절연막(105)보다 위로 돌출된 핀형 액티브 패턴(120)의 프로파일을 따라서 형성될 수 있다. 또한, 게이트 절연막(135)은 게이트 전극(130)과 필드 절연막(105) 사이에 배치될 수 있다.
게이트 절연막(135)은 실리콘 산화물, 실리콘 산질화물, 실리콘 질화물 및 실리콘 산화물보다 높은 유전 상수를 갖는 고유전체 물질을 포함할 수 있다. 고유전체 물질은 예를 들어, 하프늄 산화물(hafnium oxide), 하프늄 실리콘 산화물(hafnium silicon oxide), 란타늄 산화물(lanthanum oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 지르코늄 산화물(zirconium oxide), 지르코늄 실리콘 산화물(zirconium silicon oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 바륨 스트론튬 티타늄 산화물(barium strontium titanium oxide), 바륨 티타늄 산화물(barium titanium oxide), 스트론튬 티타늄 산화물(strontium titanium oxide), 이트륨 산화물(yttrium oxide), 알루미늄 산화물(Aluminum oxide), 납 스칸듐 탄탈륨 산화물(lead scandium tantalum oxide), 또는 납 아연 니오브산염(lead zinc niobate) 중에서 하나 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다.
게이트 스페이서(140)는 제2 방향(Y)으로 연장된 게이트 전극(130)의 측벽 상에 형성될 수 있다. 게이트 스페이서(140)는 예를 들어, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 산화물(SiO2), 실리콘 산탄질화물(SiOCN), 실리콘 탄질화물(SiCN) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
소오스/드레인(150)은 게이트 전극(130)의 양측에 형성될 수 있다. 소오스/드레인(150)은 다채널 액티브 패턴(MA) 상에 형성되는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 다채널 액티브 패턴(MA)이 핀형 액티브 패턴(120)일 경우, 소오스/드레인(150)은 다채널 액티브 패턴(MA) 상에 형성될 수 있다.
도 2에서, 소오스/드레인(150)은 핀형 액티브 패턴(120) 내에 형성된 리세스를 채우는 에피층을 포함하는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 소오스/드레인(150)은 필드 절연막(105)보다 위로 돌출된 핀형 액티브 패턴(120)의 측벽 및 상면을 따라 형성되는 에피층을 포함할 수도 있고, 에피층 없이 핀형 액티브 패턴(120) 내에 형성되는 불순물 영역일 수도 있다.
층간 절연막(180)은 필드 절연막(105) 상에 형성될 수 있다. 층간 절연막(180)은 다채널 액티브 패턴(MA)과 소오스/드레인(150) 등을 덮을 수 있다.
층간 절연막(180)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 낮은 저유전율 물질 중 적어도 하나를 포함할 수 있다. 저유전율 물질은 예를 들어, FOX(Flowable Oxide), TOSZ(Torene SilaZene), USG(Undoped Silica Glass), BSG(Borosilica Glass), PSG(PhosphoSilaca Glass), BPSG(BoroPhosphoSilica Glass), PETEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), FSG(Fluoride Silicate Glass), CDO(Carbon Doped silicon Oxide), Xerogel, Aerogel, Amorphous Fluorinated Carbon, OSG(Organo Silicate Glass), Parylene, BCB(bis-benzocyclobutenes), SiLK, polyimide, porous polymeric material 또는 이들의 조합을 포함할 수 있으나, 이에 제한되는 것은 아니다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 상부 패턴(122)은 내측 영역(122i)과 외측 영역(122s)을 포함할 수 있다. 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)의 주변을 따라서 정의될 수 있다.
다시 말하면, 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)의 프로파일을 따라서 형성될 수 있다. 예를 들어, 상부 패턴의 외측 영역(122s)은 필드 절연막(105)의 상면보다 위로 돌출된 상부 패턴의 내측 영역(122i)의 프로파일을 따라서 형성될 수 있다.
상부 패턴의 외측 영역(122s)은 핀형 액티브 패턴(120)의 외부 표면을 포함할 수 있다. 게이트 절연막(135)은 필드 절연막(105)보다 위로 돌출된 핀형 액티브 패턴(120)의 프로파일을 따라서 형성되므로, 게이트 절연막(135)은 상부 패턴의 외측 영역(122s)을 따라서 형성될 수 있다.
상부 패턴의 내측 영역(122i)과, 상부 패턴의 외측 영역(122s)은 상부 패턴(122)으로 형성된 후, 상부 패턴(122)의 표면 영역을 열처리함으로써 상부 패턴의 내측 영역(122i)과, 상부 패턴의 외측 영역(122s)으로 구분될 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 상부 패턴의 내측 영역(122i)의 게르마늄 분율은 일정할 수 있다. 예를 들어, 상부 패턴의 내측 영역(122i)의 게르마늄 분율은 핀형 액티브 패턴(120)의 폭 방향(도 1의 제2 방향(Y))으로 일정할 수 있다.
상부 패턴(122)은 반도체 장치의 채널 영역으로 사용될 수 있다. 즉, 채널 영역으로 사용될 수 있는 상부 패턴(122)의 게르마늄 분율이 하부 패턴(121)의 게르마늄 분율보다 크게 함으로써, 전하의 채널 이동도 및 반도체 소자의 성능을 개선할 수 있다.
이에 따라, 상부 패턴(122), 좀 더 구체적으로, 상부 패턴의 내측 영역(122i)의 게르마늄 분율은 하부 패턴(121)의 게르마늄 분율보다 클 수 있다.
또한, 하부 패턴(121)은 스트레인 완화층(110)의 일부일 수 있으므로, 상부 패턴의 내측 영역(122i)의 게르마늄 분율은 스트레인 완화층(110)의 게르마늄 분율보다 클 수 있다. 만약, 스트레인 완화층(110)이 서로 다른 게르마늄 분율을 갖는 복수의 층을 포함할 경우, 상부 패턴의 내측 영역(122i)의 게르마늄 분율은 스트레인 완화층(110)의 평균 게르마늄 분율보다 클 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서, 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 게르마늄 분율이 작은 부분을 포함할 수 있다.
본 발명의 제1 실시예에 따른 반도체 장치(1)에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 감소할 수 있다. 좀 더 구체적으로, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 연속적으로 감소할 수 있다.
예를 들어, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 전체적으로 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 작을 수 있다.
상부 패턴의 내측 영역(122i)에서 실리콘에 대한 게르마늄의 비율은, 상부 패턴의 외측 영역(122s)에서 실리콘에 대한 게르마늄의 비율보다 클 수 있다.
도 5 및 도 6에서, 핀형 액티브 패턴(120)의 표면에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 0보다 큰 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 5 및 도 6에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 선형적으로 변하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 7은 본 발명의 제2 실시예에 따른 반도체 장치의 게르마늄 분율을 개략적으로 도시한 도면이다. 도 8은 본 발명의 제3 실시예에 따른 반도체 장치의 게르마늄 분율을 개략적으로 도시한 도면이다. 설명의 편의성을 위해, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 7 및 도 8은 도 4의 P 방향을 따라서 게르마늄 분율을 도시한 도면이다.
도 7을 참고하면, 본 발명의 제2 실시예에 따른 반도체 장치(2)에서, 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 게르마늄 분율이 감소하는 제1 부분(122s-1)과, 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 게르마늄 분율이 일정하게 유지되는 제2 부분(122s-2)을 포함할 수 있다.
상부 패턴의 외측 영역(122s)의 제1 부분(122s-1)은 상부 패턴의 내측 영역(122i)과, 상부 패턴의 외측 영역(122s)의 제2 부분(122s-2) 사이에 정의될 수 있다.
이 때, 상부 패턴의 외측 영역(122s)의 제2 부분(122s-2)은 핀형 액티브 패턴(120)의 외부 표면을 포함할 수 있다.
본 발명의 제2 실시예에 따른 반도체 장치에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 상부 패턴의 내측 영역(122i)으로부터 멀어짐에 따라 감소하다가 일정하게 유지될 수 있다.
이 때, 상부 패턴의 외측 영역(122s)의 제2 부분(122s-2)의 게르마늄 분율은 0보다 클 수 있다.
덧붙여, 본 발명의 제2 실시예에 따른 반도체 장치에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 전체적으로 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 작을 수 있다.
도 8을 참고하면, 본 발명의 제3 실시예에 따른 반도체 장치(3)에서, 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 게르마늄 분율이 감소하는 제1 부분(122s-1)과, 상부 패턴의 내측 영역(122i)에서 멀어짐에 따라 게르마늄 분율이 증가하는 제2 부분(122s-2)을 포함할 수 있다.
상부 패턴의 외측 영역(122s)의 제1 부분(122s-1)은 상부 패턴의 내측 영역(122i)과, 상부 패턴의 외측 영역(122s)의 제2 부분(122s-2) 사이에 정의될 수 있다.
이 때, 상부 패턴의 외측 영역(122s)의 제2 부분(122s-2)은 핀형 액티브 패턴(120)의 외부 표면을 포함할 수 있다.
본 발명의 제3 실시예에 따른 반도체 장치에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 상부 패턴의 내측 영역(122i)으로부터 멀어짐에 따라 감소하다가 증가할 수 있다.
도 8에서, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 전체적으로 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 작은 것으로 도시하였지만, 이에 제한되는 것은 아니다.
즉, 핀형 액티브 패턴(120)의 표면에서 게르마늄 분율은 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 클 수도 있다.
도 7 및 8에서 설명한 것과 같이, 상부 패턴의 외측 영역(122s)의 게르마늄 분율이 상부 패턴의 외측 영역(122s)에서 꺾이는 것은 상부 패턴(122)의 프로파일을 따라 형성되는 게이트 절연막(135)과 연관성이 있을 수 있다.
좀 더 구체적으로, 실리콘(Si)은 게르마늄(Ge)보다 더 빨리 산화막을 형성한다. 즉, 실리콘 게르마늄이 산화 분위기에 노출되었을 때, 게르마늄보다 실리콘이 더 빠르게 산소와 반응하기 한다. 이로 인해, 산화 분위기에 노출된 실리콘 게르마늄의 표면에는 실리콘 산화막이 형성되고, 실리콘 게르마늄과 실리콘 산화막의 경계에는 게르마늄이 파일-업(pile-up)될 수 있다.
즉, 게이트 절연막(135)을 형성하는 과정에서, 상부 패턴의 외측 영역(122s)에서 게르마늄이 파일-업 되게 됨으로써, 도 7 및 도 8과 같은 게르마늄 분율 그래프가 나타날 수도 있다.
만약, 게이트 절연막(135)을 형성하는 과정에서, 상부 패턴의 외측 영역(122s)에 포함된 실리콘이 거의 소모되지 않을 수도 있다. 이와 같은 경우에는, 도 5 및 도 6과 같은 게르마늄 분율 그래프가 나타날 수 있다.
도 9는 본 발명의 제4 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 도 10은 도 9의 P 방향을 따라서 게르마늄 분율을 개략적으로 도시한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 9는 도 1의 B - B를 따라서 절단한 도면에서, 게이트 전극 및 게이트 절연막을 제외하고 도시한 것이다.
도 9 및 도 10을 참고하면, 본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 핀형 액티브 패턴(120)은 캡핑 패턴(123)을 더 포함할 수 있다.
캡핑 패턴(123)은 상부 패턴(122)의 프로파일을 따라 형성될 수 있다. 캡핑 패턴(123)은 필드 절연막(105)의 상면보다 위로 돌출된 상부 패턴(122)의 측벽 및 상면 상에 형성될 수 있다.
캡핑 패턴(123)은 게르마늄을 포함할 수 있고, 좀 더 구체적으로 실리콘 게르마늄을 포함할 수 있다.
캡핑 패턴(123)은 상부 패턴(122)과 직접 연결되어 있을 수 있다. 캡핑 패턴(123)은 상부 패턴(122)과 직접 접촉하여 형성될 수 있다. 예를 들어, 상부 패턴(122)은 캡핑 패턴(123)이 에피택셜 성장되기 위한 베이스이고, 캡핑 패턴(123)은 상부 패턴(122) 상에 형성된 에피택셜막일 수 있다.
본 발명의 제4 실시예에 따른 반도체 장치(4)에서, 상부 패턴(122)의 게르마늄 분율은 일정할 수 있다. 예를 들어, 상부 패턴(122)의 게르마늄 분율은 핀형 액티브 패턴(120)의 폭 방향(도 1의 제2 방향(Y))으로 일정할 수 있다.
또한, 캡핑 패턴(123)은 상부 패턴(122)의 게르마늄 분율보다 게르마늄 분율이 작은 부분을 포함할 수 있다. 예를 들어, 캡핑 패턴(123)의 게르마늄 분율은 상부 패턴(122)에서 멀어짐에 따라 감소할 수 있다.
예를 들어, 캡핑 패턴(123)의 게르마늄 분율은 전체적으로 상부 패턴(122)의 게르마늄 분율보다 작을 수 있다.
도 10에서, 캡핑 패턴(123)의 표면에서 게르마늄 분율은 0보다 큰 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
또한, 도 10에서, 캡핑 패턴(123)의 게르마늄 분율은 선형적으로 변하는 것으로 도시하였지만, 설명의 편의성을 위한 것일 뿐, 이에 제한되는 것은 아니다.
도 11은 본 발명의 제5 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 1 내지 도 6을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
참고적으로, 도 11은 도 1의 B - B를 따라서 절단한 단면도일 수 있다.
도 11을 참고하면, 본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 다채널 액티브 패턴(MA)은 와이어 패턴(125)일 수 있다.
와이어 패턴(125)은 기판(100) 상에 형성될 수 있다. 와이어 패턴(125)은 필드 절연막(105)으로부터 이격되어 형성될 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)는 기판(100)으로부터 돌출된 돌출 패턴(103)을 더 포함할 수 있다.
돌출 패턴(103)은 와이어 패턴(125)과 중첩되도록 형성될 수 있다. 돌출 패턴(103)은 와이어 패턴(125)을 형성하기 위해 사용되는 구조체일 수 있다.
돌출 패턴(103)은 기판(100)과 통합 구조(integral structure)일 수 있지만, 이에 제한되는 것은 아니다. 돌출 패턴(103)은 기판과 동일한 물질을 포함할 수도 있고, 다른 물질을 포함할 수도 있기 때문이다.
게이트 전극(130)은 와이어 패턴(125)과 교차하고, 와이어 패턴(125) 주변을 전체적으로 감쌀 수 있다. 즉, 와이어 패턴(125)과 돌출 패턴(103) 사이에 게이트 전극(130)이 개재될 수 있다.
게이트 절연막(135)은 와이어 패턴(125)의 주변을 따라서 형성될 수 있다. 게이트 절연막(135)은 게이트 전극(130)과 와이어 패턴(125) 사이 및 게이트 전극(130)과 돌출 패턴(103) 사이에도 형성될 수 있다.
본 발명의 제5 실시예에 따른 반도체 장치(5)에서, 와이어 패턴(125)은 내측 영역(125i)와 외측 영역(125s)를 포함할 수 있다. 와이어 패턴의 외측 영역(125s)은 와이어 패턴의 내측 영역(125i)의 주변을 따라서 정의될 수 있다.
다시 말하면, 와이어 패턴의 외측 영역(125s)은 와이어 패턴의 내측 영역(125i)의 프로파일을 따라서 형성될 수 있다.
와이어 패턴의 외측 영역(125s)의 게르마늄 분율과, 와이어 패턴의 내측 영역(125i)의 게르마늄 분율 사이의 관계는 도 6 내지 도 8을 이용하여 설명한 상부 패턴의 외측 영역(122s)의 게르마늄 분율과, 상부 패턴의 내측 영역(122i)의 게르마늄 분율 사이의 관계와 실질적으로 유사하므로, 이하 생략한다.
도 12는 본 발명의 제6 실시예에 따른 반도체 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 11을 이용하여 설명한 것과 다른 점을 위주로 설명한다.
도 12를 참고하면, 본 발명의 제6 실시예에 따른 반도체 장치(6)에서, 필드 절연막(105)은 기판(100)의 상면을 덮고 있을 수 있다.
기판(100)은 기판(100)의 상면으로부터 돌출되고, 와이어 패턴(125)과 중첩되는 돌출 패턴을 포함하지 않을 수 있다.
즉, 와이어 패턴(125)은 SOI(silicon-on-insulator) 또는 SGOI(Silicon-Germanium-on-Insulator) 상에 형성된 것일 수 있다.
도 3, 도 13 내지 도 16을 이용하여, 본 발명의 일 실시예에 따른 반도체 장치 제조 방법에 대해서 설명한다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 13을 참고하면, 기판(100) 상에 스트레인 완화층(110)을 형성할 수 있다. 이어서, 스트레인 완화층(110) 상에 채널층(112)을 형성할 수 있다.
구체적으로, 기판(100) 상에, 스트레인 완화층(110)은 형성할 수 있다. 스트레인 완화층(110)은 화합물 반도체를 포함할 수 있고, 예를 들어, IV-IV족 화합물 반도체 또는 III-V족 화합물 반도체를 포함할 수 있다.
스트레인 완화층(110)은 에피택셜 성장 방법을 이용하여 형성할 수 있고, 예를 들어, APCVD(Atmospheric Pressure Chemical Vapor Deposition), LPCVD(Low(or reduced) Pressure Chemical Vapor Deposition), UHV-CVD(Ultra High Vacuum Chemical Vapor Deposition), MBE(Molecular Beam Epitaxy), MOCVD(Metal Organic Chemical Vapor Deposition) 등의 방법을 이용하여 형성될 수 있지만, 이에 제한되는 것은 아니다.
본 발명의 일 실시예에 따른 반도체 장치 제조 방법에서, 스트레인 완화층(110)은 실리콘 게르마늄을 포함하는 것으로 설명한다.
스트레인 완화층(110) 상에 채널층(112)을 형성할 수 있다. 채널층(112)은 실리콘 게르마늄을 포함할 수 있다. 예를 들어, 채널층(112)에 포함된 실리콘 게르마늄의 게르마늄 분율은 스트레인 완화층(110)에 포함된 실리콘 게르마늄의 게르마늄 분율보다 클 수 있다.
채널층(112)은 예를 들어, 에피택셜 성장 방법을 이용하여 형성할 수 있다.
도 14를 참고하면, 스트레인 완화층(110)의 일부와, 채널층(112)을 패터닝하여, 기판(100) 상에 프리 핀형 액티브 패턴(120p)을 형성할 수 있다. 좀 더 구체적으로, 스트레인 완화층(110) 상에 프리 핀형 액티브 패턴(120p)을 형성할 수 있다.
프리 핀형 액티브 패턴(120p)은 하부 패턴(121)과, 프리 상부 패턴(122p)을 포함할 수 있다. 하부 패턴(121)은 스트레인 완화층(110)의 일부를 패터닝하여 형성할 수 있으므로, 하부 패턴(121)과 스트레인 완화층(110)은 통합 구조일 수 있다.
프리 핀형 액티브 패턴(120p)은 예를 들어, 식각 공정을 이용하여 형성될 수 있다.
도 15를 참고하면, 기판(100) 상에 필드 절연막(105)을 형성할 수 있다. 좀 더 구체적으로, 스트레인 완화층(110) 상에 필드 절연막(105)을 형성할 수 있다.
필드 절연막(105)은 프리 핀형 액티브 패턴(120p)의 측벽 일부를 덮을 수 있다. 이에 따라, 프리 핀형 액티브 패턴(120p)의 일부는 필드 절연막(105)의 상면보다 위로 돌출될 수 있다.
예를 들어, 하부 패턴(121)은 필드 절연막(105)과 접촉하고, 프리 상부 패턴(122p)은 필드 절연막(105)과 접촉하지 않을 수 있지만, 이에 제한되는 것은 아니다.
도 16을 참고하면, 프리 핀형 액티브 패턴(120p)의 표면 영역에서 게르마늄을 제거하여, 기판(100) 상에 핀형 액티브 패턴(120)을 형성할 수 있다.
구체적으로, 핀형 액티브 패턴(120)은 필드 절연막(105)의 상면보다 위로 돌출된 프리 핀형 액티브 패턴(120p)의 표면 영역에서 게르마늄을 제거하여 형성될 수 있다. 즉, 핀형 액티브 패턴(120)은 프리 상부 패턴(122p)의 표면 영역에서 게르마늄을 제거하여 형성될 수 있다.
핀형 액티브 패턴(120)은 기판(100) 상에 순차적으로 적층된 하부 패턴(121)과 상부 패턴(122)을 포함할 수 있다. 하부 패턴(121)은 필드 절연막(105)에 의해 감싸여 있었으므로, 하부 패턴(121)의 표면 영역에서는 게르마늄이 제거되지 않을 수 있다.
상부 패턴(122)은 외측 영역(122s)와 내측 영역(122i)를 포함할 수 있다. 상부 패턴의 외측 영역(122s)은 상부 패턴의 내측 영역(122i)의 프로파일을 따라서 형성될 수 있다.
좀 더 구체적으로, 상부 패턴의 외측 영역(122s)은 프리 상부 패턴(122p)의 표면 영역에서 게르마늄이 제거됨으로써 형성될 수 있다. 하지만, 프리 상부 패턴(122p)의 표면 영역에서 게르마늄을 제거하는 동안, 프리 상부 패턴(122p)의 내부에서는 게르마늄이 제거되지 않을 수 있다.
프리 상부 패턴(122p)의 내부가 상부 패턴의 내측 영역(122i)이 될 수 있다. 이로 인해, 상부 패턴의 내측 영역(122i)의 게르마늄의 분율은 프리 상부 패턴(122p)의 게르마늄 분율과 동일할 수 있다.
상부 패턴의 외측 영역(122s)은 프리 상부 패턴(122p)의 표면 영역에서 게르마늄을 제거하여 형성되지만, 상부 패턴의 내측 영역(122i)은 프리 상부 패턴(122p)과 동일한 실리콘 게르마늄을 포함할 수 있다. 이에 따라, 상부 패턴의 외측 영역(122s)의 게르마늄 분율은 상부 패턴의 내측 영역(122i)의 게르마늄 분율보다 작아지게 된다.
프리 핀형 액티브 패턴(120p)의 표면 영역에서 게르마늄을 제거하는 것은 예를 들어, 수소 플라즈마 열처리(Hydrogen Plasma Annealing, HPA)(20)을 이용할 수 있다. 즉, 핀형 액티브 패턴(120)은 프리 핀형 액티브 패턴(120p)을 수소 플라즈마 열처리(20)하여 형성할 수 있다.
수소 플라즈마 열처리를 통해, 실리콘 게르마늄에서 게르마늄을 제거하는 것에 대해 설명한다.
실리콘 게르마늄에서, 실리콘이 수소와 반응하여 실란(SiH4)를 형성하는 과정의 반응 엔탈피는 양의 값이 된다. 즉, 실리콘 게르마늄에서 실리콘이 제거되고, 게르마늄이 남는 반응은 반응 결과 물질의 에너지 상태가 높아져 불안정한 상태로 움직이게 된다.
반면, 실리콘 게르마늄에서, 게르마늄이 수소와 반응하여 저메인(GeH4)를 형성하는 과정의 반응 엔탈피는 음의 값이 된다. 즉, 실리콘 게르마늄에서 게르마늄이 제거되고, 실리콘이 남는 반응은 반응 결과 물질의 에너지 상태가 낮아져 안정한 상태로 움직이게 된다.
즉, 실리콘 게르마늄을 수소 플라즈마 열처리할 경우, 게르마늄이 수소와 반응하여 저메인 가스가 형성되고, 실리콘 게르마늄에 실리콘이 남게 되는 것이 열역학적으로 안정한 반응이 된다.
따라서, 수소 플라즈마 열처리를 통해, 실리콘 게르마늄에서 게르마늄이 제거될 수 있다.
도 3을 참고하면, 기판(100) 상에, 핀형 액티브 패턴(120)과 교차하는 게이트 절연막(135)과 게이트 전극(130)을 형성할 수 있다.
앞에서 설명한 것과 같이, 게이트 절연막(135)을 형성하는 과정에서, 상부 패턴의 외측 영역(122s)에 포함된 실리콘의 일부가 소모되어, 상부 패턴의 외측 영역(122s)에 게르마늄 파일-업(pile-up)이 발생될 수 있다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 SoC 시스템의 블록도이다.
도 17을 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.
어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.
중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.
멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.
버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.
메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.
주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.
DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.
이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치 중 적어도 하나를 포함할 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로 컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치 등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어 등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.
앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 기억 장치(1130) 내에 제공되거나, 컨트롤러(1110), 입출력 장치(1120, I/O) 등의 일부로 제공될 수 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 19 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.
도 19는 태블릿 PC(1200)을 도시한 도면이고, 도 20은 노트북(1300)을 도시한 도면이며, 도 21은 스마트폰(1400)을 도시한 것이다. 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.
또한, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치는, 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다.
본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 필드 절연막
110: 스트레인 완화층 120: 핀형 액티브 패턴
130: 게이트 전극 MA: 다채널 액티브 패턴

Claims (20)

  1. 게르마늄(Ge)을 포함하고, 내측 영역과 외측 영역을 포함하는 다채널 액티브 패턴으로, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성되고, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 작은 다채널 액티브 패턴; 및
    상기 다채널 액티브 패턴과 교차하는 게이트 전극을 포함하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 외측 영역의 게르마늄 분율은 상기 내측 영역으로부터 멀어짐에 따라 감소하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 외측 영역은 제1 부분과 제2 부분을 포함하고,
    상기 외측 영역의 제1 부분은 상기 내측 영역과 상기 외측 영역의 제2 부분 사이에 배치되고,
    상기 외측 영역의 제1 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소하는 반도체 장치.
  4. 제3 항에 있어서,
    상기 외측 영역의 제2 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 증가하는 반도체 장치.
  5. 제3 항에 있어서,
    상기 외측 영역의 제2 부분의 게르마늄 분율은 일정한 반도체 장치.
  6. 제1 항에 있어서,
    상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성된 에피택셜층을 포함하는 반도체 장치.
  7. 제1 항에 있어서,
    상기 내측 영역의 게르마늄 분율은 상기 다채널 액티브 패턴의 폭 방향으로 일정한 반도체 장치.
  8. 제1 항에 있어서,
    상기 다채널 액티브 패턴은 실리콘 게르마늄을 포함하는 반도체 장치.
  9. 제1 항에 있어서,
    상기 다채널 액티브 패턴은 핀형 액티브 패턴인 반도체 장치.
  10. 화합물 반도체층;
    상기 화합물 반도체층으로부터 돌출되고, 내측 영역과 외측 영역을 포함하는 실리콘 게르마늄 핀형 패턴으로, 상기 외측 영역은 상기 내측 영역의 프로파일을 따라 형성되는 실리콘 게르마늄 핀형 패턴; 및
    상기 화합물 반도체층 상에, 상기 실리콘 게르마늄 핀형 패턴과 교차하는 게이트 전극을 포함하고,
    상기 내측 영역의 게르마늄 분율은 일정하고, 상기 외측 영역의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 작은 반도체 장치.
  11. 제10 항에 있어서,
    상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 연속적으로 감소하는 반도체 장치.
  12. 제10 항에 있어서,
    상기 외측 영역은 제1 부분과 제2 부분을 포함하고,
    상기 외측 영역의 제1 부분은 상기 내측 영역과 상기 외측 영역의 제2 부분 사이에 배치되고,
    상기 외측 영역의 제1 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소하는 반도체 장치.
  13. 제12 항에 있어서,
    상기 외측 영역의 제2 부분의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 증가하는 반도체 장치.
  14. 제10 항에 있어서,
    상기 화합물 반도체층은 실리콘 게르마늄을 포함하는 반도체 장치.
  15. 제14 항에 있어서,
    상기 화합물 반도체층의 게르마늄 분율은 상기 내측 영역의 게르마늄 분율보다 낮은 반도체 장치.
  16. 제10 항에 있어서,
    상기 화합물 반도체층 상에 형성되는 필드 절연막을 더 포함하고,
    상기 실리콘 게르마늄 핀형 패턴의 적어도 일부는 상기 필드 절연막의 상면보다 위로 돌출된 반도체 장치.
  17. 제16 항에 있어서,
    상기 외측 영역은 상기 필드 절연막의 상면보다 위로 돌출된 상기 내측 영역의 프로파일을 따라 형성되는 반도체 장치.
  18. 실리콘 게르마늄을 포함하는 화합물 반도체층;
    상기 화합물 반도체층으로부터 돌출되고, 순차적으로 적층된 하부 패턴과 상부 패턴을 포함하는 실리콘 게르마늄 핀형 패턴으로, 상기 상부 패턴은 내측 영역과, 상기 내측 영역의 프로파일을 따라 형성되는 외측 영역을 포함하는 실리콘 게르마늄 핀형 패턴; 및
    상기 화합물 반도체층 상에, 상기 실리콘 게르마늄 핀형 패턴과 교차하는 게이트 전극을 포함하고,
    상기 내측 영역의 게르마늄 분율은 일정하고, 상기 외측 영역은 상기 내측 영역의 게르마늄 분율보다 게르마늄 분율이 작은 부분을 포함하는 반도체 장치.
  19. 제18 항에 있어서,
    상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 연속적으로 감소하는 반도체 장치.
  20. 제18 항에 있어서,
    상기 외측 영역의 게르마늄 분율은 상기 내측 영역에서 멀어짐에 따라 감소했다가 증가하는 반도체 장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200116407A (ko) * 2019-04-01 2020-10-12 주식회사 히타치하이테크 반도체 소자의 제조 방법 및 플라스마 처리 장치

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102429611B1 (ko) * 2016-06-10 2022-08-04 삼성전자주식회사 반도체 장치 제조 방법
US10510840B2 (en) 2017-06-20 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. GAA FET with u-shaped channel

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130106091A (ko) * 2012-03-19 2013-09-27 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR20150000235A (ko) * 2013-06-24 2015-01-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6885055B2 (en) 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US7355253B2 (en) 2003-08-22 2008-04-08 International Business Machines Corporation Strained-channel Fin field effect transistor (FET) with a uniform channel thickness and separate gates
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
US6995051B1 (en) 2004-10-28 2006-02-07 International Business Machines Corporation Irradiation assisted reactive ion etching
US7419857B2 (en) 2005-12-20 2008-09-02 Korea Advanced Institute Of Science And Technology Method for manufacturing field effect transistor having channel consisting of silicon fins and silicon body and transistor structure manufactured thereby
CN101432852B (zh) 2006-04-26 2013-01-02 Nxp股份有限公司 非易失性存储器件
US7494902B2 (en) 2006-06-23 2009-02-24 Interuniversitair Microelektronica Centrum Vzw (Imec) Method of fabricating a strained multi-gate transistor
US7880241B2 (en) 2007-02-23 2011-02-01 International Business Machines Corporation Low-temperature electrically activated gate electrode and method of fabricating same
US7897994B2 (en) 2007-06-18 2011-03-01 Texas Instruments Incorporated Method of making (100) NMOS and (110) PMOS sidewall surface on the same fin orientation for multiple gate MOSFET with DSB substrate
US7972968B2 (en) 2008-08-18 2011-07-05 Applied Materials, Inc. High density plasma gapfill deposition-etch-deposition process etchant
US7972916B1 (en) * 2008-10-22 2011-07-05 Acorn Technologies, Inc. Method of forming a field effect transistors with a sacrificial stressor layer and strained source and drain regions formed in recesses
US8629478B2 (en) 2009-07-31 2014-01-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fin structure for high mobility multiple-gate transistor
JP5166458B2 (ja) 2010-01-22 2013-03-21 株式会社東芝 半導体装置及びその製造方法
US8395195B2 (en) 2010-02-09 2013-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Bottom-notched SiGe FinFET formation using condensation
CN102768957B (zh) 2011-05-06 2016-09-14 中国科学院微电子研究所 鳍式场效应晶体管及其制造方法
US8900973B2 (en) 2011-08-30 2014-12-02 International Business Machines Corporation Method to enable compressively strained pFET channel in a FinFET structure by implant and thermal diffusion
US8426283B1 (en) 2011-11-10 2013-04-23 United Microelectronics Corp. Method of fabricating a double-gate transistor and a tri-gate transistor on a common substrate
US8609499B2 (en) 2012-01-09 2013-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs and the methods for forming the same
CN103295901B (zh) 2012-03-02 2016-08-03 中芯国际集成电路制造(上海)有限公司 鳍式场效应管的形成方法
US8772102B2 (en) 2012-04-25 2014-07-08 Globalfoundries Inc. Methods of forming self-aligned contacts for a semiconductor device formed using replacement gate techniques
KR20130133559A (ko) 2012-05-29 2013-12-09 에스케이하이닉스 주식회사 반도체 소자의 형성방법
US20130320453A1 (en) * 2012-06-01 2013-12-05 Abhijit Jayant Pethe Area scaling on trigate transistors
EP2701198A3 (en) 2012-08-24 2017-06-28 Imec Device with strained layer for quantum well confinement and method for manufacturing thereof
EP2709156A3 (en) 2012-09-14 2014-04-23 Imec Band engineered semiconductor device and method for manufacturing thereof
US8785909B2 (en) 2012-09-27 2014-07-22 Intel Corporation Non-planar semiconductor device having channel region with low band-gap cladding layer
US8497177B1 (en) 2012-10-04 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method of making a FinFET device
US8653599B1 (en) 2012-11-16 2014-02-18 International Business Machines Corporation Strained SiGe nanowire having (111)-oriented sidewalls
US8946792B2 (en) 2012-11-26 2015-02-03 International Business Machines Corporation Dummy fin formation by gas cluster ion beam
EP2741320B1 (en) 2012-12-05 2020-06-17 IMEC vzw Manufacturing method of a finfet device with dual-strained channels
KR102014724B1 (ko) * 2013-01-23 2019-08-27 삼성전자 주식회사 반도체 장치 및 그 제조 방법
KR102018101B1 (ko) * 2013-02-04 2019-11-14 삼성전자 주식회사 반도체 소자 및 이의 제조 방법
US8975125B2 (en) 2013-03-14 2015-03-10 International Business Machines Corporation Formation of bulk SiGe fin with dielectric isolation by anodization
US9431537B2 (en) * 2014-03-26 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices and methods of fabricating the same
KR102146469B1 (ko) * 2014-04-30 2020-08-21 삼성전자 주식회사 반도체 장치 및 이의 제조 방법
CN105280496B (zh) * 2014-06-05 2019-06-11 联华电子股份有限公司 具有鳍状结构的半导体元件及其制作方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130106091A (ko) * 2012-03-19 2013-09-27 삼성전자주식회사 전계 효과 트랜지스터의 형성 방법
KR20150000235A (ko) * 2013-06-24 2015-01-02 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200116407A (ko) * 2019-04-01 2020-10-12 주식회사 히타치하이테크 반도체 소자의 제조 방법 및 플라스마 처리 장치
CN111799173A (zh) * 2019-04-01 2020-10-20 株式会社日立高新技术 半导体元件的制造方法以及等离子体处理装置
CN111799173B (zh) * 2019-04-01 2024-04-05 株式会社日立高新技术 半导体元件的制造方法以及等离子体处理装置

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