CN116682737A - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本申请提供一种半导体结构及其制备方法，涉及半导体技术领域，用于解决当前存储器件的制作工艺复杂，接触电阻大的问题。该半导体结构的制备方法，其采用同一离子注入工艺，对沟道区两侧的第一氧化物半导体层以及第二氧化物半导体层进行离子注入，以形成源极、漏极和栅极层；再者，部分第一氧化物半导体层作为沟道区，部分第一氧化物半导体层作为源极及漏极。本申请实施例提供的制备方法中，源极、漏极以及栅极层同时形成，可简化制备工艺；以及，源极、漏极均采用氧化物半导体层制作，可降低源极、漏极与沟道区的接触电阻。

Description

一种半导体结构及其制备方法
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着半导体技术发展，铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)逐渐成为薄膜晶体管理想的沟道材料。当前具有IGZO半导体氧化物的存储器件，其通常采用金属材料作为存储器件的栅极层，以及采用ITO导电薄膜或金属作为其源极和漏极。
然而，当前的存储器件至少存在如下问题：
1)存储器件的源极、漏极与栅极层分别制作，工艺复杂；
2)存储器件的源极、漏极与沟道区的接触属于肖特基接触，接触电阻较大。
发明内容
鉴于上述问题，本申请实施例提供一种半导体结构及其制备方法，其能够简化存储器件的制作工艺，以及降低存储器件的接触电阻。
本申请实施例的第一方面提供一种半导体结构的制备方法，其包括以下步骤：
提供衬底；
在所述衬底上形成第一氧化物半导体层；
在所述第一氧化物半导体层上形成栅极叠层，所述栅极叠层包括栅介质层和位于所述栅介质层上的第二氧化物半导体层，其中，所述第一氧化物半导体层与所述第一氧化物半导体层的在制作材料相同；
对位于沟道区两侧的部分所述栅极叠层进行垂向刻蚀，并保留与所述沟道区相对的部分所述栅极叠层；
对所述第二氧化物半导体层以及位于所述沟道区两侧的所述第一氧化物半导体层进行离子注入，以形成栅极层以及在所述沟道区的两侧分别形成源极、漏极。
本申请实施例提供的半导体结构的制备方法，至少具有如下优点：
本申请实施例提供的半导体结构的制备方法中，其采用同一离子注入工艺，对沟道区两侧的第一氧化物半导体层以及第二氧化物半导体层进行离子注入，以形成源极、漏极和栅极层；再者，部分第一氧化物半导体层作为沟道区，部分第一氧化物半导体层作为源极及漏极。
与相关技术中存储器件的源极、漏极以及栅极层均采用金属材料分别单独制作相比，本申请实施例提供的制备方法中，源极、漏极以及栅极层同时形成，可简化制备工艺。
以及，源极、漏极均采用氧化物半导体层制作，与相关技术中源极、漏极与沟道区形成的肖特基接触(金属-半导体接触)相比，可降低源极、漏极与沟道区的接触电阻。
如上所述的半导体结构的制备方法，在所述衬底上形成第一氧化物半导体层的步骤之前还包括：在所述衬底上形成绝缘层。
如上所述的半导体结构的制备方法，所述栅介质层为高K介质层；在所述第一氧化物半导体层上形成栅极叠层的步骤中包括：在所述第一氧化物半导体层上沉积高K介质材料，以形成高K介质层。
如上所述的半导体结构的制备方法，在所述第一氧化物半导体层上形成栅极叠层的步骤中还包括：
在所述高K介质层上形成隔离层；
在所述隔离层上形成所述第二氧化物半导体层。
如上所述的半导体结构的制备方法，对所述第二氧化物半导体层以及位于所述沟道区两侧的所述第一氧化物半导体层进行离子注入的步骤之后，还包括：对所述半导体结构进行离子注入后退火。
如上所述的半导体结构的制备方法，所述第一氧化物半导体层、所述第二氧化物半导体层的制备材料为铟镓锌氧化物。
本申请实施例第二方面提供的一种半导体结构，包括：衬底，所述衬底设置有第一氧化物半导体层，且部分未掺杂离子的所述第一氧化物半导体层配置为沟道区；位于所述沟道区两侧，且掺杂有离子的部分所述第一氧化物半导体层分别形成源极和漏极；栅极结构，所述栅极结构设置于所述沟道区的上方，所述栅极结构包括栅介质层和设置于所述栅介质层上的第二氧化物半导体层，且所述第二氧化物半导体层掺杂有离子并配置成栅极层。
本申请实施例第二方面提供的半导体结构，其所具有的优点与第一方面所提供的制备方法所获取的半导体结构的优点相同，此处不再赘述。
如上所述的半导体结构，所述半导体结构还包括绝缘层；所述绝缘层设置于所述第一氧化物半导体层与所述衬底之间，并且所述绝缘层覆盖整个所述衬底。
如上所述的半导体结构，所述栅介质层配置为高K介质层。
如上所述的半导体结构，所述高K介质层与所述第二氧化物半导体层之间设置有隔离层。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请实施例一提供的半导体结构的制备方法的流程图；
图2为本申请实施例一中步骤S300的具体流程图；
图3至图7为本申请实施例一提供的半导体结构的制备方法的各流程步骤对应的结构示意图；
图8为本申请实施例二提供的半导体结构的制备方法的流程图；
图9至图16为本申请实施例二提供的半导体结构的制备方法的各流程步骤对应的结构示意图。
附图标记说明：
10-衬底；
20-第一氧化物半导体层；
30-栅极叠层；
31-栅介质层；31a-高K介质层；32-第二氧化物半导体层；33-隔离层；
40-绝缘层；
100-存储器件；
101-源极；102-漏极；103-沟道区；104-栅极层。
具体实施方式
正如背景技术所述，当前存储器件的制作工艺复杂，且源极、漏极与沟道区的接触电阻较大。经发明人研究发现，出现这种问题的原因在于，现有的存储器件，其通常采用金属材料作为存储器件的栅极层，以及采用ITO导电薄膜或金属作为其源极和漏极，源极、漏极与栅极层分别单独制作，且沟道区与源极、漏极的接触属于肖特基接触(金属与半导体接触)，且肖特基接触的接触电阻较大。
针对上述技术问题，本申请实施例提供的半导体结构及其制备方法，其采用同一离子注入工艺，对沟道区两侧的第一氧化物半导体层以及第二氧化物半导体层进行离子注入，以形成源极、漏极和栅极层；再者，部分第一氧化物半导体层作为沟道区，部分第一氧化物半导体层作为源极及漏极。
如此设置，本申请实施例提供的半导体结构的制备方法中，源极、漏极以及栅极层同时形成，可简化制备工艺。以及，源极、漏极均采用氧化物半导体层制作，与相关技术中源极、漏极与沟道区形成的肖特基接触(金属-半导体接触)相比，可源极、漏极与沟道区的接触电阻。
为了使本申请实施例的上述目的、特征和优点能够更加明显易懂，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动的前提下所获得的所有其它实施例，均属于本申请保护的范围。
实施例一
为便于描述本申请实施例，对附图中的坐标系进行说明，其中X轴方向可以是第一方向，第一方向为图示中左、右方向；Z轴方向可以是第二方向，第二方向为图示中的上、下方向。
如图1和图2所示，本申请实施例提供的半导体结构的制备方法，其包括以下步骤：
步骤S100：提供衬底10。
具体地，衬底10通常为半导体衬底，其包括硅衬底、锗衬底等。例如，本申请实施例中的衬底10为硅衬底，其中，硅衬底可以为N型掺杂的硅衬底或者P型掺杂的硅衬底。当然，硅衬底也可以为无掺杂的硅衬底，本申请实施例对此不加以限制。
步骤S200：在衬底10上形成第一氧化物半导体层20，此步骤形成的结构如图3所示。
具体地，在衬底10上可沉积氧化物半导体材料，以形成第一氧化物半导体层20，且第一氧化物半导体层20覆盖整个衬底10的有源区。例如，上述氧化物半导体材料可以是铟镓锌氧化物(Indium Gallium Zinc Oxide，简称IGZO)，即所形成的第一氧化物半导体层20可定义为IGZO半导体层，当然，上述第一氧化物半导体层20的制备材料不仅限于IGZO。
步骤S300：在第一氧化物半导体层20上形成栅极叠层30，栅极叠层30包括栅介质层31和位于栅介质层31上的第二氧化物半导体层32；此步骤形成的结构如图4所示。
具体地，步骤S300包括步骤S310：在第一氧化物半导体层20上形成栅介质层31。例如在第一氧化物半导体层20上可沉积氧化硅或者氧化铝等，以形成栅介质层31，且栅介质层31覆盖第一氧化物半导体层20。
步骤S320：在栅介质层31上形成第二氧化物半导体层32。例如，第二氧化物半导体层32与第一氧化物半导体层20的制作材料可相同，即可在栅介质层31上沉积IGZO，以在栅介质层31上形成覆盖其的IGZO半导体层，为区分上述第一氧化物半导体层20，该IGZO半导体层为第二氧化物半导体层32，且第二氧化物半导体层32后续用于形成栅极层104。
步骤S400：对位于沟道区103两侧的部分栅极叠层30进行垂向刻蚀，并保留与沟道区103相对的部分栅极叠层30；此步骤形成的结构如图5所示。
在第一氧化物半导体层20形成栅极叠层30之后，可对部分栅极叠层30进行刻蚀。半导体结构包括沟道区，且部分第一氧化物半导体层20配置为沟道区103。
例如，沿第一方向，位于中间位置的第一氧化物半导体层20配置为沟道区103；且沿第一方向，对位于沟道区两侧的部分栅极叠层30进行垂向刻蚀，以去除部分栅极叠层30，并且保留位于沟道区上方的栅极叠层30。如此设置，可暴露沟道区两侧的部分第一氧化物半导体层20，以便于后续在沟道区的两侧分别形成源极、漏极。
步骤S500：对第二氧化物半导体层32以及位于沟道区103两侧的第一氧化物半导体层20进行离子注入，以形成栅极层104以及在沟道区103的两侧分别形成源极101、漏极102；此步骤形成的结构如图6、7所示。
具体地，基于自对准离子注入技术(IMP)，对执行步骤S400后所形成的半导体结构进行离子注入，即可同时对第二氧化物半导层、暴露在沟道区103两侧的第一氧化物半导体层20进行离子注入，以提升第一氧化物半导体层20、第二氧化物半导体层32的导电性能。
进一步地，第二氧化物半导体层32注入离子后，可形成栅极层104；暴露在沟道区103两侧的部分第一氧化物半导层注入离子后，可分别作为源极101、漏极102。例如，上述离子注入过程中，其注入的离子为砷离子(AS)，注入浓度为5*1015/cm2，注入能量为100kev。
与相关技术中存储器件的源极、漏极以及栅极层均采用金属材料分别单独制作相比，本申请实施例提供的制备方法中，源极101、漏极102以及栅极层104采用同一注入工艺同时形成，可简化制备工艺。
进一步地，本申请提供的制备方法中，源极101、漏极102均采用氧化物半导体层制作，与相关技术中源极、漏极与沟道区形成的肖特基接触(金属-半导体接触)相比，可降低源极101、漏极102与沟道区的接触电阻。
实施例二
如图8所示，本申请实施例提供的另一种半导体结构的制备方法，其包括：
步骤S100’：提供衬底10，此步骤与步骤S100相同，此处不再赘述。
步骤S110’：在衬底10上形成绝缘层40，此步骤形成的结构如图9所示。
具体地，衬底10可以是硅衬底10，可在衬底10与第一氧化物半导体层20之间埋入氧化硅层，该氧化层作为绝缘层40，即后续所形成的半导体结构设置于绝缘体上，以实现半导体结构中的沟道与衬底10之间的隔离，可避免衬底10和沟道之间的漏电。
例如可基于热生长工艺，在衬底10的表面生长非晶氧化硅膜，该氧化硅膜可作为上述绝缘层40，以实隔离沟道与衬底10，可避免衬底10和沟道之间的漏电。对于热生长工艺此处不再赘述。
步骤S200’：在绝缘层40上形成第一氧化物半导体层20，此步骤与步骤S200相同，所形成的结构如图10所示，此处不再赘述。
在上述实施例的基础上，本申请实施例例中的栅介质层31可以配置为高K介质层31a；因此在执行步骤S200’之后，本实施例提供的制备方法包括步骤S310’：在第一氧化物半导体层20上沉积高K介质材料，以形成高K介质层31a，此步骤所形成的结构如图11所示。
例如，在绝缘层40上形成第一氧化物半导体层20之后，在第一氧化物半导体层20沉积高K介质材料，此材料可以是二氧化铪(HfO2)，且所形成的高K介质层31a覆盖第一氧化物半导体层20。
进一步地，还包括步骤S320’：在高K介质层31a上形成隔离层33，此步骤所形的结构如图12所示。
具体地，在第一氧化物半导体层20形成高K介质层31a之后，在高K介质层31a上形成隔离层33。例如，在高K介质层31a上沉积氮化硅以形成覆盖高K介质层31a的隔离层33，当然也可以在高K介质层31a上沉积其他隔离材料以形成隔离层33，本申请实施例对此不加以限制。
如此设置，在高K介质层31a上形成隔离层33，可避免后续对第二氧化物半导体层32进行离子注入时，AS离子扩散进入栅介质层31以及沟道区内。
在高K介质层31a上形成隔离层33后，还包括步骤S330’：在隔离层33上形成第二氧化物半导体层32，此步骤可参阅步骤S320，所形成的结构如图13所示，此处不再赘述。
进一步地，还包括步骤S400’：对位于沟道区103两侧的部分栅极叠层30进行垂向刻蚀，并保留与沟道区103相对的部分栅极叠层30，此步骤与步骤S400相同，所形成的结构如图14所示，此处不再赘述。
步骤S500’：对第二氧化物半导体层32以及位于沟道区103两侧的第一氧化物半导体层20进行离子注入，以形成栅极层104以及在沟道区103的两侧分别形成源极101、漏极102；此步骤可参阅步骤S500，所形成的结构如图15、16所示，此处不再赘述。
本申请实施例提供的半导体结构的制备方法，在步骤S500’之后，还包括步骤S600’：对半导体结构进行离子注入后退火。
具体地，在离子注入形成源极101、漏极102及栅极层104之后，可对该半导体结构进行退火，也称为离子注入后退火。其将该离子注入后的半导体结构置于高温且充满氧气环境中，例如环境温度可以是525℃，并置于该环境30分钟。如此设置，可修复晶格，激活注入的AS离子。进一步地，在氧气环境中退火，可避免栅极层104、源极101和漏极102产生氧空位，在As+3掺杂取代Zn2+后，引入一个受主，导电性增强。
实施例三
需要说明的是，本申请实施例提供的半导体结构，由实施例一、二提供的半导体结构的制备方法所制得，其结构如下；
如图6和图7所示，本申请实施例提供的半导体结构，其可以是存储器件100。存储器件100包括衬底10、漏极102、源极101以及栅极结构，其中衬底10设置有第一氧化物半导体层20，且第一氧化物半导体层20可覆盖整个衬底10的有源区。
进一步地，第一氧化物半导体层20可以是IGZO半导体层，沿第一方向，第一氧化物半导体层20包括依次设置的第一部分、第二部分和第三部分，其中第二部分设置于第一氧化物半导体层20的中间位置，第二部分未掺杂有离子，并配置成存储器件100的沟道区103，换言之，部分IGZO半导体层配置成存储器件100的沟道区103。
第一氧化物半导体层20的第一部分和第三部分注入离子后，其导电性增强，且第一氧化物半导体层20的第二部分可以配置成存储器件100的源极101，第一氧化物半导体层20的第三部分可以配置成存储器件100的漏极102。例如第一部分掺杂有砷离子并形成源极101，第三部分掺杂有砷离子并形成漏极102，且源极101和漏极102分别位于沟道区103的两侧，并且三者均形成于第一氧化物半导体层20内。
本申请实施例中栅极结构设置于第一氧化物半导体层20上，且栅极结构与沟道区103相对。栅极结构包括沿第二方向依次层叠设置的栅介质层31和第二氧化物半导体层32，即栅介质层31位于第一氧化物半导体层20与第二氧化物半导体层32之间，且栅介质层31与第一氧化物半导体层20的上表面贴合，第二氧化物半导体层32与栅介质层31的上表面贴合。
进一步地，本申请实施例中栅介质层31可以是氧化物层，例如栅介质层可以是氧化硅层或者氧化铝层，本申请实施例对此不加以限制。第二氧化物半导体层32与第一氧化物半导体层20的制作材料相同，即第二氧化物半导体层32可以是IGZO半导体层。第二氧化物半导体层32掺杂有砷离子，以提升第二氧化物半导体层32的导电性，第二氧化物半导体层32可配置成栅极层104。
与相关技术中存储器件的源极、漏极以及栅极层均采用金属材料分别单独制作，并且源极、漏极与沟道区形成的肖特基接触(金属-半导体接触)的方案相比，本申请实施例提供的半导体结构，源极101、漏极102以及沟道区103均采用氧化物半导体层制作，可降低源极101、漏极102与沟道区的接触电阻。
如图16所示，在上述实施例的基础上，本申请实施例提供的半导体结构还包括绝缘层40，其中沿第二方向，绝缘层40设置于第一氧化物半导体层20与衬底10之间，且绝缘层40覆盖整个衬底10；需要说明的是，绝缘层40可以是经热生长工艺形成于衬底10表面的氧化硅膜层。如此设置，在衬底10与沟道区103之间形成有隔离层，能够对沟道区与衬底10之间进行隔离，可避免衬底10和沟道之间的出现漏电情况。
本申请实施例中的栅介质层31配置为高K介质层31a，如此可提升栅介质层31厚度，防止隧穿电流。进一步地，高K介质层31a与第二氧化物半导体层32之间设置有隔离层33，其隔离层33可以是氮化硅层，且隔离层33覆盖整个高K介质层31a，以有效隔离高K介质层31a与第二氧化物半导体层32，能够阻止第二氧化物半导体层32中的离子进入高K介质层31a和沟道区103。
本说明书中各实施例或实施方式采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似部分相互参见即可。
在本说明书的描述中，参考术“一个实施方式”、“一些实施方式”、“示意性实施方式”、“示例”、“具体示例”、或“一些示例”等的描述意指结合实施方式或示例描述的具体特征、结构、材料或者特点包含于本申请的至少一个实施方式或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施方式或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施方式或示例中以合适的方式结合。
最后应说明的是：以上各实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述各实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的范围。

Claims (10)

1.一种半导体结构的制备方法，其包括以下步骤：
提供衬底；
在所述衬底上形成第一氧化物半导体层；
在所述第一氧化物半导体层上形成栅极叠层，所述栅极叠层包括栅介质层和位于所述栅介质层上的第二氧化物半导体层；其中所述第一氧化物半导体层与所述第一氧化物半导体层的在制作材料相同；
对位于沟道区两侧的部分所述栅极叠层进行垂向刻蚀，并保留与所述沟道区相对的部分所述栅极叠层；
对所述第二氧化物半导体层以及位于所述沟道区两侧的所述第一氧化物半导体层进行离子注入，以形成栅极层以及在所述沟道区的两侧分别形成源极、漏极。
2.根据权利要求1所述的制备方法，其特征在于，在所述衬底上形成第一氧化物半导体层的步骤之前还包括：在所述衬底上形成绝缘层。
3.根据权利要求2所述的制备方法，其特征在于，所述栅介质层为高K介质层；
在所述第一氧化物半导体层上形成栅极叠层的步骤中包括：
在所述第一氧化物半导体层上沉积高K介质材料，以形成高K介质层。
4.根据权利要求3所述的制备方法，其特征在于，在所述第一氧化物半导体层上形成栅极叠层的步骤中还包括：
在所述高K介质层上形成隔离层；
在所述隔离层上形成所述第二氧化物半导体层。
5.根据权利要求1至4中任一项所述的制备方法，其特征在于，对所述第二氧化物半导体层以及位于所述沟道区两侧的所述第一氧化物半导体层进行离子注入的步骤之后，还包括：
对所述半导体结构进行离子注入后退火。
6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述第一氧化物半导体层、所述第二氧化物半导体层的制备材料为铟镓锌氧化物。
7.一种半导体结构，其特征在于，包括：
衬底，所述衬底设置有第一氧化物半导体层，且部分未掺杂离子的所述第一氧化物半导体层配置为沟道区；
位于所述沟道区两侧，且掺杂有离子的部分所述第一氧化物半导体层分别形成源极和漏极；
栅极结构，所述栅极结构设置于所述沟道区的上方，所述栅极结构包括栅介质层和设置于所述栅介质层上的第二氧化物半导体层，且所述第二氧化物半导体层掺杂有离子并配置成栅极层。
8.根据权利要求7所述的半导体结构，其特征在于，所述半导体结构还包括绝缘层；
所述绝缘层设置于所述第一氧化物半导体层与所述衬底之间，并且所述绝缘层覆盖整个所述衬底。
9.根据权利要求7所述的半导体结构，其特征在于，所述栅介质层配置为高K介质层。
10.根据权利要求9所述的半导体结构，其特征在于，所述高K介质层与所述第二氧化物半导体层之间设置有隔离层。
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