KR102102815B1 - Ｎｍｏｓ 구조체들에서 전위가 높아진 변형을 형성하는 방법 - Google Patents

Ｎｍｏｓ 구조체들에서 전위가 높아진 변형을 형성하는 방법 Download PDF

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Abstract

소스/드레인 구조체들 내에 배치된 전위들을 이용하여 변형된 채널 디바이스를 형성하는 방법이 기술된다. 그 방법들 및 구조체들은 실리콘을 포함하는 디바이스의 소스/드레인 개구 내에 얇은 실리콘 게르마늄 물질을 형성하는 것을 포함할 수 있고, 실리콘 게르마늄 물질 내에 다수의 전위들이 형성된다. 소스/드레인 물질은 얇은 실리콘 게르마늄 물질 상에 형성될 수 있으며, 전위들이 디바이스의 채널 영역 내에 인장 변형을 유도한다.

Description

ＮＭＯＳ 구조체들에서 전위가 높아진 변형을 형성하는 방법{METHODS OF FORMING DISLOCATION ENHANCED STRAIN IN NMOS STRUCTURES}
마이크로전자 기술이 더 높은 성능을 향해 발전함에 따라, CMOS 트랜지스터 디바이스들과 같은 고성능 트랜지스터 디바이스들의 집적이 점점 중요해지고 있다. CMOS 트랜지스터 개선은 트랜지스터 채널의 변형 상태(strain state)를 제어하는 것을 수반할 수 있다. CMOS 디바이스 내에서, NMOS 트랜지스터 부분 및 PMOS 트랜지스터 부분은 상이한 타입들의 채널 변형 요건들을 요구할 수 있다. 예를 들어, NMOS 채널은 채널 영역에서 인장 변형(tensile strain)을 요구할 수 있는 반면, PMOS 채널은 채널 영역에서 압축 변형(compressive strain)을 요구할 수 있다.
명세서가 특히 특정 실시예들을 지정하고 별개로 청구하는 청구항들로 귀결되지만, 이러한 실시예들의 장점은 첨부 도면들과 함께 읽혀질 때 발명의 후속하는 기재로부터 더욱 용이하게 확인될 수 있다.
도 1a-1e는 다양한 실시예들에 따른 구조체들의 최상부 및 단면도들을 나타낸다.
도 2는 실시예들에 따른 구조체의 단면도를 나타낸다.
도 3은 실시예들에 따른 시스템의 단면도를 나타낸다.
도 4는 실시예들에 따른 시스템의 개략도를 나타낸다.
후속하는 상세한 설명에서, 방법들 및 구조체들이 구현될 수 있는 특정 실시예들을 예시로서 도시하는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 통상의 기술자가 실시예를 구현할 수 있게 하도록 충분히 상세하게 기술된다. 다양하지만 상이한 실시예들이 반드시 상호 배타적이지 않다는 점이 이해되어야 한다. 예를 들어, 일 실시예와 관련하여 본원에 기술된 특정 특징, 구조 또는 특성은 실시예들의 사상 및 범위로부터 벗어나지 않고 다른 실시예들 내에서 구현될 수 있다. 추가로, 각각의 개시된 실시예 내의 개별 엘리먼트들의 위치 또는 배열이 실시예들의 사상 및 범위로부터 벗어나지 않고 수정될 수 있다는 것이 이해되어야 한다. 따라서, 후속하는 상세한 설명은 제한의 의미로 취해지지 않아야 하며, 실시예들의 범위는 청구항들에 부여되는 등가물들의 전체 범위와 함께 적절히 해석되는, 첨부된 청구항들에 의해서만 정의된다. 도면들에서, 동일한 참조 번호는 몇몇 도식들에 걸쳐 동일하거나 유사한 기능성을 지칭할 수 있다.
변형된 소스/드레인 구조체들을 포함하는 디바이스 구조체들과 같은, 마이크로전자 구조체들을 형성하고 이용하는 방법들 및 연관된 구조체들이 기술된다. 그 방법들/구조체들은 실리콘을 포함하는 디바이스의 소스/드레인 개구 상에 얇은 실리콘 게르마늄 물질을 형성하는 것 ― 실리콘 게르마늄 물질 내에 다수의 전위(dislocation)들이 형성됨 ― , 및 이후 얇은 실리콘 게르마늄 물질 상에 소스/드레인 물질을 형성하는 것 ― 전위들은 소스/드레인 물질 전체에 걸쳐 소스/드레인 전위들을 유도함 ― 을 포함할 수 있다. 본원의 실시예들은 변형된 채널 디바이스들을 가능하게 하며, 소스/드레인 구조체들은 디바이스의 채널 영역 내에 인장 변형을 유도할 수 있다.
도 1a-1e는 예를 들어, NMOS 변형된 실리콘 트랜지스터 구조체들과 같은, 마이크로전자 구조체들을 형성하는 실시예들의 모습들을 도시한다. 실시예에서, 디바이스(100)는 기판 부분(104)(도 1a, 최상부 뷰)을 포함할 수 있다. 실시예에서, 기판(104)은 실리콘, 비-실리콘 물질, 단결정 실리콘 물질, 폴리실리콘 물질, 압전 물질, III-V 물질 및/또는 다른 전자기계 기판 물질 중 적어도 하나를 포함할 수 있다. 실시예에서, 디바이스(100)는, 평면 트랜지스터, finFET 트랜지스터 및/또는 트라이-게이트(tri-gate)와 같은 멀티-게이트 트랜지스터, 및 나노와이어 구조체의 일부분을 포함할 수 있다.
디바이스(100)는 NMOS 트랜지스터 게이트 구조체와 같은 트랜지스터 게이트 구조체(102)의 일부분을 포함할 수 있는 게이트 구조체(102)를 더 포함할 수 있다. 디바이스(100)는 소스/드레인 구조체들(108)을 더 포함할 수 있다. 소스/드레인 구조체들(108)은 실시예에서, 유전체 물질(106)에 의해 서로 분리될 수 있는 실리콘 핀 구조체를 포함할 수 있다. 유전체 물질(106)은 실시예에서 STI(실리콘 트렌치 격리) 물질을 포함할 수 있다. 유전체 물질(106)은 핀 구조체들(108)과 게이트 전극(102) 사이의 격리를 제공할 수 있다. 실시예에서, 디바이스(100)의 채널 부분은 게이트 구조체(102) 아래에 배치될 수 있다.
실시예에서, 소스/드레인 구조체들/핀들(104)은 디바이스(100)의 기판 부분(104)으로부터 제거될 수 있다(도 1b, 최상부 뷰). 실시예에서, 예를 들어, 습식 또는 건식 에칭과 같은 에칭 프로세스(109)가 사용될 수 있고, 소스/드레인/핀 구조체들(108)의 실리콘이 제거되어, STI(106)에 인접한 기판(104)에 개구(110)가 남게 된다. 게이트 전극 아래의 실리콘의 채널 부분은 온전하게 유지되는데, 즉, 그것은 제거 프로세스/에칭 프로세스(109)에 의해 에칭되지 않은 채 유지된다. 도 1c는 디바이스(100)의 단면도를 도시하며, 여기서 소스/드레인 핀들(104)은 제거되고, 개구들(110)은 기판(104)의 일부분에서 노출된다. 채널 영역(112)은 게이트 전극(102) 아래에 배치되고, 게이트 유전체 층(116)은 게이트 전극(102)과 채널 영역(112) 사이에 배치된다. 스페이서 물질(116)이 게이트 전극(102) 상에 배치될 수 있다.
전위 핵생성 층/물질(118)은 개구(110) 내에 형성될 수 있다(도 1d, 단면). 실시예에서, 전위 핵생성 층(118)은 소스/드레인 영역들 내의 기판(104) 상의 개구들(110)에서 에피텍셜 성장을 사용하여 선택적으로 성장할 수 있다. 실시예에서, 전위 핵생성 층(118)은 실리콘 게르마늄층(118)을 포함할 수 있다. 전위 핵생성 층(118)은 복수의 전위들이 전위 핵생성 층(118)을 형성할 수 있도록 성장할 수 있다. 실시예에서, 전위 핵생성 층(118)은 약 2 내지 약 50 nm의 두께를 포함할 수 있다.
전위 핵생성 층(118)은 인장 변형을 포함하는 순 변형(net strain)을 생성할 수 있다. 실시예에서, 전위 핵생성 층(118)의 격자 상수는 기판(104)에 비해 매칭되지 않을 수 있다(그리고, 응력 전위 형성에 기여할 수 있다). 실시예에서, 전위 핵생성 층(118)은 기판(104)의 격자 상수보다 훨씬 더 큰 격자 상수를 포함할 수 있다. 예를 들어, 격자 상수는 실리콘 게르마늄 합금에 대해 5.43 및 5.66Å 사이를, 그리고 실리콘 기판에 대해 5.43Å사이를 포함할 수 있다. 실시예에서, 전위 핵생성 층(118)은 소스/드레인 개구들(110)의 실리콘 부분 상에 초기층으로서 에피텍셜 성장에 의해 형성될 수 있다. 실시예에서, 소스/드레인 개구들은 NMOS 소스/드레인 개구들(110)을 포함할 수 있다.
실시예에서, 전위 핵생성 층(118)이 실리콘 게르마늄 물질을 포함할 때, 실리콘 게르마늄은 약 10 퍼센트 내지 약 80 퍼센트의 게르마늄 농도를 포함할 수 있다. 또다른 실시예에서, 실리콘 게르마늄은 인과 비소 중 적어도 하나로 도핑될 수 있다. 실시예에서, 인은 약 1016cm-3 내지 1021cm-3의 농도를 포함할 수 있다. 실시예에서, 비소는 약 1016cm-3 내지 1021cm-3의 농도를 포함할 수 있다. 실시예에서, 전위 핵생성 층(118)은 전위 핵생성 층(118) 전체에 걸쳐 실질적으로 균일하게 분포된 실리콘 게르미늄, 인, 비소 농도를 포함할 수 있다.
또다른 실시예에서, 전위 핵생성 층(118)은 전위 핵생성 층(118)의 하부 부분에 실질적으로 균일하게 분포된 실리콘 게르마늄, 인 및 비소 농도를 포함하는 하부 부분을 포함할 수 있고, 실질적으로 실리콘 인 농도를 포함하는 상부 부분을 포함할 수 있다. 또다른 실시예에서, 전위 핵생성 층(118)은 도펀트 소스로부터 이온 주입 및 확산 도핑 중 하나에 의해 후속적으로 도핑될 수 있는 도핑되지 않은 실리콘 게르마늄 물질로서 개구들(110) 내에 성장할 수 있다. 또다른 실시예에서, 전위 핵생성 층(118)은 기체 소스(GS)-MBE 방법과 같은, 분자 빔 에피텍셜 방법(MBE)을 사용하여 형성될 수 있다.
실시예에서, 급속 열적 화학적 기상 증착(RT-CVD) 반응기 또는 CVD 반응기는 전위 핵생성 층(118)을 성장시키기 위해 사용된다. 실시예에서, 수소 캐리어 기체와 함께 전위 핵생성 층(118)을 성장시키는 프로세스는 실란, 저메인, 다이저메인, 포스핀, 염산의 사용을 포함할 수 있다. 섭씨 700도의 온도 및 20 토르의 압력이 사용될 수 있다. 전위 핵생성 층(118) 성장 프로세스에 대한 파라미터들은 특정 응용예에 따라 달라질 수 있다. 실시예에서, 성장 파라미터는 복수의 결함들의 형성에 대해 최적화될 수 있다. 실시예에서, 매우 많은 수의 전위들/결함들(120)은 기판(104)과 전위 핵생성 층(118) 사이의 인터페이스에서 형성/개시될 수 있다.
실시예에서, 소스/드레인 물질(122)은 전위 핵생성 층(118) 내의 충분한 결함(120)의 형성 이후 전위 핵생성 층(118) 상에 선택적으로 형성될 수 있다(도 1e, 단면). 실시예에서, 소스/드레인 물질(122)은 실리콘 또는 실리콘 탄소 합금 물질을 포함할 수 있다. 실시예에서, 소스/드레인 물질(122)은 약 5 내지 약 100 nm의 두께를 포함할 수 있다. 실시예에서, 전위 핵생성 층(118)은 소스/드레인 물질/구조체(122) 내에 소스/드레인 전위(124)을 유도할 수 있는 전위들/결함들(120)의 소스를 제공할 수 있다. 실시예에서, 전위 핵생성 층(118) 및 소스/드레인 물질(122)은 소스/드레인 핀 구조체(123)를 포함할 수 있다.
실시예에서, 소스/드레인 물질(122) 내의 전위들(124)은 소스/드레인 물질(122)의 자유 표면(125) 쪽으로 계속 상향전파할 수 있다. 실시예에서, 소스/드레인 물질(122) 상에 배치된 다수의 전위들(124)은 채널 영역(112) 내에서 압축 변형으로부터 인장 변형으로 격자 매칭되지 않는 전위 핵생성 층(118)에 의해 유입된 변형의 뒤집힘(flipping)을 야기할 수 있다. 실시예에서, 각각의 전위(124)로부터의 오버랩하는 변형장들은 실리콘 게르마늄 층(118)과 같은 전위 핵생성 층(118)에 존재할 수 있는 압축 응력을 극복할 수 있다. 실시예에서, 소스/드레인 물질(122)은, 실시예들에서 트랜지스터 디바이스를 포함할 수 있는 디바이스(100)에 대한 도통 방향을 따라 채널 영역(112) 상에 인장 변형을 불러올 수 있다.
실시예에서, 디바이스(100)는 평면, 트라이-게이트 및 나노와이어 트랜지스터 구조체들을 포함한 트랜지스터 구조체들과 같은 회로 엘리먼트들, 및 임의의 다른 적절한 회로 엘리먼트들을 포함할 수 있다. 회로 엘리먼트들은 예를 들어, 프로세서 다이에서의 사용을 위한 논리 회로를 포함할 수 있다. 금속화층들 및 절연 물질은 디바이스(100) 뿐만 아니라, 외부 디바이스들, 트랜지스터 디바이스에 금속층들/상호접속부들을 커플링시킬 수 있는 전도성 접촉부들/범프들에 포함될 수 있다. 특정 응용예에 따르면, 디바이스(100) 내에 포함된 엘리먼트들의 타입은 임의의 적절한 타입의 회로 엘리먼트들을 포함할 수 있다.
도 2는 디바이스 구조체(200)를 포함하는 실시예의 단면도를 도시하고, 디바이스는 나노와이어를 포함한다. 실시예에서, 나노와이어 디바이스(200)와 같은 디바이스(200)는 채널 영역(212) 아래에 배치된 기판(204)을 포함할 수 있다. 전위 핵생성 층(218)은 복수의 결함들/전위들(220)을 포함할 수 있다. 소스/드레인 물질(222)은 복수의 결함들/전위들(224)을 포함할 수 있다. 게이트 전극(202)은 게이트 유전체(214) 상에 배치될 수 있다. 실리콘과 같은 나노와이어 물질(203)은 게이트 유전체(214) 아래에 배치될 수 있다. 랩 어라운드(wrap around) 게이트 유전체(205)는 랩 어라운드 나노와이어 물질(203) 아래에 배치될 수 있다. 랩 어라운드 게이트 전극(207)은 랩 어라운드 게이트 유전체(205) 아래에 배치될 수 있다. 채널 영역은 소스/드레인 물질(222)로부터의 전위들로부터 유도된 변형을 포함한다.
실시예에서, 실시예들의 디바이스(100)는 다이와 같은 마이크로전자 디바이스와 패키지 구조체들이 커플링될 수 있는 다음-레벨 컴포넌트(예를 들어, 회로 보드) 사이에 전기 통신들을 제공할 수 있는 임의의 적절한 타입의 패키지 구조체들과 커플링될 수 있다. 또다른 실시예에서, 디바이스는 디바이스층과 커플링된 상부 집적 회로(IC) 패키지와 다이 사이에 전기 통신을 제공할 수 있는 임의의 적절한 타입의 패키지 구조체들을 포함할 수 있는 패키지 구조체와 커플링될 수 있다.
본원의 다양한 도면들에 기술된 디바이스는 예를 들어, 실리콘 로직 다이 또는 메모리 다이, 또는 임의의 타입의 적절한 마이크로전자 디바이스/다이의 일부분을 포함할 수 있다. 일부 실시예들에서, 실시예들의 디바이스는, 특정 실시예에 따라, 서로 적층될 수 있는 복수의 다이들을 더 포함할 수 있다. 일부 경우들에서, 디바이스는 패키지 구조체의 전방측 또는 후방측 상에, 또는 전방측과 후방측의 일부 조합 상에/내에 위치/부착/내장될 수 있다. 실시예에서, 디바이스는 패키지 구조체 내에 부분적으로 또는 완전히 내장될 수 있다.
본원에서의 변형된 채널 디바이스들의 다양한 실시예들은 NMOS 소스/드레인 영역의 소스/드레인 영역으로부터 NMOS 채널 영역으로의 변형 전달을 가능하게 한다. 변형 전달은 NMOS 소스/드레인 영역들에서의 전위 변형장들의 사용을 통해 달성된다. 채널 변형을 달성하는 일부 종래 기술의 방법들은 채널 영역 아래에 매칭되지 않은 격자 상수 물질의 버퍼층들을 사용하는 것, 및 소스/드레인 영역에서 도펀트들을 사용하는 것을 수반한다. 본원의 실시예들은, 채널 영역에 인장 변형을 유도하는 오버랩하는 변형장들을 전파하기 위해, 실리콘 게르마늄과 같은 전위 핵생성 층을 사용하는 것을 포함한다. 소스/드레인 영역 내에서만 성장이 발생하기 때문에, 실시예들은, 종래 기술에서와 같이, 버퍼층들을 이용할 때 보여지는 바와 같이, 채널 내로의 성능 저하를 회피한다.
이제 도 3을 참조하면, 컴퓨팅 시스템(300)의 실시예가 예시되어 있다. 시스템(300)은 메인보드(310) 또는 다른 회로 보드 상에 배치된 다수의 컴포넌트들을 포함한다. 메인보드(310)는 제1측(312) 및 반대의 제2측(314)을 포함하고, 다양한 컴포넌트들은 제1측 및 제2측(312, 314) 중 하나 또는 둘 모두 상에 배치될 수 있다. 예시된 실시예에서, 컴퓨팅 시스템(300)은 메인보드의 제1측(312) 상에 배치된 패키지 구조체(340)를 포함하고, 패키지 구조체(340)는 본원에 기술된 실시예들의 트랜지스터 디바이스 구조체들과 같은 디바이스 구조체들 중 임의의 것을 포함할 수 있다.
시스템(300)은, 예를 들어, 핸드-헬드 또는 모바일 컴퓨팅 디바이스(예를 들어, 셀 폰, 스마트 폰, 모바일 인터넷 디바이스, 음악 플레이어, 태블릿 컴퓨터, 랩톱 컴퓨터, 넷톱 컴퓨터 등)와 같은 임의의 타입의 컴퓨팅 시스템을 포함할 수 있다. 그러나, 개시된 실시예들은 핸드-헬드 및 다른 모바일 컴퓨팅 디바이스들에 제한되지 않으며, 이러한 실시예들은 데스크톱 컴퓨터들 및 서버들과 같은 다른 타입들의 컴퓨팅 시스템들에서 응용예를 찾을 수 있다.
메인보드(310)는 보드 상에 배치된 다양한 컴포넌트들 중 하나 이상 사이에 전기 통신을 제공할 수 있는 임의의 적절한 타입의 회로 보드 또는 다른 기판을 포함할 수 있다. 일 실시예에서, 예를 들어, 메인보드(310)는 유전체 물질의 층에 의해 서로 분리되며, 전기적으로 전도성인 비아들에 의해 상호접속된 다수의 금속층들을 포함한 인쇄 회로 보드(PCB)를 포함한다. 금속층들 중 임의의 하나 이상은, 보드(310)와 커플링된 컴포넌트들 사이에 전기 신호들을 ― 아마도 다른 금속층들과 함께 ― 라우팅하기 위해 원하는 회로 패턴으로 형성될 수 있다. 그러나, 개시된 실시예들이 전술된 PCB에 제한되지 않으며, 추가로 메인보드(310)가 임의의 다른 적절한 기판을 포함할 수 있다는 점이 이해되어야 한다.
패키지 구조체(340)에 더하여, 하나 이상의 추가적인 컴포넌트들은 메인보드(310)의 한 측 또는 양측(312, 314) 상에 배치될 수 있다. 예시로서, 도면들에 도시된 바와 같이, 컴포넌트들(301a)은 메인보드(310)의 제1측(312) 상에 배치될 수 있고, 컴포넌트들(301b)은 메인보드의 반대측(314) 상에 배치될 수 있다. 메인보드(310) 상에 배치될 수 있는 추가적인 컴포넌트들은 다른 IC 디바이스들(예를 들어, 프로세싱 디바이스들, 메모리 디바이스들, 신호 프로세싱 디바이스들, 무선 통신 디바이스들, 그래픽 제어기들 및/또는 드라이버들, 오디오 프로세서들 및/또는 제어기들 등), 전력 전달 컴포넌트들(예를 들어, 전압 레귤레이터 및/또는 다른 전력 관리 디바이스들, 배터리와 같은 전원, 및/또는 커패시터와 같은 수동 디바이스들), 및 하나 이상의 사용자 인터페이스 디바이스들(예를 들어, 오디오 입력 디바이스, 오디오 출력 디바이스, 키패드 또는 터치 스크린 디스플레이와 같은 다른 데이터 엔트리 디바이스, 및/또는 그래픽 디스플레이 등) 뿐만 아니라, 이러한 그리고/또는 다른 디바이스들의 임의의 조합을 포함한다.
일 실시예에서, 컴퓨팅 시스템(300)은 복사 차폐를 포함한다. 추가적인 실시예에서, 컴퓨팅 시스템(300)은 냉각 솔루션을 포함한다. 또다른 실시예에서, 컴퓨팅 시스템(300)은 안테나를 포함한다. 추가적인 실시예에서, 어셈블리(300)는 하우징 또는 케이스 내에 배치될 수 있다. 메인보드(310)가 하우징 내에 배치될 때, 컴퓨터 시스템(300)의 컴포넌트들 중 일부 ― 예를 들어, 디스플레이 또는 키패드와 같은 사용자 인터페이스 디바이스, 및/또는 배터리와 같은 전원 ― 는 메인보드(310)(및/또는 이 보드 상에 배치된 컴포넌트)와 전기적으로 커플링될 수 있지만, 하우징과 기계적으로 커플링될 수 있다.
도 4는 실시예에 따른 컴퓨터 시스템(400)의 개략도이다. 도시된 바와 같은 컴퓨터 시스템(400)(전자 시스템(400)으로도 지칭됨)은 이 개시내용에서 설명된 바와 같은 몇몇 개시된 디바이스 실시예들 및 이들의 등가물들 중 임의의 것을 포함하는 패키지 구조체를 구현/포함할 수 있다. 컴퓨터 시스템(400)은 넷북 컴퓨터와 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(400)은 무선 스마트 폰과 같은 모바일 디바이스일 수 있다. 컴퓨터 시스템(400)은 데스크톱 컴퓨터일 수 있다. 컴퓨터 시스템(400)은 핸드-헬드 리더기일 수 있다. 컴퓨터 시스템(400)은 자동차에 일체화될 수 있다. 컴퓨터 시스템(400)은 텔레비전에 일체화될 수 있다.
실시예에서, 전자 시스템(400)은 전자 시스템(400)의 다양한 컴포넌트들을 전기적으로 커플링시키기 위한 시스템 버스(420)를 포함하는 컴퓨터 시스템이다. 다양한 실시예들에 따르면 시스템 버스(420)는 단일 버스 또는 버스들의 임의의 조합이다. 전자 시스템(400)은 집적 회로(410)에 전력을 제공하는 전압원(430)을 포함한다. 일부 실시예들에서, 전압원(430)은 시스템 버스(420)를 통해 집적 회로(410)에 전류를 공급한다.
집적 회로(410)는 시스템 버스(420)에 전기적으로, 통신상으로 커플링되며, 본원에 포함된 다양한 실시예들의 패키지/디바이스 구조체들을 포함한, 실시예에 따른 임의의 회로 또는 회로들의 조합을 포함한다. 실시예에서, 집적 회로(410)는 본원의 실시예들에 따른 수직 수동 구조체들을 포함한 임의의 타입의 패키징 구조체들을 포함할 수 있는 프로세서(412)를 포함한다. 본원에 사용된 바와 같이, 프로세서(412)는 마이크로프로세서, 마이크로컨트롤러, 그래픽 프로세서, 디지털 신호 프로세서, 또는 또다른 프로세서와 같은, 그러나 이에 제한되지 않는, 임의의 타입의 회로를 의미할 수 있다. 실시예에서, 프로세서(412)는 본원에 개시된 패키지 구조체들의 실시예들 중 임의의 것을 포함한다. 실시예에서, SRAM 실시예들은 프로세서의 메모리 캐시들에서 발견된다.
집적 회로(410)에 포함될 수 있는 다른 타입들의 회로들은 셀룰러 전화, 스마트 폰, 페이저, 휴대용 컴퓨터, 양방향 라디오와 같은 무선 디바이스들, 및 유사한 전자 시스템들에서의 사용을 위한 통신 회로(414)와 같은 커스텀 회로 또는 주문형 집적 회로(ASIC)이다. 실시예에서, 프로세서(412)는 정적 랜덤-액세스 메모리(SRAM)와 같은 온-다이(on-die) 메모리(416)를 포함한다. 실시예에서, 프로세서(412)는 내장형 동적 랜덤-액세스 메모리(eDRAM)와 같은 내장형 온-다이 메모리(416)를 포함한다.
실시예에서, 집적 회로(410)는 후속적인 집적 회로(411)와 상호보완된다. 실시예에서, 듀얼 집적 회로(411)는 eDRAM과 같은 내장형 온-다이 메모리(417)를 포함한다. 듀얼 집적 회로(411)는 RFIC 듀얼 프로세서(413) 및 듀얼 통신 회로(415) 및 SRAM과 같은 듀얼 온-다이 메모리(417)를 포함한다. 듀얼 통신 회로(415)는 RF 프로세싱을 위해 구성될 수 있다.
적어도 하나의 수동 디바이스(480)가 후속적인 집적 회로(411)에 커플링된다. 실시예에서, 전자 시스템(400)은 또한, RAM의 형태인 주 메모리(442), 하나 이상의 하드 드라이브들(444), 및/또는 디스켓, 컴팩트 디스크(CD), 디지털 가변 디스크(DVD), 플래시 메모리 드라이브와 같은 제거가능한 매체(446), 및 당해 기술분야에 공지된 다른 제거가능한 매체를 핸들링하는 하나 이상의 드라이브들과 같은, 특정 응용예들에 적합한 하나 이상의 메모리 엘리먼트들을 차례로 포함할 수 있는 외부 메모리(440)를 포함한다. 외부 메모리(440)는 또한 내장형 메모리(448)일 수 있다. 실시예에서, 전자 시스템(400)은 또한 디스플레이 디바이스(450) 및 오디오 출력(460)를 포함한다. 실시예에서, 전자 시스템(400)은 키보드, 마우스, 터치 패드, 키패드, 트랙볼, 게임 제어기, 마이크로폰, 음성-인식 디바이스일 수 있는 제어기(470)와 같은 입력 디바이스, 또는 전자 시스템(400)에 정보를 입력하는 임의의 다른 입력 디바이스를 포함한다. 실시예에서, 입력 디바이스(470)는 카메라를 포함한다. 실시예에서, 입력 디바이스(470)는 디지털 사운드 레코더를 포함한다. 실시예에서, 입력 디바이스(470)는 카메라 및 디지털 사운드 레코더를 포함한다.
이전의 기재가 실시예들의 방법들에 사용될 수 있는 특정 단계들 및 물질들을 특정하지만, 통상의 기술자는 많은 수정들 및 치환들이 이루어질 수 있음을 이해할 것이다. 따라서, 모든 이러한 수정들, 변형들, 치환들 및 추가들이 첨부된 청구항들에 의해 정의된 바와 같은 실시예들의 사상 및 범위 내에 드는 것으로 간주되는 것으로 의도된다. 추가로, 본원에 제공된 도면들은 실시예들의 구현와 관련된 예시적인 마이크로전자 디바이스들 및 연관된 패키지 구조체들의 일부분만을 예시한다. 따라서, 실시예들은 본원에 기술된 구조체들에 제한되지 않는다.

Claims (30)

  1. 구조체를 형성하는 방법으로서,
    기판 상에 배치된 디바이스의 소스/드레인 영역들 내에 개구들을 형성하는 단계 ― 상기 개구들은 게이트 전극에 인접한 유전체 스페이서들 아래에 있고, 상기 게이트 전극은 게이트 유전체 상에 있고, 상기 개구들은 상기 게이트 유전체 아래로 더 연장됨 ― ;
    상기 소스/드레인 개구들 내에 전위 핵생성 물질(dislocation nucleation material)을 형성하는 단계 ― 상기 전위 핵생성 물질은 에피택셜 성장을 이용하여 선택적으로 성장되고, 상기 전위 핵생성 물질은 기판 격자 상수와 매칭되지 않는 격자 상수를 포함하고, 복수의 전위들이 상기 전위 핵생성 물질에 형성되고, 상기 전위 핵생성 물질은 상기 유전체 스페이서들의 하부 표면 및 상기 게이트 유전체의 하부 표면과 접촉함 ― ; 및
    상기 전위 핵생성 물질 상에 소스/드레인 물질을 형성하는 단계 ― 복수의 소스/드레인 전위들이 상기 소스/드레인 물질 내에 형성됨 ―
    를 포함하는 방법.
  2. 제1항에 있어서,
    채널 영역이 상기 디바이스의 게이트 전극 아래에 유지되고, 상기 채널 영역은 상기 디바이스의 소스/드레인 영역들 내에 개구들을 형성하는 단계 동안 제거되지 않는 방법.
  3. 제1항에 있어서,
    상기 전위 핵생성 물질은 상기 소스/드레인 물질 내에 인장 응력(tensile stress)을 유도하고, 상기 디바이스는 트라이-게이트(trigate), finFET 및 나노와이어 구조체 중 하나를 포함하는 방법.
  4. 제1항에 있어서,
    상기 전위 핵생성 물질은 실리콘 게르마늄 물질을 포함하는 방법.
  5. 제4항에 있어서,
    상기 실리콘 게르마늄 물질 내에 형성된 상기 복수의 전위들은 상기 소스/드레인 물질에 인접한 채널 영역 내에 인장 변형(tensile strain)을 유도하는 상기 소스/드레인 물질 내의 인장 변형을 생성하는 방법.
  6. 제1항에 있어서,
    상기 소스/드레인 물질은 실리콘 인 물질을 포함하고, 상기 소스/드레인 물질은 상기 기판의 실리콘 부분 상에서 선택적으로 성장되는 방법.
  7. 제4항에 있어서,
    상기 실리콘 게르마늄 물질 내의 게르마늄의 양은 중량으로 40 퍼센트 내지 80 퍼센트의 범위를 포함하는 방법.
  8. 제7항에 있어서,
    상기 전위 핵생성 물질은 인 및 비소 중 적어도 하나를 더 포함하는 방법.
  9. 제4항에 있어서,
    상기 실리콘 게르마늄은 비소 및 인의 연속 분포를 포함하는 방법.
  10. 제1항에 있어서,
    상기 전위 핵생성 물질은 실리콘 게르마늄, 인 및 비소를 포함하는 하부 부분, 및 실리콘 및 인을 포함하는 상부 부분을 포함하는 방법.
  11. 구조체를 형성하는 방법으로서,
    실리콘을 포함하는 디바이스의 소스/드레인 개구 상에 실리콘 게르마늄 물질을 형성하는 단계 ― 상기 실리콘 게르마늄 물질에 다수의 전위들이 형성되고, 내부에 다수의 전위들을 갖는 상기 실리콘 게르마늄 물질은 에피택셜 성장을 이용하여 선택적으로 성장되고, 상기 소스/드레인 개구는 게이트 전극에 인접한 유전체 스페이서 아래에 있고, 상기 게이트 전극은 게이트 유전체 상에 있고, 상기 개구는 상기 게이트 유전체 아래로 더 연장되고, 상기 실리콘 게르마늄 물질은 상기 유전체 스페이서의 하부 표면 및 상기 게이트 유전체의 하부 표면과 접촉함 ― ; 및
    상기 실리콘 게르마늄 물질 상에 소스/드레인 물질을 형성하는 단계 ― 상기 전위들은 상기 소스/드레인 물질 전체에 걸쳐 소스/드레인 전위들을 유도함 ―
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 소스/드레인 물질에서의 오버랩하는 변형장들(overlapping strain fields)은 상기 소스/드레인 물질에 인접한 상기 디바이스의 채널 영역에 인장 변형을 가져오는 방법.
  13. 제12항에 있어서,
    상기 소스/드레인 물질은 상기 디바이스의 기판 부분의 격자 상수와 매칭되지 않는 격자 상수를 포함하는 방법.
  14. 제11항에 있어서,
    상기 구조체는 NMOS 구조체의 일부분을 포함하는 방법.
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
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