TWI682503B - 在ｎ通道金屬氧化物半導體結構中形成錯位增強的應變之方法 - Google Patents

在ｎ通道金屬氧化物半導體結構中形成錯位增強的應變之方法 Download PDF

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Abstract

說明了利用設置於源極/汲極結構中的錯位來形成一應變通道裝置之方法。那些方法和結構可能包括在包含矽之一裝置的一源極/汲極開口中形成一薄鍺化矽材料，其中多個錯位係形成在鍺化矽材料中。一源極/汲極材料可能形成在薄鍺化矽材料上，其中錯位在裝置之一通道區中引起一拉伸應變。

Description

在N通道金屬氧化物半導體結構中形成錯位增強的應變之方法
本發明係有關於在N通道金屬氧化物半導體結構中形成錯位增強的應變之方法。
隨著微電子技術為了較高效能而進步，整合如CMOS電晶體裝置的高效能電晶體裝置變得愈來愈重要。CMOS電晶體改進可能包含控制電晶體通道的應變狀態。在CMOS裝置內，NMOS電晶體部分和PMOS電晶體部分可能需要不同類型的通道應變要求。例如，NMOS通道可能需要在通道區中的拉伸應變，而PMOS通道可能需要在通道區中的壓縮應變。
100‧‧‧裝置
104‧‧‧基板
102‧‧‧閘極電極
106‧‧‧介電材料
108‧‧‧源極/汲極結構
109‧‧‧蝕刻程序
110‧‧‧開口
112‧‧‧通道區
116‧‧‧閘極介電層
118‧‧‧錯位成核層
120‧‧‧缺陷
122‧‧‧源極/汲極材料
123‧‧‧源極/汲極鰭片結構
124‧‧‧錯位
125‧‧‧自由表面
200‧‧‧裝置
204‧‧‧基板
212‧‧‧通道區
218‧‧‧錯位成核層
220‧‧‧錯位
222‧‧‧源極/汲極材料
224‧‧‧錯位
202‧‧‧閘極電極
214‧‧‧閘極介電質
203‧‧‧奈米線材料
205‧‧‧環繞式閘極介電質
207‧‧‧環繞式閘極電極
300‧‧‧系統
310‧‧‧主機板
312‧‧‧第一側
314‧‧‧第二側
340‧‧‧封裝結構
301a‧‧‧元件
301b‧‧‧元件
400‧‧‧電腦系統
410‧‧‧積體電路
420‧‧‧系統匯流排
430‧‧‧電壓源
412‧‧‧處理器
416‧‧‧晶粒上記憶體
411‧‧‧積體電路
417‧‧‧晶粒上記憶體
413‧‧‧RFIC雙處理器
415‧‧‧雙通訊電路
480‧‧‧被動裝置
440‧‧‧外部記憶體
442‧‧‧主記憶體
444‧‧‧硬碟機
446‧‧‧可移除媒體
448‧‧‧嵌入式記憶體
450‧‧‧顯示裝置
460‧‧‧音頻輸出
470‧‧‧輸入裝置
儘管本說明書推論出申請專利範圍特別地指出並清楚地主張某些實施例，但當結合附圖來閱讀時，能從本發明的下面說明更容易地確定這些實施例的優點，其 中：第1a-1e圖表示根據各種實施例之結構的俯視和剖面圖。
第2圖表示根據實施例之結構的剖面圖。
第3圖表示根據實施例之系統的剖面圖。
第4圖表示根據實施例之系統的示意圖。
【發明內容及實施方式】
在下面的詳細說明中，參考附圖，其透過圖示來顯示可能實行方法和結構的具體實施例。充分詳細地說明這些實施例以使本領域之那些技藝者能實行實施例。將了解各種實施例雖然不同，但不一定是互斥的。例如，結合一實施例之本文所述的特定特徵、結構、或特性在不脫離實施例之精神和範圍下可能在其他實施例內實作。另外，將了解在每個所揭露之實施例內之個別元件的位置或佈置可能在不脫離實施例之精神和範圍下被修改。因此，下面的詳細說明不被視為限制意義，且實施例之範圍係僅由所附之申請專利範圍定義，連同被賦予申請專利範圍權利之等效範圍的全範圍一起被適當地解釋。在圖中，類似數字可能指整篇數個圖的相同或類似功能。
說明了形成和利用微電子結構(如包含應變源極/汲極結構的裝置結構)之方法及相關結構。那些方法/結構可能包括在包含矽之裝置的源極/汲極開口中形成一薄鍺化矽材料，其中多個錯位係形成在鍺化矽材料中，且接著在薄鍺化矽材料上形成一源極/汲極材料，其中錯位引起整個源極/汲極材料的源極/汲極錯位。本文之實施例致能應變通道裝置，其中源極/汲極結構可能在裝置之一通道區中引起一拉伸應變。
第1a-1e圖繪示形成微電子結構(例如，N通道金屬氧化物半導體應變矽電晶體結構)之實施例的圖示。在一實施例中，裝置100可能包含基板104(第1a圖，俯視圖)。在一實施例中，基板104可能包含矽、非矽材料、單晶矽材料、多晶矽材料、壓電材料、Ⅲ-V材料及/或其他機電基板材料之至少一者。在一實施例中，裝置100可能包含平面電晶體、多閘電晶體(如三閘及/或finFET電晶體)、及奈米線結構的一部分。
裝置100可能更包含閘極電極102，其可能包含電晶體閘極電極102(如N通道金屬氧化物半導體電晶體閘極電極)的一部分。裝置100可能更包含源極/汲極結構108。源極/汲極結構108可能包含矽鰭片結構，在一實施例中，其可能由介電材料106彼此分離。在一實施例中，介電材料106可能包含STI(矽溝槽隔離)材料。介電材料106可能提供在鰭片結構108與閘極電極102之間的隔離。在一實施例中，裝置100的通道部分可能設置於閘極電極102下方。
在一實施例中，可能從裝置100(第1b圖，俯視圖)的基板104移除源極/汲極結構/鰭片。在一實施例中，可能採用蝕刻程序109(例如，濕或乾蝕刻)，其中移 除源極/汲極/鰭片結構108的矽，將開口110留在相鄰於STI的基板104中。在閘極電極下方之矽的通道部分仍然完整，即，它仍未由移除程序/蝕刻程序109蝕刻。第1c圖描繪裝置100的剖面圖，其中移除源極/汲極鰭片且在基板104的一部分中暴露開口110。通道區112係設置於閘極電極102下方，其中閘極介電層116係設置於閘極電極102與通道區112之間。間隔物材料116可能設置於閘極電極102上。
錯位成核層/材料118可能形成在開口110中(第1d圖，剖面)。在一實施例中，可能使用在源極/汲極區中的基板104上之開口110中的外延生長來選擇性地生長錯位成核層118。在一實施例中，錯位成核層118可能包含鍺化矽層118。可能生長錯位成核層118，使得複數個錯位可能形成在錯位成核層118中。在一實施例中，錯位成核層118可能包含約2至約50nm的厚度。
錯位成核層118可能產生淨應變，其包含拉伸應變。在一實施例中，相較於基板104，錯位成核層118的晶格常數可能不匹配(且可能有助於應力錯位形成)。在一實施例中，錯位成核層118可能包含比基板104之晶格常數大更多的晶格常數。例如，晶格常數對於鍺化矽合金而言可能包含在5.43與5.66Å之間，且對於矽基板而言可能包含5.43Å。在一實施例中，可能藉由外延生長來形成錯位成核層118作為在源極/汲極開口110之矽部分上的初始層。在一實施例中，源極/汲極開口可能包 含N通道金屬氧化物半導體源極/汲極開口110。
在一實施例中，當錯位成核層118包含鍺化矽材料時，鍺化矽可能包含在約百分之十至約百分之八十之間的鍺濃度。在另一實施例中，鍺化矽可能摻雜有磷和砷之至少一者。在一實施例中，磷可能包含在約1016cm-3與1021cm-3之間的濃度。在一實施例中，砷可能包含在約1016cm-3與1021cm-3之間的濃度。在一實施例中，錯位成核層118可能包含鍺化矽、磷、砷濃度，其實質上均勻地分佈於整個錯位成核層118。
在另一實施例中，錯位成核層118可能包含下部分，包含鍺化矽、磷、和砷濃度，其實質上均勻地分佈於錯位成核層118的下部分中，且可能包含上部分，實質上包含磷化矽濃度。在另一實施例中，錯位成核層118可能生長在開口110中作為未摻雜的鍺化矽材料，其可能隨後由離子植入和來自摻雜物來源的擴散摻雜之其一者摻雜。在另一實施例中，可能使用如氣源(GS)-MBE法的分子束磊晶法(MBE)來形成錯位成核層118。
在一實施例中，快速熱化學蒸氣沉積(RT-CVD)反應器或CVD反應器可能用以生長錯位成核層118。在一實施例中，用以生長錯位成核層118的程序可能包括使用矽烷、鍺、乙鍺烷、膦、及具有氫載體氣體的鹽酸。可能採用攝氏700度的溫度和20托的壓力。用於錯位成核層118生長程序的參數可能取決於特定應用而有所不同。在一實施例中，可能針對複數個缺陷之形成來最 佳化生長參數。在一實施例中，可能在基板104與錯位成核層118之間的介面形成/啟動大量的錯位/缺陷120。
在一實施例中，源極/汲極材料122可能在錯位成核層118中的充分缺陷120形成之後選擇性地形成在錯位成核層118上(第1e圖，剖面)。在一實施例中，源極/汲極材料122可能包含矽或碳化矽合金材料。在一實施例中，源極/汲極材料122可能包含約5至約100nm的厚度。在一實施例中，錯位成核層118可能提供錯位/缺陷120的來源，其可能在源極/汲極材料/結構122中引起源極/汲極錯位124。在一實施例中，錯位成核層118和源極/汲極材料122可能包含源極/汲極鰭片結構123。
在一實施例中，源極/汲極材料122中的錯位124可能繼續向上傳播到源極/汲極材料122的自由表面125。在一實施例中，設置於源極/汲極材料122中的多個錯位124可能使晶格不匹配的錯位成核層118所給予的應變在通道區112中從壓縮翻轉成拉伸應變。在一實施例中，來自每個錯位124的重疊應變場能克服可能存在於錯位成核層118(如鍺化矽層118)中的壓縮應力。在一實施例中，源極/汲極材料122可能沿著導電方向將通道區112上的拉伸應變分給裝置100(在實施例中，其可能包含電晶體裝置)。
在一實施例中，裝置100可能包含電路元件，如包括平面、三閘及奈米線電晶體結構的電晶體結構，及任何其他適當電路元件。例如，電路元件可能包含 用於在處理器晶粒中使用的邏輯電路。金屬化層和絕緣材料以及可能將金屬層/互連耦接至外部裝置的導電接點/凸塊可能包括在裝置100中。電晶體裝置。包括在裝置100中的元件類型可能根據特定應用而包含任何適當類型的電路元件。
第2圖描繪包含裝置結構200之實施例的剖面圖，其中裝置包含奈米線。在一實施例中，裝置200(如奈米線裝置200)可能包含設置於通道區212下方的基板204。錯位成核層218可能包含複數個缺陷/錯位220。源極/汲極材料222可能包含複數個缺陷/錯位224。閘極電極202可能設置於閘極介電質214上。奈米線材料203(如矽)可能設置於閘極介電質214下方。環繞式閘極介電質205可能設置於環繞式奈米線材料203下方。環繞式閘極電極207可能設置於環繞式閘極介電質205下方。通道區包含從來自源極/汲極材料222的錯位所引起的應變。
在一實施例中，實施例之裝置100可能與能夠在微電子裝置(例如，晶粒)與可能耦接至封裝結構的下一級元件(例如，電路板)之間提供電通訊的任何適當類型之封裝結構耦接。在另一實施例中，裝置可能與可能包含能夠在晶粒和與裝置層耦接之上積體電路(IC)封裝之間提供電通訊的任何適當類型之封裝結構耦接。
在本文之各種圖中所述之裝置可能包含例如矽邏輯晶粒或記憶體晶粒的一部分、或任何類型的適當微電子裝置/晶粒。在一些實施例中，實施例之裝置可能更 包含複數個晶粒，其可能依據特定實施例而堆疊於彼此上方。在一些情況下，裝置可能位於/附接於/嵌入於前側、後側之任一者上或在封裝結構之前和後側的一些組合上/中。在一實施例中，裝置可能部分地或完全地嵌入於封裝結構中。
本文之應變通道裝置的各種實施例能將應變從N通道金屬氧化物半導體源極/汲極區的源極/汲極區傳送至N通道金屬氧化物半導體通道區。透過在N通道金屬氧化物半導體源極/汲極區中使用錯位應變場來實現應變傳送。實現通道應變的一些習知技術方法已包含在通道區下方採用不匹配晶格常數材料的緩衝層，及在源極/汲極區中採用摻雜物。本文之實施例包括採用錯位成核層(如鍺化矽)以傳播重疊應變場，其在通道區中引起拉伸應變。由於生長僅發生在源極/汲極區內，因此如當與在習知技術中一樣利用緩衝層時所見，實施例避免效能降低至通道中。
現在轉到第3圖，所繪示的是計算系統300之實施例。系統300包括設置於主機板310或其他電路板上的一些元件。主機板310包括第一側312和相對的第二側314，且各種元件可能設置於第一和第二側312、314之任一者或兩者上。在所示之實施例中，計算系統300包括設置於主機板之第一側312上的封裝結構340，其中封裝結構340可能包含裝置結構之任一者，如本文所述之實施例的電晶體裝置結構。
系統300可能包含任何類型的計算系統，例如，手持或行動計算裝置(例如，手機、智慧型手機、行動網際網路裝置、音樂播放器、平板電腦、膝上型電腦、輕省電腦、等等)。然而，所揭露之實施例並不限於手持和其他行動計算裝置且這些實施例可能在其他類型的計算系統(如桌上型電腦和伺服器)中發現應用。
主機板310可能包含任何適當類型的電路板或能夠在設置於板上的各種元件之一或更多者之間提供電通訊的其他基板。在一實施例中，例如，主機板310包含一印刷電路板(PCB)，包含由一層介電材料彼此分離且由導電通孔互連的多個金屬層。任一或更多金屬層可能形成為期望的電路樣式以路由(可能結合其他金屬層)在與板310耦接的元件之間的電信號。然而，應了解所揭露之實施例並不限於上述PCB，且另外，主機板310可能包含任何其他適當基板。
除了封裝結構340之外，一或更多額外元件也可能設置於主機板310之任一或兩側312、314上。舉例來說，如圖中所示，元件301a可能設置於主機板310的第一側312上，且元件301b可能設置於主機板之相對側314上。可能設置於主機板310上的額外元件包括其他IC裝置(例如，處理裝置、記憶體裝置、信號處理裝置、無線通訊裝置、圖形控制器及/或驅動器、音頻處理器及/或控制器、等等)、電源傳送元件(例如，電壓調節器及/或其他電源管理裝置、如電池的電源、及/或如電容器的被 動裝置)、和一或更多使用者介面裝置(例如，音頻輸入裝置、音頻輸出裝置、鍵盤或如觸控螢幕顯示器的其他資料輸入裝置、及/或圖形顯示器、等等)、以及這些及/或其他裝置的任何組合。
在一實施例中，計算系統300包括輻射屏蔽。在另一實施例中，計算系統300包括冷卻溶液。在又一實施例中，計算系統300包括天線。在又一實施例中，組件300可能設置於外殼或殼體內。其中主機板310係設置於外殼內，電腦系統300的一些元件(例如，如顯示器或小鍵盤的使用者介面裝置、及/或如電池的電源)可能與主機板310(及/或設置於此板上的元件)電性耦接，但可能與外殼機械地耦接。
第4圖係根據一實施例之電腦系統400的示意圖。如所示之電腦系統400(也稱為電子系統400)能實作/包括一封裝結構，其包括如在本揭露中所提出之數個所揭露之裝置實施例及其等效之任一者。電腦系統400可能是如筆記型電腦的行動裝置。電腦系統400可能是如無線智慧型手機的行動裝置。電腦系統400可能是桌上型電腦。電腦系統400可能是手持閱讀器。電腦系統400可能是汽車所必需的。電腦系統400可能是電視所必需的。
在一實施例中，電子系統400係一種電腦系統，其包括用以電性耦接電子系統400之各種元件的系統匯流排420。系統匯流排420係單一匯流排或根據各種實施例之匯流排的任何組合。電子系統400包括電壓源430，其對積體電路410供電。在一些實施例中，電壓源430透過系統匯流排420來對積體電路410供應電流。
積體電路410係電性、通訊地耦接至系統匯流排420且包括任何電路、或根據一實施例之電路的組合，包括本文所包括之各種實施例的封裝/裝置結構。在一實施例中，積體電路410包括處理器412，其能包括任何類型之包括根據本文之實施例之垂直被動結構的封裝結構。如本文所使用，處理器412可能表示任何類型的電路，例如但不限於微處理器、微控制器、圖形處理器、數位信號處理器、或另一處理器。在一實施例中，處理器412包括本文所揭露之封裝結構的任一實施例。在一實施例中，在處理器的記憶體快取中發現SRAM實施例。
能包括在積體電路410中之其他類型的電路係客製電路或專用積體電路(ASIC)，如用於在如蜂巢式電話、智慧型手機、呼叫器、可攜式電腦、雙向無線電、及類似電子系統之無線裝置中使用的通訊電路414。在一實施例中，處理器412包括如靜態隨機存取記憶體(SRAM)的晶粒上記憶體416。在一實施例中，處理器412包括如嵌入式動態隨機存取記憶體(eDRAM)的嵌入式晶粒上記憶體416。
在一實施例中，積體電路410係與隨後的積體電路411互補。在一實施例中，雙積體電路411包括如eDRAM的嵌入式晶粒上記憶體417。雙積體電路411包括RFIC雙處理器413和雙通訊電路415及如SRAM的雙 晶粒上記憶體417。雙通訊電路415可能配置用於RF處理。
至少一被動裝置480係耦接至隨後的積體電路411。在一實施例中，電子系統400也包括外部記憶體440，其依序可能包括適用於特定應用的一或更多記憶體元件，如為RAM之形式的主記憶體442、一或更多硬碟機444、及/或處置可移除媒體446的一或更多驅動器，如磁片、光碟(CD)、數位化多功能光碟(DVD)、快閃記憶體驅動器、及本領域所知的任何其他可移除媒體。外部記憶體440可能也是嵌入式記憶體448。在一實施例中，電子系統400也包括顯示裝置450、和音頻輸出460。在一實施例中，電子系統400包括如控制器的輸入裝置470，其可能是鍵盤、滑鼠、觸控墊、小鍵盤、軌跡球、遊戲控制器、麥克風、語音辨識裝置、或將資訊輸入至電子系統400中的任何其他輸入裝置。在一實施例中，輸入裝置470包括照相機。在一實施例中，輸入裝置470包括數位錄音機。在一實施例中，輸入裝置470包括照相機和數位錄音機。
雖然上述說明已指定可能在實施例之方法中使用的某些步驟和材料，但本領域之那些技藝者將了解可能進行許多修改和替代。因此，預期所有這樣的修改、變更、替代和增補被認為落在如由所附加之申請專利範圍定義之實施例的精神和範圍內。另外，本文所提出之圖僅繪示示範微電子裝置及關於實施例的實行之相關封裝結構的 部分。由此，實施例並不限於本文所述之結構。
100‧‧‧裝置
102‧‧‧閘極結構
104‧‧‧基板部分
106‧‧‧介電材料
108‧‧‧源極/汲極結構

Claims (27)

  1. 一種在一結構中形成錯位增強的應變之方法，包含：在設置於一基板上之一裝置的源極/汲極區中形成開口；在該些源極/汲極開口中形成一錯位成核材料，其中該錯位成核材料包含與一基板晶格常數不匹配的一晶格常數，且其中複數個錯位形成在該錯位成核材料中；在該錯位成核材料上形成一源極/汲極材料，其中複數個源極/汲極錯位係形成在該源極/汲極材料中；及其中該源極/汲極材料包含一磷化矽材料，且其中該源極/汲極材料係選擇性地生長在該基板的一矽部分上。
  2. 如申請專利範圍第1項所述之方法，更包含其中一通道區留在該裝置的一閘極電極下方，且其中該通道區未在該開口形成程序期間被移除。
  3. 如申請專利範圍第1項所述之方法，更包含其中該錯位成核材料在該源極/汲極材料中引起一拉伸應力，且其中該裝置包含一三閘、一finFET及一奈米線結構之其一者。
  4. 如申請專利範圍第1項所述之方法，更包含其中該錯位成核材料包含一鍺化矽材料，其係選擇性地生長在該些源極/汲極開口中。
  5. 如申請專利範圍第4項所述之方法，更包含其中外延地生長該鍺化矽材料，其中形成在該鍺化矽材料中的 該複數個錯位產生一拉伸應變在該源極/汲極材料中，其引起在相鄰於該源極/汲極材料之一通道區中的一拉伸應變。
  6. 如申請專利範圍第4項所述之方法，更包含其中在該鍺化矽材料中的鍺數量包含約百分之40至約百分之80之範圍的重量。
  7. 如申請專利範圍第6項所述之方法，更包含其中該錯位成核材料更包含磷和砷之至少一者。
  8. 如申請專利範圍第4項所述之方法，更包含其中該鍺化矽包含砷和磷的一連續分佈。
  9. 如申請專利範圍第1項所述之方法，更包含其中該錯位成核材料包含一下部分，包含鍺化矽、磷和砷、及一上部分，包含矽和磷。
  10. 如申請專利範圍第4項所述之方法，更包含其中該鍺化矽係由離子植入和擴散摻雜之其一者摻雜。
  11. 一種在一結構中形成錯位增強的應變之方法，包含：在包含矽之一裝置的一源極/汲極開口上形成一薄鍺化矽材料，其中多個錯位係形成在該鍺化矽材料中；在該薄鍺化矽材料上形成一源極/汲極材料，其中該些錯位引起整個該源極/汲極材料的源極/汲極錯位；及其中該源極/汲極材料包含一磷化矽材料，且其中該源極/汲極材料係選擇性地生長在一基板的一矽部分上。
  12. 如申請專利範圍第11項所述之方法，更包含其中在該源極/汲極材料中重疊應變場將一拉伸應變分給相鄰於該源極/汲極材料之該裝置的一通道區。
  13. 如申請專利範圍第12項所述之方法，更包含其中該源極/汲極材料包含一三閘電晶體、一平面電晶體、及一奈米線結構之其一者的一部分之一矽鰭片結構。
  14. 如申請專利範圍第11項所述之方法，更包含其中該源極/汲極材料包含一晶格常數，其係與該基板的晶格常數不匹配。
  15. 如申請專利範圍第11項所述之方法，更包含其中該結構包含一N通道金屬氧化物半導體結構的一部分。
  16. 一種形成錯位增強的應變在其中之結構，包含：一錯位成核材料，設置於一裝置之一源極/汲極區中的一矽材料上，其中該錯位成核材料包含一晶格常數，其係大於該裝置之一基板部分的晶格常數；及一源極/汲極材料，設置於該錯位成核材料上；及複數個錯位，設置於該源極/汲極材料中，其中該錯位成核材料包含一鍺化矽材料，其能夠選擇性地生長在該些源極/汲極區中，及其中該裝置的一通道包含一拉伸應變。
  17. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含一外延鍺化矽。
  18. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含在2至50nm之間的厚度。
  19. 如申請專利範圍第16項所述之結構，更包含其中該裝置包含一三閘電晶體、一平面電晶體、及一奈米線結構之其一者的一部分。
  20. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含一下部分，包含鍺化矽、磷和砷、及一上部分，包含矽和磷。
  21. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含鍺化矽，其中該鍺化矽包含砷和磷的實質上連續分佈。
  22. 如申請專利範圍第17項所述之結構，更包含其中在該鍺化矽材料中的鍺數量包含約百分之10至約百分之80之範圍的重量。
  23. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含至少磷和砷之其一者。
  24. 如申請專利範圍第16項所述之結構，更包含其中該源極/汲極材料包含一磷化矽材料。
  25. 如申請專利範圍第16項所述之結構，更包含一系統，包含：一匯流排，通訊地耦接至該結構；及一eDRAM，通訊地耦接至該匯流排。
  26. 如申請專利範圍第16項所述之結構，其中該結構包含一N通道金屬氧化物半導體結構的一部分。
  27. 如申請專利範圍第16項所述之結構，更包含其中該錯位成核材料包含複數個錯位，且能夠引起在該源極/汲極材料中的錯位。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법
WO2015047267A1 (en) * 2013-09-26 2015-04-02 Intel Corporation Methods of forming dislocation enhanced strain in nmos structures
KR102202754B1 (ko) * 2014-08-14 2021-01-15 삼성전자주식회사 반도체 장치
CN108028279A (zh) * 2015-09-25 2018-05-11 英特尔公司 在晶体管隔片下的电阻降低
CN106711215B (zh) * 2015-11-12 2021-09-07 联华电子股份有限公司 半导体元件及其制作方法
WO2017111806A1 (en) 2015-12-24 2017-06-29 Intel Corporation Methods of forming doped source/drain contacts and structures formed thereby
US9502507B1 (en) * 2016-02-01 2016-11-22 Globalfoundries Inc. Methods of forming strained channel regions on FinFET devices
WO2018063166A1 (en) * 2016-09-27 2018-04-05 Intel Corporation Techniques for increasing channel region tensile strain in n-mos devices
KR102574454B1 (ko) * 2016-12-16 2023-09-04 삼성전자 주식회사 반도체 장치 및 그 제조 방법
US10043893B1 (en) 2017-08-03 2018-08-07 Globalfoundries Inc. Post gate silicon germanium channel condensation and method for producing the same
WO2019066965A1 (en) * 2017-09-29 2019-04-04 Intel Corporation DEVICE, METHOD AND SYSTEM FOR FAVORING CHANNEL STRESS IN AN NMOS TRANSISTOR
CN109817713B (zh) * 2017-11-22 2022-04-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
KR102595131B1 (ko) * 2018-11-07 2023-10-30 삼성전자주식회사 전자 장치 및 그 제어 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200731460A (en) * 2005-04-20 2007-08-16 Koninkl Philips Electronics Nv A strained integrated circuit and a method of manufacturing the same
TW200746309A (en) * 2005-08-03 2007-12-16 Advanced Micro Devices Inc Methods for fabricating a stressed MOS device
TW200849409A (en) * 2007-02-16 2008-12-16 Freescale Semiconductor Inc Multi-layer source/drain stressor
TW200939355A (en) * 2007-09-28 2009-09-16 Intel Corp Method to introduce uniaxial strain in multigate nanoscale transistors by self aligned Si to SiGe conversion processes and structures formed thereby

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7169226B2 (en) * 2003-07-01 2007-01-30 International Business Machines Corporation Defect reduction by oxidation of silicon
US6891192B2 (en) * 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
JP2005340327A (ja) * 2004-05-25 2005-12-08 Renesas Technology Corp 半導体装置及びその製造方法
GB2418531A (en) * 2004-09-22 2006-03-29 Univ Warwick Formation of lattice-tuning semiconductor substrates
US7335929B2 (en) * 2004-10-18 2008-02-26 Taiwan Semiconductor Manufacturing Company, Ltd. Transistor with a strained region and method of manufacture
US20080121932A1 (en) * 2006-09-18 2008-05-29 Pushkar Ranade Active regions with compatible dielectric layers
US20070218597A1 (en) * 2006-03-15 2007-09-20 International Business Machines Corporation Structure and method for controlling the behavior of dislocations in strained semiconductor layers
KR100732318B1 (ko) * 2006-06-30 2007-06-25 주식회사 하이닉스반도체 비휘발성 메모리 소자 및 그 제조 방법
US7737498B2 (en) * 2008-05-07 2010-06-15 International Business Machines Corporation Enhanced stress-retention silicon-on-insulator devices and methods of fabricating enhanced stress retention silicon-on-insulator devices
EP2431719B1 (en) 2009-05-01 2018-07-04 Fujitsu Limited Temperature measurement system and temperature measurement method
US8338259B2 (en) * 2010-03-30 2012-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with a buried stressor
US8228233B2 (en) 2010-04-26 2012-07-24 Dell Products, Lp Directional antenna and methods thereof
US8492234B2 (en) * 2010-06-29 2013-07-23 International Business Machines Corporation Field effect transistor device
JP5902896B2 (ja) 2011-07-08 2016-04-13 東京エレクトロン株式会社 基板処理装置
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
US8674453B2 (en) * 2011-12-13 2014-03-18 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming stressor regions in a semiconductor device
US8723266B2 (en) * 2011-12-13 2014-05-13 Taiwan Semiconductor Manufacturing Company, Ltd. Pinch-off control of gate edge dislocation
US9263342B2 (en) * 2012-03-02 2016-02-16 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a strained region
US9212907B2 (en) * 2012-04-27 2015-12-15 Snap-On Incorporated Short rolling runout compensation for vehicle wheel alignment
US9269714B2 (en) * 2013-06-10 2016-02-23 Globalfoundries Inc. Device including a transistor having a stressed channel region and method for the formation thereof
US9293466B2 (en) * 2013-06-19 2016-03-22 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded SRAM and methods of forming the same
WO2015047267A1 (en) * 2013-09-26 2015-04-02 Intel Corporation Methods of forming dislocation enhanced strain in nmos structures
CN206117837U (zh) 2016-10-24 2017-04-19 杭州海康威视数字技术股份有限公司 一种组合摄像机

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200731460A (en) * 2005-04-20 2007-08-16 Koninkl Philips Electronics Nv A strained integrated circuit and a method of manufacturing the same
TW200746309A (en) * 2005-08-03 2007-12-16 Advanced Micro Devices Inc Methods for fabricating a stressed MOS device
TW200849409A (en) * 2007-02-16 2008-12-16 Freescale Semiconductor Inc Multi-layer source/drain stressor
TW200939355A (en) * 2007-09-28 2009-09-16 Intel Corp Method to introduce uniaxial strain in multigate nanoscale transistors by self aligned Si to SiGe conversion processes and structures formed thereby

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