KR20140006370A - 반도체 소자 - Google Patents

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이경호
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Abstract

기판 내에 형성된 필드 영역들, 및 상기 필드 영역들 사이의 N형 불순물 영역들을 포함하고, 상기 필드 영역들의 측면들 중 적어도 하나는 {100}, {310}, 또는 {311} 면을 갖는 반도체 소자가 설명된다.

Description

반도체 소자{Semiconductor Devices}
본 발명은 반도체 웨이퍼, 반도체 소자 및 그 제조 방법에 관한 것이다.
다양한 필드 영역들을 가진 반도체 소자들이 제안되었다.
본 발명이 해결하고자 하는 과제는 반도체 웨이퍼를 제공하는 것이다.
본 발명의 해결하고자 하는 과제는 이미지 센서 또는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는 이미지 센서 또는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자는 기판 내에 형성된 필드 영역들, 및 상기 필드 영역들 사이의 N형 불순물 영역들을 포함하고, 상기 필드 영역들의 측면들 중 적어도 하나는 {100}, {310}, 또는 {311} 면을 가질 수 있다.
상기 기판은 에피택셜 성장층을 포함할 수 있다.
상기 에피택셜 성장층의 표면은 {100} 면을 가질 수 있다.
상기 필드 영역들은, 얕은 필드 영역 및 깊은 필드 영역을 포함하고, 및 상기 깊은 필드 영역의 측면은 {100}, {310}, {311} 면을 가질 수 있다.
상기 얕은 필드 영역과 상기 깊은 필드 영역은 수직으로 정렬하고, 및 상기 얕은 필드 영역은 상기 깊은 필드 영역보다 수평적으로 넓을 수 있다.
상기 N형 불순물 영역은 상기 깊은 필드 영역과 수평적으로 중첩할 수 있다.
상기 N형 불순물 영역은, 상기 얕은 필드 영역들의 하단보다 깊은 상부 계면, 및 상기 깊은 필드 영역들의 하단보다 얕은 하부 계면을 가질 수 있다.
상기 반도체 소자는 상기 필드 영역과 상기 N형 불순물 영역 사이에 개재된 측면 불순물 영역을 더 포함할 수 있다.
상기 측면 불순물 영역은 P형 불순물을 포함할 수 있다.
상기 반도체 소자는 상기 기판 내에 형성된 P형 불순물 영역을 더 포함할 수 있다.
상기 P형 불순물 영역은 상기 N형 불순물 영역과 상기 기판의 표면 사이에 형성될 수 있다.
상기 반도체 소자는 상기 기판 상에 형성되고 상기 P형 불순물 영역과 중첩하는 트랜지스터를 더 포함할 수 있다.
상기 반도체 소자는 상기 기판 내에 형성되고, 상기 트랜지스터의 일 측면에 정렬되는 디퓨전 영역을 더 포함할 수 있다.
상기 트랜지스터는, 상기 기판의 내부로 리세스된 게이트 트렌치, 상기 게이트 트렌치의 내벽 상에 컨포멀하게 형성된 게이트 절연층, 및 상기 게이트 트렌치를 채우는 게이트 전극을 포함할 수 있다.
상기 트랜지스터는 수직 채널을 포함할 수 있다.
상기 수직 채널은 <100> 또는 <110> 방향을 가질 수 있다.
상기 트랜지스터의 채널의 폭 방향과 상기 필드 영역의 측면은 15° 내지 75°의 각을 이룰 수 있다.
상기 P형 불순물 영역은 상기 필드 영역과 접할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자는 {100} 또는 {110} 표면을 갖는 에피택셜 성장층, 상기 에피택셜 성장층 내에 형성된 적어도 두 개의 필드 영역들, 상기 필드 영역들은 각각 {100}, {110}, {310}, 또는 {311} 면의 측면을 포함하고, 상기 필드 영역들 사이에 형성된 포토다이오드, 상기 포토다이오드는 상기 에피택셜 성장층의 내부에 형성된 N형 불순물 영역 및 상기 에피택셜 성장층의 상기 표면에 접하는 P형 불순물 영역을 포함하고, 상기 P형 불순물 영역 내에 형성되어 <100> 또는 <110> 방향의 수직 채널을 갖는 트랜지스터, 및 상기 P형 불순물 영역 내에 형성되고 상기 트랜지스터의 일 측면에 정렬되는 디퓨전 영역을 포함하고, 상기 트랜지스터의 채널의 길이 방향과 상기 측면은 15° 내지 75°의 각을 이룰 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 및/또는 이미지 센서들은 계면에 댕글링 본드가 적은 필드 영역들을 가질 수 있다. 따라서, 신호 유지 능력 및 신호 전달 효율등이 높아지고, 이미지 센서의 백점 결함(white spot defects)이 줄어들어 해상력이 향상되고, 이미지 선명도 등이 개선될 수 있다.
도 1a 내지 1f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 웨이퍼들을 개념적으로 도시한 도면들이다.
도 2a 내지 2f는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 플로우 차트이다.
도 4a 내지 4h, 5, 6a 및 6b, 7a 내지 7c, 및 8은 본 발명의 다양한 실시예들에 의한 반도체 소자들을 제조하는 방법들을 설명하는 종단면도들이다.
도 9a 및 9b는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 레이아웃 및 I-I′ 을 따라 취해진 종단면도이다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 반도체 소자를 개략적으로 도시한 레이아웃 및 II-II′ 을 따라 취해진 종단면도이다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 의한 카메라 시스템을 개략적으로 도시한 블록도이다.
도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 전자시스템을 개략적으로 도시한 블록도이다.
도 11c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1a 내지 1f는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 웨이퍼들(10A-10D)을 개념적으로 도시한 도면들이다.
도 1a를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10A)는 표면(12a) 및 플랫 존(13, flat zone)을 갖는 벌크(11, bulk)를 포함할 수 있다. 벌크(11)의 표면(12a)은 {100} 또는 {110} 면을 가질 수 있다. 플랫 존(13)은 {310}, {311}, {100}, 또는 {110} 면을 가질 수 있다. 예를 들어, 벌크(11)의 표면(12a)이 {100} 면을 가질 경우, 플랫 존(13)은 {310} 또는 {100} 면을 가질 수 있다. 벌크(11)의 표면(12a)이 {110} 면을 가질 경우, 플랫 존(13)은 {311} 또는 {110} 면을 가질 수 있다.
도 1b를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10B)는 플랫 존(13)을 갖는 벌크(11), 및 벌크(11) 상의 에피택셜 성장층(15)을 포함할 수 있다. 에피택셜 성장층(15)의 표면(12b)은 {100} 또는 {110} 면을 가질 수 있다. 플랫 존(13)은 {310}, {311}, {100}, 또는 {110} 면을 가질 수 있다. 예를 들어, 에피택셜 성장층(15)의 표면(12b)이 {100} 면을 가질 경우, 플랫 존(13)은 {310} 또는 {100} 면을 가질 수 있다. 에피택셜 성장층(15)의 표면(12b)이 {110} 면을 가질 경우, 플랫 존(13)은 {311} 또는 {110} 면을 가질 수 있다.
도 1c를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10C)는 표면(12a) 및 노치(14, notch)를 갖는 벌크(11)를 포함할 수 있다. 벌크(11)의 표면(12a)은 {100} 또는 {110} 면을 가질 수 있다. 노치(14)의 정점(V)은 <310>, <311>, <100> 또는 <110> 방향을 향할 수 있다. 예를 들어, 벌크(11)의 표면(12a)이 {100} 면을 가질 경우, 노치(14)의 정점(V)은 <310> 또는 <100> 방향을 향할 수 있다. 벌크(110)의 표면(12a)이 {110} 면을 가질 경우, 노치(14)의 정점(V)은 <311> 또는 <110> 방향을 향할 수 있다.
도 1d를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10D)는 노치(14)를 갖는 벌크(11), 및 벌크(11) 상의 에피택셜 성장층(15)을 포함할 수 있다. 에피택셜 성장층(15)의 표면(12b)은 {100} 또는 {110} 면을 가질 수 있다. 노치(14)의 정점(V)은 <310>, <311>, <100>, 또는 <110> 방향을 향할 수 있다. 예를 들어, 에피택셜 성장층(15)의 표면(12b)이 {100} 면을 가질 경우, 노치(14)의 정점(V)은 <310> 또는 <100> 방향을 향할 수 있다. 에피택셜 성장층(15)의 표면(12b)이 {110} 면을 가질 경우, 노치(14)의 정점(V)은 <311> 또는 <110> 방향을 향할 수 있다.
도 1e를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10E)는 플랫 존(13) 을 갖는 SOI (silicon on insulator) 기판(16)을 포함할 수 있다. SOI 기판(16)은 하부 반도체 층(16a), 매개 절연층(16b), 및 상부 반도체 층(16c)을 포함할 수 있다. 예를 들어, 하부 반도체 층(16a) 및 상부 반도체 층(16c)은 단결정 실리콘, SiGe, SiC, 또는 화합물 반도체를 포함할 수 있다. 매개 절연층(16b)은 실리콘 산화물을 포함할 수 있다. 상부 반도체 층(16c)의 표면(12c)은 {100} 또는 {110} 면을 가질 수 있다. 플랫 존(13)은 {310}, {311}, {100}, 또는 {110} 면을 가질 수 있다. 예를 들어, 상부 반도체 층(16c)의 표면(12c)이 {100} 면을 가질 경우, 플랫 존(13)은 {310} 또는 {100} 면을 가질 수 있다. 상부 반도체 층(16c)의 표면(12c)이 {110} 면을 가질 경우, 플랫 존(13)은 {311} 또는 {110} 면을 가질 수 있다.
도 1f를 참조하면, 본 발명의 일 실시예에 의한 반도체 웨이퍼(10F)는 노치(14)를 갖는 SOI 기판(16)을 포함할 수 있다. 노치(14)의 정점(V)은 <310>, <311>, <100> 또는 <110> 방향을 향할 수 있다. 예를 들어, 상부 반도체 층(16c)의 표면(12c)이 {100} 면을 가질 경우, 노치(14)의 정점(V)은 <310> 또는 <100> 방향을 향할 수 있다. 상부 반도체 층(16c)의 표면(12c)이 {110} 면을 가질 경우, 노치(14)의 정점(V)은 <311> 또는 <110> 방향을 향할 수 있다.
도 1a 내지 1f를 다시 참조하면, 반도체 웨이퍼들(10A-10F)은 단결정 실리콘, 또는 GaAs 또는 AlGaAs 같은 화합물 반도체를 포함할 수 있다. 노치(14)는 반도체 웨이퍼들(10A-10D)의 가상적인 중심점을 향할 수 있다. 플랫 존(13)은 벌크(11)의 측면 및/또는 에피택셜 성장층(15)의 측면을 포함할 수 있다.
도 2a 내지 2f는 본 발명의 기술적 사상의 실시예들에 의한 반도체 소자들(20A-20F)을 개략적으로 도시한 종단면도이다. 반도체 소자들(20A-20F)은 이미지 센서를 포함할 수 있다.
도 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)는 소자 기판(29) 내에 형성된 필드 영역들(30), 및 소자 기판(29) 상에 형성된 수평형 트랜지스터(40a, planar transistor)를 포함할 수 있다. 반도체 소자(20A)는 필드 영역들(30) 사이에 형성된 포토다이오드(50)를 더 포함할 수 있다. 반도체 소자(20A)는 필드 영역(30)과 수평형 트랜지스터(40a) 사이에 형성된 디퓨전 영역(55)을 더 포함할 수 있다. 반도체 소자(20A)는 수평형 트랜지스터(40a)를 덮도록 실리콘 산화물 같은 층간 절연층(60)을 더 포함할 수 있다.
도 1a 내지 1f를 더 참조하여, 소자 기판(29)은 단결정 실리콘 또는 화합물 반도체같은 반도체 웨이퍼(10)의 벌크(11), 에피택셜 성장층(15), 또는 상부 반도체 층(16c)일 수 있다. 따라서, 소자 기판(29)의 표면은 {100} 또는 {110} 면을 가질 수 있다.
필드 영역들(30)은 얕은 필드 영역들(31) 및 깊은 필드 영역들(36)을 포함할 수 있다. 얕은 필드 영역들(31)은 각각 외부 라이너(33), 내부 라이너(34), 및 얕은 필드 절연물(35)을 포함할 수 있다. 외부 라이너(33)는 얕은 필드 트렌치(32)의 내벽 상에 컨포멀하게 형성될 수 있다. 외부 라이너(33)는 산화된 실리콘을 포함할 수 있다. 예를 들어, 외부 라이너(33)는 얕은 필드 트렌치(32)의 내벽을 산화시켜 형성될 수 있다. 내부 라이너(34)는 외부 라이너(33) 상에 컨포멀하게 형성될 수 있다. 내부 라이너(34)는 실리콘 질화물 또는 실리콘 산화물을 포함할 수 있다. 내부 라이너(34)는 생략될 수도 있다. 얕은 필드 절연물(35)은 실리콘 산화물을 포함할 수 있다.
깊은 필드 영역들(36)은 깊은 필드 라이너(38) 및 깊은 필드 절연물(39)을 포함할 수 있다. 깊은 필드 라이너(38)는 산화된 실리콘을 포함할 수 있다. 예를 들어, 깊은 필드 라이너(38)는 깊은 필드 트렌치(37)의 내벽을 산화시켜 형성될 수 있다. 깊은 필드 절연물(39)은 실리콘 산화물 또는 도핑되지 않은 다결정 실리콘을 포함할 수 있다.
깊은 필드 영역들(36)은 얕은 필드 영역들(31)과 수직으로 정렬될 수 있다. 깊은 필드 절연물(39)은 얕은 필드 절연물(35) 사이로 연장할 수 있다. 예를 들어, 깊은 필드 절연물(39)의 상부는 얕은 필드 영역(31) 내에서 얕은 필드 절연물(35)에 감싸일 수 있다. 얕은 필드 영역들(31)은 깊은 필드 영역들(36)보다 넓은 수평 폭을 가질 수 있다. 깊은 필드 영역들(36)은 얕은 필드 영역들(31)보다 2배 이상 깊게 형성될 수 있다. 예를 들어, 깊은 필드 영역들(36)은 얕은 필드 영역들(31)보다 5 내지 6배 이상 깊게 형성될 수 있다.
깊은 필드 영역들(36)의 주위에 깊은 필드 영역들(36)을 감싸는 측면 불순물 영역들(59)이 컨포멀하게 형성될 수 있다. 측면 불순물 영역들(59)은 보론(B, boron)같은 P형 불순물을 약 1E12/㎤ 내지 1E16/㎤ 정도의 농도로 포함할 수 있다.
포토다이오드(50)는 소자 기판(29) 내부에 형성된 N형 불순물 영역(51) 및 소자 기판(29)의 표면에 가까운 P형 불순물 영역(52)을 포함할 수 있다. N형 불순물 영역(51)은 깊은 필드 영역들(36)과 수평적으로 중첩할 수 있다. N형 불순물 영역(51)의 상부 계면(boundary)은 얕은 필드 영역들(31)의 하단보다 깊고, 및 N형 불순물 영역(51)의 하부 계면은 깊은 필드 영역들(36)의 하단보다 얕게 형성될 수 있다. P형 불순물 영역(52)은 소자 기판(29)의 표면 및 N형 불순물 영역(51)과 접(abut)할 수 있다. P형 불순물 영역(52)은 측면 불순물 영역들(59)과 접할 수 있다. 또는, P형 불순물 영역(52)은 얕은 필드 영역들(31) 및 깊은 필드 영역들(36)과 모두 접할 수 있다.
깊은 필드 영역들(36)의 측면들(SW) 중 적어도 하나는 {310}, {311} 또는 {100} 면을 포함할 수 있다. 도 1a 내지 1f를 더 참조하여, 깊은 필드 영역들(36)의 측면들(SW) 중 적어도 하나는 플랫 존(13)과 동일하거나 노치(14)의 정점(V)이 향하는 방향과 수직하는 결정 면을 가질 수 있다. {310}, {311} 또는 {100} 면을 갖는 깊은 필드 영역들(36)의 측면들(SW)은 {110} 면보다 적은 계면 트랩 밀도 (density of interface trap)를 가질 수 있다. 따라서, 포토다이오드(50)에서 발생한 전자들이 깊은 필드 영역들(36)의 측면들(SW)에 트랩되지 않고 신호 생성 및 전달에 사용되는 효율이 높아질 수 있다. 따라서, 반도체 소자(20A)의 신호 유지(retention) 및 신호 전달 효율이 개선될 수 있다. 반도체 소자(20A)가 이미지 센서인 경우, 백점 결함이 줄어드므로, 이미지 센서의 해상력이 개선되고 및 화질 등이 개선될 수 있다.
수평형 트랜지스터(40a)는 수평형 게이트 절연층(41a), 수평형 게이트 전극(42a), 및 게이트 스페이서(44)를 포함할 수 있다. 수평형 게이트 절연층(41a)은 실리콘 산화물을 포함할 수 있다. 수평형 게이트 전극(42a)은 전도체를 포함할 수 있다. 예를 들어, 수평형 게이트 전극(42a)은 인(P) 및/또는 비소(As) 같은 N형 불순물을 가진 다결정 실리콘을 포함할 수 있다. 수평형 게이트 전극(42a)의 표면들 상에 얇게 표면 산화층(43)이 형성될 수 있다. 게이트 스페이서(44)는 수평형 게이트 전극(42a)의 측면 상에 형성될 수 있다. 게이트 스페이서(44)는 내측 스페이서(45a) 및 외측 스페이서(46a)를 포함할 수 있다. 내측 스페이서(45a)는 실리콘 산화물을 포함할 수 있고, 및 외측 스페이서(46a)는 실리콘 질화물을 포함할 수 있다.
디퓨전 영역(55)이 수평형 트랜지스터(40a)의 일 측면에 게이트 스페이서(44)와 정렬하도록 소자 기판(29) 내에 P형 불순물 영역(52)에 감싸이도록 형성될 수 있다. 디퓨전 영역(55)은 N형 불순물을 포함할 수 있다. 따라서, P형 불순물 영역(52)과 디퓨전 영역(55)은 PN 접합을 형성할 수 있다.
도 2b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20B)는, 에어 갭(AG)을 갖는 깊은 필드 영역들(36)을 포함할 수 있다. 예를 들어, 깊은 필드 절연물(39)은 깊은 필드 트렌치(37)의 하부 영역에 에어 갭(AG)이 존재하도록 깊은 필드 트렌치(37)의 상부 영역만 채울 수 있다. 깊은 필드 절연물(39)은 얕은 필드 영역(31)의 내부를 채우도록 연장할 수 있다.
도 2c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20C)는, 소자 기판(29) 상으로 연장하는 내측 스페이서(45b)를 갖는 수평형 트랜지스터(40a)를 포함할 수 있다. 내측 스페이서(45b)는 소자 기판(29)의 표면 상으로 연장하여 외측 스페이서(46b)와 소자 기판(29)의 표면 사이에 개재될 수 있다. 예를 들어, 내측 스페이서(45b)는 'L'자 모양의 종단면을 가질 수 있다.
도 2d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20D)는, 매립형 채널(recessed channel)을 갖는 수직형 트랜지스터(40b)를 포함할 수 있다. 수직형 트랜지스터(40b)는 소자 기판(29)의 내부로 연장하는 게이트 트렌치(t) 및 수직형 게이트 전극(42b)을 포함할 수 있다. 수직형 게이트 절연층(41b)이 게이트 트렌치(t)의 내벽 상에 컨포멀하게 형성될 수 있다. 수직형 게이트 절연층(41b) 및 수직형 게이트 전극(42b)은 소자 기판(29)의 표면 상으로 연장할 수 있다. 수직형 트랜지스터(40b)는 P형 불순물 영역(52) 내에 형성될 수 있다. 수직형 트랜지스터(40b)의 하단은 N형 불순물 영역(51)과 격리(isolated) 또는 이격(spaced apart from)될 수 있다.
도 2e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20E)는, 도 2c 및 2d를 참조하여, 소자 기판(29) 상으로 연장하는 내측 스페이서(45b)를 갖는 수직형 트랜지스터(40b)를 포함할 수 있다.
도 2f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20F)는, 도 2b 및 2d를 참조하여, 에어 갭(AG)을 갖는 깊은 필드 영역들(36)을 포함할 수 있다
도 2a 내지 2f를 다시 참조하여, 각 실시예들의 특징적인 구성 요소들은 별도의 도면을 도시하지 않더라도, 서로 다양하게 호환 및 조합될 수 있다는 것이 이해될 수 있을 것이다.
도 3은 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법을 설명하는 플로우 차트이고, 도 4a 내지 4h는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법을 설명하는 종단면도들이다.
도 3 및 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)를 제조하는 방법은, 벌크(11)의 표면 상에 에피택셜 성장층(25)을 형성하는 것을 포함할 수 있다. (S10) 벌크(11)의 표면은 {100} 면 또는 {110} 면을 가질 수 있다. 벌크(11)는 도 1a 내지 3d에 도시된 반도체 웨이퍼들(10A-10D) 중 하나 일 수 있다. 이후의 도면들에서, 점선으로 표시된 영역(A)이 확대, 도시될 것이다. 에피택셜 성장층(25)을 형성하는 공정은 생략될 수도 있다. 그러므로, 이후의 설명들에서, 에피택셜 성장층(25)의 표면은 도 1a 내지 1l에 설명된 벌크(11)의 제1 표면들(12) 및/또는 에피택셜 성장층들(25)의 제2 표면들(16)을 의미하는 것으로 이해되어야 한다. 부가하여, 에피택셜 성장층(25)은 도 2a 내지 2f의 소자 기판(29)으로 이해될 수도 있다.
도 3 및 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법은, 에피택셜 성장층(25) 내에 얕은 필드 영역들(31)을 형성하는 것을 포함할 수 있다. (S20) 얕은 필드 영역들(31)을 형성하는 것은 에피택셜 성장층(25) 내에 얕은 필드 트렌치들(32)을 형성하고, 얕은 필드 트렌치들(32)의 내부 표면을 산화시켜 외부 라이너들(33)을 형성하고, 외부 라이너들(33)의 표면 상에 내부 라이너들(34)를 형성하고, 내부 라이너(34) 상에 얕은 필드 트렌치들(32)을 채우도록 얕은 필드 절연물(35)을 형성하는 것을 포함할 수 있다. 외부 라이너(33)는 얕은 필드 트렌치들(32)의 내부에 노출된 에피택셜 성장층(25)의 표면이 열 산화되어 형성될 수 있다. 따라서, 외부 라이너(33)는 열 산화된 실리콘(oxidized silicon)을 포함할 수 있다. 내부 라이너들(34)은 외부 라이너들(33) 상에 CVD (chemical vapor deposition) 공정 등을 이용하여 컨포멀하게 형성될 수 있다. 내부 라이너들(34)은 외부 라이너들(33)보다 치밀한 물질, 예를 들어, 실리콘 질화물을 포함할 수 있다. 얕은 필드 절연물(35)은 MTO (middle temperature oxide) 같은 실리콘 산화물을 포함할 수 있다. 얕은 필드 트렌치들(32) 내에 얕은 필드 절연물(35)을 채운 후, CMP (chemical mechanical polishing) 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정이 수행된 후, 얕은 필드 영역들(31)이 형성되고, 얕은 필드 영역들(31) 사이에 에피택셜 성장층(25)의 표면이 노출될 수 있다.
도 3 및 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법은, 깊은 필드 영역들(36) 및 측면 불순물 영역(59)을 형성하는 것 포함할 수 있다. (S30) 깊은 필드 영역들(36)은 얕은 필드 영역들(31)과 수직으로 중첩 또는 정렬할 수 있다. 깊은 필드 영역들(36)은 얕은 필드 영역들(31)보다 수평으로 좁은 폭을 가질 수 있다. 깊은 필드 영역들(36)을 형성하는 것은, 얕은 필드 영역들(31)의 일부와 정렬되도록 깊은 필드 트렌치들(37)을 형성하고, 깊은 필드 트렌치들(37) 내에 노출된 에피택셜 성장층(25)의 표면을 산화시켜 깊은 필드 라이너들(38)을 형성하는 것을 포함할 수 있다. 이후, 깊은 필드 라이너들(38) 상에 깊은 필드 트렌치들(37)을 채우도록 깊은 필드 절연물(39)을 형성하는 것을 더 포함할 수 있다. 깊은 필드 절연물(39)은 산화물 또는 다결정 실리콘을 포함할 수 있다.
깊은 필드 트렌치(37)의 주변을 감싸도록 측면 불순물 영역들(59)이 형성될 수 있다. 측면 불순물 영역들(59)을 형성하는 것은, 깊은 필드 영역들(36)을 형성한 후, 다수의 단계들로 이온 임플란트 공정을 수행하는 것, 또는 깊은 필드 트렌치(37)를 형성한 후, 플라즈마 확산 공정 등을 이용하여 보론(B, boron)같은 P형 이온을 주입하는 것을 포함할 수 있다. 예를 들어, 측면 불순물 영역들(59)은 1E12/㎤ 내지 1E16/㎤ 정도의 이온 농도를 가질 수 있다.
깊은 필드 트렌치(37)의 내벽은 플랫 존(13)과 평행하거나 노치(14)의 정점(V)과 수직할 수 있다. 예를 들어, 깊은 필드 트렌치(37)의 내벽은 도 1a 내지 1f를 참조하여, {310}, {311}, 또는 {100} 면을 가질 수 있다.
도 3 및 4d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)를 제조하는 방법은, N형 불순물 영역(51)을 형성하는 것을 포함할 수 있다. (S40) N형 불순물 영역(51)을 형성하는 것은 이온 임플란트 공정을 이용하여 인(P, phosphorous) 또는 비소(As, arsenic)같은 N형 불순물을 에피택셜 성장층(25) 내에 주입하는 것을 포함할 수 있다. N형 불순물 영역(51)은 포토다이오드(50)의 N형 영역을 정의할 수 있다. 예를 들어, N형 불순물 영역(59)은 1E12/㎤ 내지 1E16/㎤ 정도의 이온 농도를 가질 수 있다. N형 불순물 영역(59)은 깊은 필드 영역들(36) 사이에 한정될 수 있다. 다른 실시예에서, 에피택셜 성장층(25)이 기본적으로 N형 불순물을 포함하는 경우, 이 공정은 생략될 수도 있다. 예를 들어, 도 1a 내지 1f에 도시된 반도체 웨이퍼들(10A-10F)이 반도체 제조 공정에 사용되기 전에 N형 불순물을 포함하도록 제조될 수 있다.
도 3 및 4e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)를 제조하는 방법은, 예비 수평형 게이트 패턴(49pa)을 형성하는 것을 포함할 수 있다. (S50) 예비 수평형 게이트 패턴(49pa)을 형성하는 것은 에피택셜 성장층(25)의 표면 상에 게이트 절연 물질층 형성하고, 게이트 절연 물질층 상에 게이트 전극 물질층을 형성하고, 게이트 전극 물질층과 게이트 절연 물질층을 패터닝하여 수평형 게이트 절연층(41a) 및 수평형 게이트 전극(42a)을 형성하는 것을 포함할 수 있다. 게이트 절연 물질층을 형성하는 것은 에피택셜 성장층(25)의 표면을 열 산화시키는 것을 포함할 수 있다. 게이트 전극 물질층을 형성하는 것은 게이트 절연 물질층 상에 다결정 실리콘 같은 전도성 물질층을 형성하는 것을 포함할 수 있다. 상기 방법은 패터닝된 수평형 게이트 전극(42a)의 표면을 산화시키는 것을 더 포함할 수 있다. 예를 들어, 수평형 게이트 전극(42a)의 표면을 얇게 열 산화시켜 표면 산화층(43)을 형성하는 것을 포함할 수 있다.
도 3 및 4f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10A)를 제조하는 방법은, 수평형 게이트 패턴(40a)을 형성하는 것을 포함할 수 있다. (S60) 수평형 게이트 패턴(40a)을 형성하는 것은 예비 수평형 게이트 패턴(49pa)의 측면 상에 게이트 스페이서(44)를 형성하는 것을 포함할 수 있다. 게이트 스페이서(44)는 내측 스페이서(45a) 및 외측 스페이서(46a)를 포함할 수 있다. 내측 스페이서(45a)를 형성하는 것은 예비 수평형 게이트 패턴(49pa)을 컨포멀하게 덮는 내측 스페이서 물질층을 형성하고 에치-백하는 것을 포함할 수 있다. 외측 스페이서(46a)를 형성하는 것은 내측 스페이서(45a)의 측면 상에 외측 스페이서 물질층을 형성하고, 에치백하는 것을 포함할 수 있다. 내측 스페이서(45a)는 약 200°C 내지 800°C의 온도에서 형성된 MTO(middle temperature oxide)같은 실리콘 산화물을 포함할 수 있다. 외측 스페이서(46a)는 실리콘 질화물을 포함할 수 있다. 수평형 게이트 패턴(40a)의 상부에는 수평형 게이트 전극(42a)의 산화된 표면, 즉 표면 산화층(43)이 노출될 수 있다.
도 3 및 4g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법은, 디퓨전 영역(55)을 형성하는 것을 포함할 수 있다. (S70) 디퓨전 영역(55)을 형성하는 것은 이온 임플란트 방법 또는 플라즈마 확산 방법을 이용하여 인 및/또는 비소 같은 N형 불순물을 에피택셜 성장층(25)의 표면 부위에 주입하는 것을 포함할 수 있다. 예를 들어, 디퓨전 영역(55)은 1E14/㎤ 내지 1E16/㎤ 정도의 이온 농도를 가질 수 있다.
도 3 및 4h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법은, P형 불순물 영역(52)을 형성하 는 것을 포함할 수 있다. (S80) P형 불순물 영역(52)을 형성하는 것은 이온 임플란트 공정을 이용하여 보론(B)을 에피택셜 성장층(25)의 N형 불순물 영역(51)의 상부 영역에 주입하는 것을 포함할 수 있다. 예를 들어, P형 불순물 영역(52)은 1E12/㎤ 내지 1E15/㎤ 정도의 이온 농도를 가질 수 있다. N형 불순물 영역(51)과 P형 불순물 영역(52)은 포토다이오드(50)를 형성할 수 있다.
이후, 도 3 및 2a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20A)를 제조하는 방법은, 수평형 게이트 패턴(40a)을 덮는 층간 절연층(60)을 형성하는 것을 포함할 수 있다. (S90) 층간 절연층(60)을 형성하는 것은 CVD 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 5는 본 발명의 일 실시예에 의한 반도체 소자(20B)를 제조하는 방법을 설명하는 종단면도이다. 도 5를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20B)를 제조하는 방법은, 4c를 참조하여 설명된 공정들을 수행할 때, 얕은 필드 트렌치(32)의 내부 및 깊은 필드 트렌치(37)의 상부 영역을 깊은 필드 절연물(39)로 채우고, 깊은 필드 트렌치(37)의 하부 영역에 에어 갭(AG, air gap)을 형성하는 것을 포함할 수 있다. 깊은 필드 절연물(39)을 형성한 후, 에피택셜 성장층(25)의 표면 상에 형성된 깊은 필드 절연물(39)을 제거하기 위하여 CMP 같은 평탄화 공정이 수행될 수 있다. 이후, 상기 방법은 도 4d 내지 4h를 참조하여 설명된 공정들을 수행하고, 도 1b를 더 참조하여, 층간 절연층(60)을 형성하는 것을 더 포함할 수 있다.
도 6a 및 6b는 본 발명의 일 실시예에 의한 반도체 소자(20C)를 제조하는 방법을 설명하는 종단면도들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20C)를 제조하는 방법은, 도 4a 내지 4e를 참조하여 설명된 공정들을 수행한 후, 예비 게이트 패턴(49pa)의 측면들 및 에피택셜 성장층(25)의 표면의 일부 상에 내측 스페이서 물질층(45m) 및 외측 스페이서 물질층(46m)을 형성하는 것을 포함할 수 있다. 도 4f를 더 참조하여, 내측 스페이서 물질층(45m)은 실리콘 산화물을 포함할 수 있고, 외측 스페이서 물질층(46m)은 실리콘 질화물을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20C)를 제조하는 방법은, 게이트 스페이서(44)를 형성하는 것을 포함할 수 있다. 게이트 스페이서(44)를 형성하는 것은 외측 스페이서 물질층(46m) 및 내측 스페이서 물질층(45m)을 에치-백하는 것을 포함할 수 있다. 이후, 상기 방법은 도 4g 및 4h를 참조하여 설명된 공정들을 수행하고, 도 2c를 더 참조하여 층간 절연층(60)을 형성하는 것을 포함할 수 있다.
도 7a 내지 7c는 본 발명의 일 실시예에 의한 반도체 소자(20D)를 제조하는 방법을 설명하는 종단면도들이다.
도 7a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20D)를 제조하는 방법은, 도 4a 내지 4d를 참조하여 설명된 공정들을 수행한 후, 게이트 트렌치(t)를 형성하는 것을 포함할 수 있다. 게이트 트렌치(t)는 N형 불순물 영역(51)과 이격될 수 있다.
도 7b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20D)를 제조하는 방법은, 게이트 트렌치(t)의 내벽 상에 게이트 절연 물질층을 형성하고, 게이트 절연 물질층 상에 게이트 트렌치(t)를 채우도록 게이트 전극 물질층을 형성하고, 및 게이트 전극 물질층 및 게이트 절연 물질층을 패터닝하여 수직형 게이트 절연층(41b) 및 수직형 게이트 전극(42b)을 포함하는 예비 수직형 게이트 패턴(49pb)을 형성하는 것을 포함할 수 있다. 이후, 수직형 게이트 전극(42b)의 표면을 얇게 산화시켜 표면 산화층(43)을 형성하는 것을 포함할 수 있다.
도 7c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20D)를 제조하는 방법은, 예비 수직형 게이트 패턴(49pb)의 측면 상에 게이트 스페이서(44)를 형성하여 수직형 게이트 패턴(40b)을 형성하는 것을 포함할 수 있다. 게이트 스페이서(44)를 형성하는 것은 도 4f를 참조하여 설명된 공정들을 참조하여 이해될 수 있을 것이다. 이후, 상기 방법은 도 4g 및 4h를 참조하여 설명된 공정들을 더 수행하고, 도 2d를 더 참조하여 층간 절연층(60)을 형성하는 것을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 의한 반도체 소자(20E)를 제조하는 방법을 설명하는 종단면도이다. 도 8을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20E)를 제조하는 방법은, 도 7b를 참조하여 설명된 공정들을 수행한 후, 도 6a 및 6b를 참조하여 설명된 공정들을 수행하여, 에피택셜 성장층(25)의 표면 상으로 연장하는 내측 스페이서(45b)를 갖는 게이트 패턴(40b)을 형성하는 것을 포함할 수 있다. 이후, 상기 방법은 도 2e를 더 참조하여 층간 절연층(60)을 형성하는 것을 포함할 수 있다.
도 9a 및 9b는 본 발명의 일 실시예에 의한 반도체 소자(20G)를 개략적으로 도시한 레이아웃 및 I-I′ 을 따라 취해진 종단면도이다.
도 9a 및 9b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20G)는, 소자 기판(29) 내에 형성된 필드 영역들(30), 포토다이오드(50), 및 디퓨전 영역(55), 및 소자 기판(29) 상에 형성된 수평형 트랜지스터(40a)를 포함할 수 있다. 필드 영역들(30)은 포토다이오드(50)의 적어도 두 방향에 배치될 수 있다. 포토다이오드(50)는 소자 기판(29) 내부의 깊은 위치에 형성된 N형 불순물 영역(51) 및 소자 기판(29)의 표면과 접(abut)하는 P형 불순물 영역(52)을 포함할 수 있다. 필드 영역(30)은 N형 불순물 영역(51)의 하단보다 깊게 연장할 수 있다. 필드 영역(30)과 N형 불순물 영역(51)의 사이에 P형의 측면 불순물 영역(59)이 형성될 수 있다. 소자 기판(29) 상에 수평형 트랜지스터(40a)가 배치될 수 있다. 수평형 트랜지스터(40a)는 수평형 게이트 절연층(41a), 수평형 게이트 전극(42a) 및 게이트 스페이서(44)를 포함할 수 있다. 수평형 트랜지스터(40a)는 포토다이오드(50)와 부분적으로 중첩할 수 있다. 수평형 트랜지스터(40a)를 사이에 두고 포토다이오드(50)와 대향하도록 소자 기판(29) 내에 디퓨전 영역(55)이 배치될 수 있다. 디퓨전 영역(55)은 N형 불순물을 포함할 수 있다. 수평형 트랜지스터(40a)의 채널(Cp)의 길이 방향과 필드 영역(30)의 측면(SW)은 서로 수직할 수 있다.
소자 기판(29)은 도 1a 내지 1f에 도시된 반도체 웨이퍼들(10A-10F) 중 하나일 수 있다. 따라서, 소자 기판(29)의 표면은 {100} 또는 {110} 면을 가질 수 있다. 필드 영역(30)의 측면(SW)은 플랫 존(13)과 평행하거나 노치(14)의 정점(V)이 향하는 방향과 수직할 수 있다. 구체적으로, 필드 영역(30)의 측면(SW)은 {100}, {110}, {310}, 또는 {311} 중 어느 하나일 수 있다. 예를 들어, 소자 기판(29)의 표면이 {100} 또는 {110} 면을 갖고, 필드 영역(30)의 측면(SW)이 {100}, {110}, {310}, 또는 {311} 면을 갖고, 및 수평형 트랜지스터(40a)의 채널(Cp)의 방향이 <100>, <110>, <310>, 또는 <311> 방향일 수 있다. 또는, 소자 기판(29)의 표면이 {100} 또는 {110} 면을 갖고, 필드 영역(30)의 측면(SW)이 {100}, {110}, {310}, 또는 {311} 면을 갖고, 및 수평형 트랜지스터(40a)의 채널(Cp)의 방향이 <100>, <110>, <310>, 또는 <311> 방향일 수 있다.
도 10a 및 10b는 본 발명의 일 실시예에 의한 반도체 소자(20H)를 개략적으로 도시한 레이아웃 및 II-II′ 을 따라 취해진 종단면도이다.
도 10a 및 10b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(20H)는, 필드 영역들(30), 포토다이오드(50) 및 디퓨전 영역(55), 및 수직형 트랜지스터(40b)를 포함할 수 있다. 필드 영역들(30)은 포토다이오드(50)의 적어도 두 면들 내지 네 면들을 감싸도록 배치될 수 있다. 필드 영역들(30)과 포토다이오드(50)의 N형 불순물 영역(51) 사이에 P형의 측면 불순물 영역(59)이 형성될 수 있다.
수직형 트랜지스터(40b)는 게이트 트렌치(t), 게이트 트렌치(t)의 내벽 상에 컨포멀하게 형성된 수직형 게이트 절연층(41b), 게이트 트렌치(t)를 채우는 수직형 게이트 전극(420b) 및 게이트 스페이서(44)를 포함할 수 있다. 수직형 트랜지스터(40b)를 사이에 두고 포토다이오드(50)와 대향하도록 소자 기판(29) 내에 디퓨전 영역(55)이 배치될 수 있다. 수직형 트랜지스터(40b)는 소자 기판(29)에 수직한 수직 채널(Cv)을 포함할 수 있다. 수직 채널(Cv)은 <100> 또는 <110> 방향을 가질 수 있다.
수직형 트랜지스터(40b)의 채널의 폭(width) 방향과 필드 영역들(30)의 측면들(SW)은 서로 소정의 각도를 이룰 수 있다. 도면에는 예시적으로 약 45°를 형성하는 것으로 가정, 도시되었다. 그러나, 수직형 트랜지스터(40b)의 채널(Cv)의 폭 방향과 필드 영역들(30)의 측면들(SW)의 각은 15° 내지 75° 사이에서 다양하게 설정될 수 있다. 예를 들어, 상기 각은 15° 내지 30° 사이에서 다양하게 설정될 수 있다. 도 1a 내지 1f를 더 참조하여, 필드 영역들(30)의 측면들(SW)은 플랫 존(13)과 평행하거나 수직할 수 있다. 또는 필드 영역들(30)의 측면들(SW)은 노치(14)의 정점(V)이 향하는 방향과 평행하거나 수직할 수 있다. 따라서, 필드 영역들(30)의 측면들(SW)은 {100}, {110}, {310}, 또는 {311} 면들 중 어느 하나일 수 있다. 예를 들어, 소자 기판(29)의 표면이 {100} 또는 {110} 면을 갖고, 필드 영역들(30)의 측면들(SW)이 {100}, {110}, {310}, 또는 {311} 면을 갖고, 수직형 트랜지스터(40b)의 수직 채널(Cv)이 <100> 또는 <110> 방향일 수 있다.
도 9a 내지 10b에서 설명된 구성 요소들(elements)은 본 명세서에 첨부된 다른 도면들을 더 참조하여 보다 상세하게 이해될 수 있을 것이다.
도 11a는 본 발명의 기술적 사상의 일 실시예에 의한 카메라 시스템(400)을 개략적으로 도시한 블록도이다. 도 11a를 참조하면, 본 발명의 일 실시예에 의한 카메라 시스템(400)은, 이미지 센싱부(410, image sensing part), 이미지 신호 처리부(420, image signal processing part), 및 이미지 표시부(430, image display part)를 포함한다. 상기 이미지 센싱부(410)는 컨트롤 레지스터 블록(411), 타이밍 제네레이터(412), 램프 제네레이터(413), 버퍼부(414), 액티브 픽셀 센서 어레이(415), 로우 드라이버(416), 상관 이중 샘플러(417), 비교부(418), 및 아날로그-디지털 변환부(419)를 포함할 수 있다. 상기 컨트롤 레지스터 블록(411)은 상기 이미지 센서(400)의 동작을 전체적으로 제어할 수 있다. 특히, 상기 타이밍 제네레이터(412), 상기 램프 제네레이터(413), 및 상기 버퍼부(414)에는 직접적으로 동작 신호를 전송할 수 있다. 상기 타이밍 제네레이터(412)는 상기 이미지 센싱부(410)의 여러 구성 요소들의 동작 타이밍의 기준이 되는 신호를 발생할 수 있다. 상기 타이밍 제네레이터(412)에서 발생된 동작 타이밍 기준 신호는 상기 로우 드라이버(416), 상기 상관 이중 샘플러(417), 상기 비교부(418), 및/또는 상기 아날로그-디지털 변환부(419) 등에 전달될 수 있다. 상기 램프 제네레이터(413)는 상기 상관 이중 샘플러(417) 및/또는 상기 비교기(418) 등에 사용되는 램프 신호를 생성, 전송할 수 있다. 상기 버퍼부(414)는 래치 회로를 포함할 수 있다. 상기 버퍼부(414)는 외부로 송신할 이미지 신호를 임시적으로 저장할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 외부 이미지를 센싱할 수 있다. 상기 액티브 픽셀 센서 어레이(415)는 다수 개의 액티브 픽셀 센서들을 포함하며, 상기 각 액티브 픽셀 센서들은 본 발명의 기술적 사상에 의한 후면 조사형 이미지 센서를 포함할 수 있다. 상기 로우 드라이버(416)는 상기 액티브 픽셀 센서 어레이(415)의 로우를 선택적으로 활성화시킬 수 있다. 상기 상관 이중 샘플러(417)는 상기 액티브 픽셀 센서 어레이(415)로부터 발생된 아날로그 신호를 샘플링하고 출력할 수 있다. 상기 비교부(418)는 상기 상관 이중 샘플러(417)에서 전송된 데이터와 그 아날로그 기준 전압들에 따라 피드백된 램프 시그널의 기울기 등을 비교하여 다양한 참조 신호를 발생할 수 있다. 상기 아날로그-디지털 변환부(419)는 아날로그 이미지 데이터를 디지털 이미지 데이터로 변환할 수 있다. 이미지 센싱부(410)는 본 발명의 실시예들에 의한 반도체 소자들(20A-20H) 중 하나를 포함할 수 있다.
도 11b는 본 발명의 기술적 사상의 일 실시예에 의한 전자시스템(500)을 개략적으로 도시한 블록도이다. 도 11b를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템은(500), 버스(510), 상기 버스(510)를 통해 입출력(I/O, input/output) 하여 통신할 수 있는 이미지 센싱부(520), 중앙 처리 장치(530), 및 입/출력부(540)를 포함할 수 있다. 상기 전자 시스템(500)은 메모리 드라이브(550)을 더 포함할 수 있다. 상기 전자 시스템(500)은 광학 디스크 드라이브(560, ODD: optical disk drive)를 더 포함할 수 있다. 상기 전자 시스템(500)은 외부 통신부(570)를 더 포함할 수 있다. 상기 이미지 센싱부(520)는 본 발명의 기술적 사상에 의한 후면 조사형 이미지 센서를 포함할 수 있다. 상기 중앙 처리 장치(530)는 마이크로 프로세서를 포함할 수 있다. 상기 입/출력부(540)는 동작 버튼(button), 스위치, 키보드, 마우스, 키패드, 터치 패드, 스캐너, 카메라, 광센서 등을 포함하는 다양한 입력 장치들 중 하나를 포함하거나, LCD, LED 및/또는 CRT 모니터, 프린터, 및/또는 각종 시각적 정보를 보이는 표시 장치 중 하나를 포함할 수 있다. 상기 메모리 드라이브(550)는 DRAM(dynamic random access memory), SRAM(static random access memory), PRAM(phase changeable random access memory), RRAM(resistive random access memory), MRAM(magnetic random access memory), NVM(non-volatile memory), FLASH, SSD(solid state disk), HD(hard disk) 및/또는 다양한 메모리 장치 또는 그 드라이브를 포함할 수 있다. 상기 광학적 디스크 드라이브(560)은 예를 들어, CD-ROM 드라이브, DVD 드라이브 등을 포함할 수 있다. 상기 외부 통신부(570)는 모뎀, 랜 카드, 또는 USB(universal serial bus)등을 포함하며, 외장형 메모리, 와이브로 통신장치, 적외선 통신 장치 등을 포함할 수 있다. 이미지 센싱부(520)는 본 발명의 실시예들에 의한 반도체 소자들(20A-20H) 중 하나를 포함할 수 있다.
도 11c는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(20A-20H) 중 적어도 하나를 포함하는 모바일 기기(600)를 개략적으로 도시한 도면이다. 도 11c를 참조하면, 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10A, 10B) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10A-10F: 반도체 웨이퍼
11: 벌크 12a-12c: 표면
13: 플랫 존 14: 노치
15: 에피택셜 성장층 16: SOI 기판
V: 정점
20A-20H: 반도체 소자
21: 벌크 25: 에피택셜 성장층
29: 소자 기판 30: 필드 영역
31: 얕은 필드 영역 32: 얕은 필드 트렌치
33: 외부 라이너 34: 내부 라이너
35: 얕은 필드 절연물 36: 깊은 필드 영역
37: 깊은 필드 트렌치 38: 깊은 필드 라이너
39: 깊은 필드 절연물 40a: 수평형 트랜지스터
40b: 수직형 트랜지스터 41a: 수평형 게이트 절연층
41b: 수직형 게이트 절연층 42a: 수평형 게이트 전극
42b: 수직형 게이트 전극 43: 표면 산화층
44: 게이트 스페이서 45a, 45b: 내측 스페이서
46: 외측 스페이서 49pa: 예비 수평형 게이트 패턴
49pb: 예비 수직형 게이트 패턴 49a: 수평형 게이트 패턴
49b: 수직형 게이트 패턴 50: 포토다이오드
51: n형 불순물 영역 52: p형 불순물 영역
55: 디퓨전 영역 59: 측면 불순물 영역
60: 층간 절연층 AG: 에어 갭
t: 게이트 트렌치 Cp: 수평 채널
Cv: 수직 채널

Claims (10)

  1. 기판 내에 형성된 필드 영역들; 및
    상기 필드 영역들 사이의 N형 불순물 영역들을 포함하고,
    상기 필드 영역들의 측면들 중 적어도 하나는 {100}, {310}, 또는 {311} 면을 갖는 반도체 소자.
  2. 제1항에 있어서,
    상기 기판은 에피택셜 성장층을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 에피택셜 성장층의 표면은 {100} 면을 갖는 반도체 소자.
  4. 제1항에 있어서,
    상기 필드 영역들은,
    얕은 필드 영역 및 깊은 필드 영역을 포함하고,
    상기 깊은 필드 영역의 측면이 {100}, {310}, {311} 면을 갖는 반도체 소자.
  5. 제4항에 있어서,
    상기 얕은 필드 영역과 상기 깊은 필드 영역은 수직으로 정렬하고, 및
    상기 얕은 필드 영역은 상기 깊은 필드 영역보다 수평적으로 넓은 반도체 소자.
  6. 제1항에 있어서,
    상기 필드 영역과 상기 N형 불순물 영역 사이에 개재된 측면 불순물 영역을 더 포함하고, 및
    상기 측면 불순물 영역은 P형 불순물을 포함하는 반도체 소자.
  7. 제1항에 있어서,
    상기 기판 내에 형성된 P형 불순물 영역을 더 포함하고, 및
    상기 P형 불순물 영역은, 상기 N형 불순물 영역과 상기 기판의 표면 사이에 형성되는 반도체 소자.
  8. 제7항에 있어서,
    상기 기판 상에 형성되고, 상기 P형 불순물 영역과 중첩하는 트랜지스터; 및
    상기 기판 내에 형성되고, 상기 트랜지스터의 일 측면에 정렬되는 디퓨전 영역을 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 트랜지스터는 수직 채널을 포함하고, 및
    상기 수직 채널은 <100> 또는 <110> 방향을 갖는 반도체 소자.
  10. 제8항에 있어서,
    상기 트랜지스터의 채널의 폭 방향과 상기 필드 영역의 측면은 15° 내지 75°의 각을 이루는 반도체 소자.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935142B2 (en) 2016-06-24 2018-04-03 SK Hynix Inc. Image sensor including transfer gates in deep trenches
KR20200125873A (ko) * 2019-04-26 2020-11-05 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
US10833116B2 (en) 2018-03-21 2020-11-10 SK Hynix Inc. Image sensor having PD bias patterns

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016143850A (ja) * 2015-02-05 2016-08-08 ソニー株式会社 固体撮像装置および電子機器
JP6789653B2 (ja) * 2016-03-31 2020-11-25 キヤノン株式会社 光電変換装置およびカメラ
DE102018124703A1 (de) * 2017-11-17 2019-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Halbleiterstruktur und Verfahren zur Herstellung derselben

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100619396B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 시모스 이미지 센서 및 그 제조방법
KR101776926B1 (ko) * 2010-09-07 2017-09-08 삼성전자주식회사 반도체 소자 및 그 제조 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9935142B2 (en) 2016-06-24 2018-04-03 SK Hynix Inc. Image sensor including transfer gates in deep trenches
US10833116B2 (en) 2018-03-21 2020-11-10 SK Hynix Inc. Image sensor having PD bias patterns
KR20200125873A (ko) * 2019-04-26 2020-11-05 주식회사 키 파운드리 깊은 트렌치 구조를 갖는 반도체 소자 및 그 제조방법
US11018060B2 (en) 2019-04-26 2021-05-25 Key Foundry Co., Ltd. Semiconductor device having deep trench structure and method of manufacturing thereof
US11367661B2 (en) 2019-04-26 2022-06-21 Key Foundry Co., Ltd. Semiconductor device having deep trench structure and method of manufacturing thereof
US11615989B2 (en) 2019-04-26 2023-03-28 Key Foundry Co., Ltd. Semiconductor device having deep trench structure and method of manufacturing thereof

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