CN102640273B - 形成鳍片场效晶体管的方法 - Google Patents

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Abstract

一种用于制造集成电路的特征的方法包括：在半导体器件的表面上构图第一半导体结构，以及在所述第一半导体结构的相对侧上外延生长半导体材料以形成鳍片。将第一倾斜离子注入施加于所述第一半导体结构的一侧以掺杂所述一侧上的各鳍片。选择性地去除所述第一半导体结构以暴露所述鳍片。使用所述鳍片形成鳍片场效晶体管。

Description

形成鳍片场效晶体管的方法
技术领域
本发明涉及半导体制造，且更具体而言，涉及用于在无临界掩模步骤或结构的情况下形成鳍片FET的多个掺杂区域的结构及方法。
背景技术
鳍片场效晶体管(鳍片FET)作为用于互补金属氧化物半导体(CMOS)技术的连续缩放的未来器件选择中的一员而已被广泛研究。大多数CMOS应用需要相同芯片上的各种类型的器件。举例而言，微处理器芯片通常包括具有各种阈值电压(Vt)(例如，高Vt、正常Vt及低Vt)的n型和p型(nFET和pFET)器件两者。具有不同Vt的鳍片FET在鳍片部分中需要不同掺杂。
用于形成具有不同鳍片掺杂的鳍片FET的现有技术方法复杂且昂贵，因为该等现有技术方法需要用于形成鳍片和掩蔽一些鳍片同时掺杂其它鳍片的多个临界光刻步骤。大体上，这些方法需要掩蔽半导体晶片的一部分，执行掺杂技术或其它工艺，去除掩模，在晶片的另一部分上形成新掩模，后续接着执行不同掺杂技术或其它工艺以及去除该新掩模。必须准确地执行该掩蔽和掺杂工艺以确保器件的适宜操作。此情形导致可观的时间和成本。
发明内容
一种用于制造集成电路的特征的方法包括在半导体器件的表面上构图第一半导体结构，以及在该第一半导体结构的相对侧上外延生长半导体材料以形成鳍片。将第一倾斜离子注入施加于该第一半导体结构的一侧以掺杂该一侧上的各鳍片。选择性地去除该第一半导体结构以暴露该鳍片。使用该鳍片形成鳍片场效晶体管。
一种用于制造集成电路的特征的方法包括：在半导体衬底的表面上构图芯轴(mandrel)；在该芯轴的周边周围形成间隔物；施加第一倾斜离子注入以引入第一掺杂，以便该间隔物和该芯轴形成阻挡掩模以将该第一掺杂导引至该阻挡掩模的一侧上的下伏半导体层中；在与该第一倾斜离子注入相反的方向上施加第二倾斜离子注入以引入第二掺杂，以便该阻挡掩模将该第二掺杂导引至该阻挡掩模的相对侧上的该下伏半导体层中；相对于该间隔物选择性地去除该芯轴；使用该间隔物作为蚀刻掩模来构图该下伏半导体层以形成具有第一掺杂的鳍片和具有第二掺杂的鳍片；将具有该第一掺杂的鳍片和具有该第二掺杂的鳍片退火；以及使用该鳍片形成鳍片场效晶体管。此等及其它特征及优点将通过本发明的说明性实施例的以下详细描述而变得显而易见，此详细描述将结合附图加以阅读。
附图说明
本公开将参考下列附图在下列优选实施例的描述中提供细节，其中：
图1为绝缘体上半导体衬底的透视图，该衬底具有形成于其上的衬垫层；
图2为图1中的器件的透视图，其示出构图的衬垫层和半导体层；
图3为图2中的器件的透视图，其示出通过处理工艺而转化的半导体层；
图4为图3中的器件的透视图，其示出半导体层的侧壁上的外延生长的半导体鳍片；
图5为图4中的器件的透视图，该器件经受对半导体层的侧壁上的鳍片中的一个的第一倾斜离子注入；
图6为图5中的器件的透视图，该器件经受对半导体层的侧壁上的鳍片中的另一个的第二倾斜离子注入；
图7为在已去除衬垫层和半导体层之后的图6中的器件的透视图；
图8为图7中的器件的透视图，其示出栅极电介质与栅极导体的一小部分以维持下伏鳍片的可见性并示出鳍片FET的形成；
图9为绝缘体上半导体衬底的横截面图，该衬底具有形成于其上的衬垫层、芯轴以及间隔物；
图10为图9中的器件的横截面图，该器件经受第一倾斜离子注入；
图11为图10中的器件的横截面图，该器件经受第二倾斜离子注入；
图12为在已去除芯轴且已使用间隔物作为掩模蚀刻半导体层之后的图11中的器件的横截面图；
图13为在用于形成鳍片FET的鳍片退火之后的图12中的器件的横截面图；
图14为示出用于形成具有在相同芯片上的不同场效晶体管的半导体器件的示例性方法的框图；以及
图15为示出用于形成具有在相同芯片上的不同场效晶体管的半导体器件的另一示例性方法的框图。
具体实施方式
根据本发明的原理，提供一种用于在相同芯片上形成具有不同鳍片掺杂的鳍片FET的方法及结构。在说明性实施例中，通过外延生长在牺牲性芯轴(例如，多孔硅或SiGe)的侧壁上形成鳍片。通过第一倾斜离子注入来掺杂牺牲性芯轴的第一侧上的鳍片，且通过第二离子注入来不同地掺杂牺牲性芯轴的第二侧上的鳍片。在另一实施例中，通过第一倾斜离子注入来掺杂牺牲性芯轴的第一侧上的鳍片，且牺牲性芯轴的第二侧上的鳍片保持未掺杂。不同地掺杂第一鳍片和第二鳍片以基于极性、阈值电压或其两者形成两个或更多不同器件。
应理解，将根据给定的说明性架构来描述本发明；然而，可在本发明的范围内变化其它架构、结构、衬底材料及工艺特征及步骤。
该结构和工艺步骤优选为用于集成电路芯片的设计的一部分。芯片设计可以图形计算机编程序语言形成，且储存于计算机储存媒介质(诸如，磁盘、磁带、物理硬盘驱动器或诸如在储存存取网络中的虚拟硬盘驱动器)中。若设计者不制造芯片或不制造用以制造芯片的光刻掩模，则设计者可通过物理装置(例如，通过提供储存设计的储存介质的复本)或以电子方式(例如，经由因特网)将所得设计直接或间接地传输至该等实体。接着将储存的设计转换为适当格式(例如，GDSII)以用于制造光刻掩模，该等光刻掩模通常包括待形成于晶片上的关注的芯片设计的多个复本。该等光刻掩模用以限定待蚀刻或另外处理的晶片的区域(和/或其上的层)。
如本文中所描述的方法可用于制造集成电路芯片。产生的集成电路芯片可由制造商以原始晶片形式(即，作为具有多个未封装芯片的单一晶片)、作为裸管芯、或以封装形式发布。在以封装形式发布的状况下，芯片安装于单芯片封装(诸如，塑料载体，其具有附着至主板或其它较高阶载体的引线)中或多芯片封装(诸如，具有任一或两个表面互连或掩埋互连的陶瓷载体)中。在任一状况下，接着将该芯片与其它芯片、分立电路组件，和/或其它信号处理器件整合，作为(a)中间产品(诸如，主板)或(b)最终产品的一部分。该最终产品可为包括集成电路芯片的任何产品，范围遍及自玩具及其它低端应用至具有显示器、键盘或其它输入器件及中央处理器的高级计算机产品。
现参附图，其中相同标号表示相同或类似元件，且最初参看图1，示出具有形成于其上的盖或衬垫层或介电衬里18的绝缘体上半导体衬底(SOI)10。SOI衬底10可包括具有绝缘层(例如，掩埋氧化物(BOX)层)14的硅基础层12和氧化物上硅层16。应理解，衬底10可包括任何合适材料且不限于SOI。举例而言，衬底10可为SOI或块体衬底，该SOI或块体衬底可包括砷化镓、单晶硅、锗，或可应用本发明的原理的任何其它材料或材料的组合。在一些实施例中，衬底10进一步包含在预先工艺步骤中形成在半导体衬底上或半导体衬底中的其它特征或结构。
介电衬里18可包括使得能够选择性地蚀刻下伏材料(例如，层16)的介电材料。在一个实施例中，层16为单晶硅且衬里18可包括氮化硅(氮化物)或氧化硅(氧化物)。衬里18沉积或热生长于层16上。
参看图2，通过(例如)光刻构图工艺来构图衬里18。一旦构图衬里18，便可使用诸如反应性离子蚀刻的蚀刻工艺来去除层16的一部分。衬里18可充当蚀刻掩模以显现层16。衬里18的构图可包括同时构图诸如层16的下伏层。或者，可构图衬里18且接着将其用作掩模以蚀刻层16的材料。在此实例中，层16包括硅。层16形成芯轴20。
参看图3，将芯轴20转化为晶种材料22以促进芯轴20的侧壁上的外延生长，例如，通过公知工艺(例如，掺杂，后续接着阳极处理)将芯轴20转化为多孔硅。应理解，亦可使用其它方法来形成芯轴20。举例而言，可在任一表面上形成多晶硅芯轴。在一实施例中，芯轴20包含硅锗，且可省略图3中的转化步骤。
参看图4，在芯轴22的侧壁上生长鳍片24和26。在一实施例中，在多孔硅22的侧壁上外延生长硅鳍片24和26。外延硅鳍片24及26可未掺杂，或在外延生长期间原位(in-situ)掺杂，或在外延生长之后掺杂。为了简单起见，用于鳍片24及26的外延硅未掺杂。在一实施例中，材料22包含硅锗且硅鳍片24及26外延生长在硅锗22的侧壁上。
参看图5，执行第一倾斜离子注入28以掺杂材料22(例如，多孔硅)的一侧上的鳍片24。倾斜离子注入28包括通过诸如用于nFET的磷(P)、砷(As)等或用于pFET的硼(B)、铟(In)、锑(Sb)等的掺杂剂来轰击鳍片24。可变化密度、时间及能量以给所得器件提供不同阈值电压。注入的角度可在相对于器件的主表面的垂直法线的约5度至约75度之间。其它离子类型包括但不限于锗(Ge)、氮(N)、氟(F)、碳(C)、硫(S)、硅(Si)等且亦可使用其它注入角度。取决于鳍片厚度及注入物种(species)，注入剂量可以在从1×1012/cm2至5×1015/cm2的范围内，注入能量可以在从0.5KeV至100KeV的范围内。应注意，使用倾斜注入以能够选择轰击鳍片24(或鳍片26)的哪些部分。其它表面可暴露于轰击或经保护而免受轰击以确保掺杂剂密度及类型适用于提供产生的器件的适宜操作。
应理解，鳍片24及26可形成为任何宽度。在特别有用的实施例中，鳍片24及26包括次最小特征尺寸的宽度。可控制外延生长以提供任何尺寸的宽度，但具体而言，提供小于可通过光刻处理实现的最小特征尺寸的尺寸。
参看图6，执行第二倾斜离子注入30以掺杂材料22(例如，多孔硅)的另一侧上的鳍片26。若在鳍片26中不需要额外掺杂剂，则可跳过第二倾斜离子注入。如所提及，可在鳍片24和/或26的形成期间包括掺杂剂。
倾斜离子注入30包括通过诸如用于n型掺杂剂的P、As等或用于p型掺杂剂的B等的掺杂剂来轰击鳍片26。可变化密度、时间及能量以给产生的器件提供不同的阈值电压。注入的角度可在相对于器件的主表面的垂直法线的约5度至约75度之间。其它离子类型包括但不限于锗(Ge)、氮(N)、氟(F)、碳(C)、硫(S)、硅(Si)等且亦可使用其它注入角度。取决于鳍片厚度及注入物种，注入剂量可以在从1×1012/cm2至5×1015/cm2的范围内，注入能量可以在从0.5KeV至100KeV的范围内。应注意，使用倾斜注入以能够选择轰击鳍片26(或鳍片24)的哪些部分。其它表面可暴露于轰击或经保护而免受轰击以确保恰当地采用掺杂剂密度和类型来提供产生的器件的适宜操作。
应理解，在不形成阻挡掩模或层的情况下有利地执行第一和/或第二离子注入工艺。以此方式，即使进行两个或更多的不同掺杂步骤，仍能从记录的工艺消除许多工艺步骤。
参看图7，去除衬垫层18和材料22(例如，多孔硅或硅锗)。此等操作可包括一个或多个蚀刻步骤，对于下伏层(例如，BOX层14)和鳍片24及26而言，该一个或多个蚀刻步骤为选择性的。产生的鳍片24及26可经进一步处理以形成FET。在此实例中，鳍片24及鳍片26被不同地掺杂且可包括具有如表1中所阐述的以下说明性组合。
表1
鳍片24 鳍片26
n型 p型
掺杂 未掺杂
重掺杂(n或p) 轻掺杂(n或p)
p型 N型
未掺杂 掺杂
轻掺杂(n或p) 重掺杂(n或p)
参看图8，通过两个鳍片24及26中的不同掺杂，实现不同电学性质。因为鳍片24及26一起形成于同一层14上且已被掺杂，所以促进鳍片FET的进一步处理。在不同类型的鳍片上执行单一栅极电介质32沉积后续接着单一栅极导体34沉积且连同其它栅极层及侧面间隔物一起同时构图以形成晶体管或其它组件。有利的是，后续处理可如同鳍片相同一样来处理该等鳍片。换言之，因为在无掩模倾斜离子注入期间预先考虑鳍片24和26的材料以及掺杂差别，所以此等结构可同时被进一步处理。鳍片FET40及42可用作CMOS器件或可包括具有不同阈值电压等的单极器件(NFET或PFET)。
根据本发明的原理，可使用其它方法来提供类似结果。举例而言，图9至图13提供一种这样的替代做法。
参看图9，绝缘体上半导体衬底(SOI)10示出为具有形成于其上的衬垫层18(例如，氧化物或氮化物)及芯轴46。SOI衬底10可包括具有掩埋氧化物层(BOX层)14的硅基础层12及氧化物上硅层16。应理解，衬底10可包括任何合适材料且不限于SOI。举例而言，衬底10可包括砷化镓、单晶硅、锗、体材料或任何其它材料或材料的组合。在一些实施例中，衬底10进一步包含在预先工艺步骤中形成于半导体衬底上或半导体衬底中的其它特征或结构。
芯轴46形成于层18上且优选使用光刻工艺来构图，该光刻工艺可包括抗蚀剂层(未图示)和光刻构图。层18可通过沉积工艺形成且优选包括氧化物(诸如，二氧化硅)或氧化物的形式(form)。芯轴46可由非晶硅或多晶硅(多晶硅)材料形成。在芯轴46的侧壁周围添加间隔物48。间隔物48可包括氮化硅材料。可保形地沉积间隔物材料，后续接着进行蚀刻以自层18的表面及芯轴46的顶部去除间隔物材料。亦可使用其它材料及工艺步骤以实现图9中所描绘的结构。
参看图10，第一倾斜离子注入50包括通过诸如用于n型掺杂剂的P、As等或用于p型掺杂剂的B等的掺杂剂来轰击芯轴46及间隔物48。该等掺杂剂具有足以进入并保持于层16内的能量，层16包括诸如硅的半导体材料。可变化掺杂剂的密度、时间及能量以给产生的器件提供不同阈值电压。注入的角度可在相对于器件的主表面的垂直法线的约5度至约75度之间。其它离子类型包括但不限于锗(Ge)、氮(N)、氟(F)、碳(C)、硫(S)、硅(Si)等且亦可使用其它注入角度。取决于鳍片厚度及注入物种，注入剂量可以自1×1012/cm2至5×1015/cm2为范围，注入能量可以在从0.5KeV至100KeV的范围内。应注意，采用倾斜注入以能够选择在间隔物/芯轴结构(48，46)之间轰击层16的哪些部分。其它表面可暴露于轰击或经保护而免受轰击以确保恰当地使用掺杂剂密度及类型来提供产生的器件的适宜操作。在此说明中，使用n型掺杂剂来形成掺杂区域60。应理解，可以替代地使用p型掺杂剂。
参看图11，第二倾斜离子注入52包括以与区域60相反的极性的掺杂剂或以不同掺杂剂密度来轰击芯轴46及间隔物48以形成不同阈值电压器件。该离子可包括(例如)用于n型掺杂剂的P、As等或用于p型掺杂剂的B等。在此说明中，若第一注入包括n型掺杂剂，则第二注入包括p型掺杂剂(或反之亦然)。掺杂剂具有足以进入并保持于层16内的能量，层16包括诸如硅的半导体材料。可变化掺杂剂的密度、时间及能量以(例如)为产生的器件提供不同阈值电压。注入的角度可在相对于器件的主表面的垂直法线的约5度至约75度之间。其它离子类型包括但不限于锗(Ge)、氮(N)、氟(F)、碳(C)、硫(S)、硅(Si)等且亦可使用其它注入角度。取决于层18的厚度、层16中的希望的深度及注入物种，注入剂量可以在从1×1012/cm2至5×1015/cm2的范围内，且注入能量可以在0.5KeV至100KeV的范围内。应注意，采用倾斜注入以能够选择使用层16的哪些部分来在间隔物48与芯轴结构46之间形成区域62。
参看图12，通过蚀刻工艺来去除芯轴46，后续接着构图并蚀刻衬垫层18和(在此实例中)硅层16。可使用间隔物48作为阻挡掩模来执行该构图及蚀刻以向下蚀刻至层14。间隔物48优选包括次最小特征尺寸(例如，小于可通过光刻得到的宽度的宽度)。在蚀刻层18及16之后，形成鳍片64及66。鳍片64及66分别包括掺杂区域60及62的剩余部分。归因于倾斜注入，鳍片64及66的掺杂区域可能不具有均匀浓度的掺杂剂。在图13中，可应用退火工艺扩散鳍片64及66内的掺杂剂以提供掺杂剂的更均匀分布且增大鳍片64及66中的有源区域的尺寸。处理可如以前所述继续以完成鳍片FET和芯片或晶片的剩余部分的制造。
参看图14，一种用于集成电路的特征的制造的方法包括在块102中在半导体衬底的表面上构图第一半导体结构。该第一半导体结构优选包括半导体材料(硅)。在块103中，处理第一结构以允许在第一半导体结构的侧壁上的外延生长。该处理包括在块105中通过掺杂和阳极处理而形成多孔硅。第一结构可包括适合于外延生长的材料(例如，SiGe)，因而可避免处理。
在块106中，在第一半导体结构的相对侧上外延生长半导体材料以形成鳍片。这可包括在第一半导体结构的多孔硅(或SiGe)上外延生长硅。可在半导体材料的外延生长期间引入掺杂剂。在块107中，可控制半导体材料的外延生长以提供小于可通过光刻方法实现的最小特征尺寸的宽度。
在块108中，将第一倾斜离子注入施加于第一半导体结构的一侧以掺杂该一侧上的各鳍片。另一侧保持被遮蔽且因此不被掺杂。在块110中，可选地将第二倾斜离子注入施加于第一半导体结构的相对侧以掺杂该相对侧上的各鳍片。该第一倾斜离子注入可包括通过第一极性掺杂剂掺杂该一侧，且该第二倾斜离子注入包括通过第二极性掺杂剂掺杂该相对侧。另外，该第一倾斜离子注入可包括以第一掺杂剂密度掺杂该一侧，且该第二倾斜离子注入可包括以第二掺杂剂密度掺杂相对侧。亦可将密度及掺杂剂类型的组合用于每一注入工艺。
在块112中，选择性地去除第一半导体结构以暴露鳍片。在块114中，使用该等鳍片形成鳍片场效晶体管。
参看图15，说明性地示出用于集成电路的特征的制造的另一方法。在块202中，在半导体衬底的表面上构图芯轴。在块204中，在该芯轴的周边周围形成间隔物。该间隔物优选包括小于可通过光刻方法实现的最小特征尺寸的特征尺寸。
在块206中，施加第一倾斜离子注入以引入第一掺杂，以使得间隔物和芯轴形成阻挡掩模以将第一掺杂导引至阻挡掩模的一侧上的下伏半导体层中。在块208中，在与该第一倾斜离子注入相反的方向上施加第二倾斜离子注入以引入第二掺杂，以使得阻挡掩模将第二掺杂导引至该阻挡掩模的相对侧上的下伏半导体层中。该第一掺杂可包括第一极性掺杂剂，且该第二掺杂可包括第二极性掺杂剂和/或第一掺杂可包括第一掺杂剂密度，且第二掺杂可包括第二掺杂剂密度。
在块210中，相对于间隔物选择性地去除芯轴。在块212中，使用间隔物作为蚀刻掩模来构图下伏半导体层以形成具有该第一掺杂的鳍片以及具有该第二掺杂的鳍片。在块214中，将具有该第一掺杂的鳍片和具有该第二掺杂的鳍片退火以扩散并分布鳍片中的掺杂剂。在块216中，使用鳍片形成鳍片场效晶体管。鳍片优选包括小于可通过光刻方法实现的最小特征尺寸的特征尺寸。
已描述用于在相同芯片上形成具有多个掺杂区域的鳍片FET的方法及结构的优选实施例(其意欲为说明性的而非限制性的)，应注意，公知此项技术者可根据以上教导进行修改及变化。因此应理解，可对所揭示的特定实施例进行若干改变，该等改变在由所附权利要求概述的本发明的范围内。

Claims (16)

1.一种用于制造集成电路的特征的方法，其包括：
在半导体衬底的表面上构图第一半导体结构；
在所述第一半导体结构的相对侧上外延生长半导体材料以形成鳍片；
将第一倾斜离子注入施加于所述第一半导体结构的一侧以掺杂所述一侧上的各鳍片；
选择性地去除所述第一半导体结构以暴露所述鳍片；以及
使用所述鳍片形成鳍片场效晶体管。
2.根据权利要求1的方法，其进一步包括：处理所述第一半导体结构以允许在所述第一半导体结构的侧壁上外延生长。
3.根据权利要求2的方法，其中所述第一半导体结构包括硅，且处理所述第一半导体结构包括通过掺杂和阳极处理而形成多孔硅。
4.根据权利要求3的方法，其中外延生长半导体材料包括在所述第一半导体结构的所述多孔硅上外延生长硅。
5.根据权利要求1的方法，其进一步包括：将第二倾斜离子注入施加于所述第一半导体结构的相对侧以掺杂所述相对侧上的各鳍片。
6.根据权利要求5的方法，其中施加所述第一倾斜离子注入包括通过第一极性掺杂剂掺杂所述一侧，且施加所述第二倾斜离子注入包括通过第二极性掺杂剂掺杂所述相对侧。
7.根据权利要求5的方法，其中施加所述第一倾斜离子注入包括以第一掺杂剂密度掺杂所述一侧，以及施加所述第二倾斜离子注入包括以第二掺杂剂密度掺杂所述相对侧。
8.根据权利要求1的方法，其中外延生长半导体材料包括在所述半导体材料的外延生长期间引入掺杂剂。
9.根据权利要求1的方法，其中外延生长半导体材料包括外延生长所述半导体材料以便所述半导体材料的宽度包括小于可通过光刻方法实现的最小特征尺寸的尺寸。
10.根据权利要求1的方法，其中所述第一半导体结构包括允许直接外延生长的材料。
11.根据权利要求1的方法，其中所述第一半导体结构包括硅锗。
12.一种用于制造集成电路的特征的方法，其包括：
在半导体衬底的表面上构图芯轴；
在所述芯轴的侧壁周围形成间隔物；
施加第一倾斜离子注入以引入第一掺杂，以便所述间隔物和所述芯轴形成阻挡掩模以将所述第一掺杂导引至所述阻挡掩模的一侧上的下伏半导体层中；
在与所述第一倾斜离子注入相反的方向上施加第二倾斜离子注入以引入第二掺杂，以便所述阻挡掩模将所述第二掺杂导引至所述阻挡掩模的相对侧上的所述下伏半导体层中；
相对于所述间隔物选择性地去除所述芯轴；
使用所述间隔物作为蚀刻掩模来构图所述下伏半导体层以形成具有所述第一掺杂的鳍片和具有第二掺杂的鳍片；
将具有所述第一掺杂的所述鳍片和具有第二掺杂的鳍片退火；以及
使用所述鳍片形成鳍片场效晶体管。
13.根据权利要求12的方法，其中所述第一掺杂包括第一极性掺杂剂，以及所述第二掺杂包括第二极性掺杂剂。
14.根据权利要求12的方法，其中所述第一掺杂包括第一掺杂剂密度，以及所述第二掺杂包括第二掺杂剂密度。
15.根据权利要求12的方法，其中形成间隔物包括形成具有小于可通过光刻方法实现的最小特征尺寸的特征尺寸的间隔物。
16.根据权利要求12的方法，其中所述鳍片具有小于可通过光刻方法实现的最小特征尺寸的特征尺寸。
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Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8310013B2 (en) 2010-02-11 2012-11-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating a FinFET device
US9385050B2 (en) * 2011-01-06 2016-07-05 Globalfoundries Inc. Structure and method to fabricate resistor on finFET processes
JP5713837B2 (ja) * 2011-08-10 2015-05-07 株式会社東芝 半導体装置の製造方法
CN103681326A (zh) * 2012-09-05 2014-03-26 中芯国际集成电路制造(上海)有限公司 具有不同阈值电压的鳍式场效应管基体的形成方法
US9184233B2 (en) * 2013-02-27 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for defect passivation to reduce junction leakage for finFET device
US20140273365A1 (en) * 2013-03-13 2014-09-18 Globalfoundries Inc. Methods of forming contacts to source/drain regions of finfet devices by forming a region that includes a schottky barrier lowering material
US9117842B2 (en) 2013-03-13 2015-08-25 Globalfoundries Inc. Methods of forming contacts to source/drain regions of FinFET devices
US8841178B1 (en) * 2013-03-13 2014-09-23 International Business Machines Corporation Strained silicon nFET and silicon germanium pFET on same wafer
CN104835738B (zh) * 2014-02-08 2018-08-21 中芯国际集成电路制造(北京)有限公司 一种形成FinFET器件的鳍片的方法
US9391077B2 (en) 2014-02-10 2016-07-12 International Business Machines Corporation SiGe and Si FinFET structures and methods for making the same
US9379185B2 (en) 2014-04-24 2016-06-28 International Business Machines Corporation Method of forming channel region dopant control in fin field effect transistor
US9209279B1 (en) 2014-09-12 2015-12-08 Applied Materials, Inc. Self aligned replacement fin formation
US9564312B2 (en) 2014-11-24 2017-02-07 Lam Research Corporation Selective inhibition in atomic layer deposition of silicon-containing films
US9620407B2 (en) 2014-12-08 2017-04-11 Applied Materials, Inc. 3D material modification for advanced processing
CN105826372B (zh) * 2015-01-06 2018-12-21 中芯国际集成电路制造(上海)有限公司 FinFET器件及其形成方法
KR102392695B1 (ko) 2015-05-26 2022-05-02 삼성전자주식회사 반도체 소자 및 이의 제조 방법
US10833175B2 (en) * 2015-06-04 2020-11-10 International Business Machines Corporation Formation of dislocation-free SiGe finFET using porous silicon
US9646832B2 (en) 2015-07-29 2017-05-09 International Business Machines Corporation Porous fin as compliant medium to form dislocation-free heteroepitaxial films
US9601693B1 (en) 2015-09-24 2017-03-21 Lam Research Corporation Method for encapsulating a chalcogenide material
CN108431928B (zh) * 2015-12-31 2023-07-25 上海凯世通半导体股份有限公司 FinFET的掺杂方法
CN107492496B (zh) * 2016-06-12 2019-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其制造方法
US10629435B2 (en) * 2016-07-29 2020-04-21 Lam Research Corporation Doped ALD films for semiconductor patterning applications
US10074543B2 (en) 2016-08-31 2018-09-11 Lam Research Corporation High dry etch rate materials for semiconductor patterning applications
US10832908B2 (en) 2016-11-11 2020-11-10 Lam Research Corporation Self-aligned multi-patterning process flow with ALD gapfill spacer mask
US10454029B2 (en) 2016-11-11 2019-10-22 Lam Research Corporation Method for reducing the wet etch rate of a sin film without damaging the underlying substrate
US10134579B2 (en) 2016-11-14 2018-11-20 Lam Research Corporation Method for high modulus ALD SiO2 spacer
US10103147B1 (en) 2017-05-01 2018-10-16 International Business Machines Corporation Vertical transport transistors with equal gate stack thicknesses
CN108987274B (zh) * 2017-06-05 2021-07-30 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10269559B2 (en) 2017-09-13 2019-04-23 Lam Research Corporation Dielectric gapfill of high aspect ratio features utilizing a sacrificial etch cap layer
WO2019169335A1 (en) 2018-03-02 2019-09-06 Lam Research Corporation Selective deposition using hydrolysis
CN110752153B (zh) * 2018-07-23 2023-04-18 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
CN113361222B (zh) * 2021-05-11 2023-08-29 常州奥施特信息科技有限公司 一种集成电路制造工艺虚拟仿真方法和装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
CN1967792A (zh) * 2005-10-27 2007-05-23 国际商业机器公司 制造带有掩埋沟道的鳍式场效应晶体管的结构和方法
US7298007B1 (en) * 2003-12-08 2007-11-20 Advanced Micro Devices, Inc. SRAM formation using shadow implantation

Family Cites Families (54)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5354695A (en) * 1992-04-08 1994-10-11 Leedy Glenn J Membrane dielectric isolation IC fabrication
KR100274555B1 (ko) * 1991-06-26 2000-12-15 윌리엄 비. 켐플러 절연 게이트 전계 효과 트랜지스터 구조물 및 이의 제조 방법
US6030871A (en) * 1998-05-05 2000-02-29 Saifun Semiconductors Ltd. Process for producing two bit ROM cell utilizing angled implant
US6350656B1 (en) * 2000-01-31 2002-02-26 United Microelectronics Corp. SEG combined with tilt side implant process
US6399450B1 (en) * 2000-07-05 2002-06-04 Advanced Micro Devices, Inc. Low thermal budget process for manufacturing MOS transistors having elevated source and drain regions
US6521502B1 (en) * 2000-08-07 2003-02-18 Advanced Micro Devices, Inc. Solid phase epitaxy activation process for source/drain junction extensions and halo regions
US6472282B1 (en) * 2000-08-15 2002-10-29 Advanced Micro Devices, Inc. Self-amorphized regions for transistors
US7163864B1 (en) * 2000-10-18 2007-01-16 International Business Machines Corporation Method of fabricating semiconductor side wall fin
US7101772B2 (en) * 2000-12-30 2006-09-05 Texas Instruments Incorporated Means for forming SOI
US6524920B1 (en) * 2001-02-09 2003-02-25 Advanced Micro Devices, Inc. Low temperature process for a transistor with elevated source and drain
US6403434B1 (en) * 2001-02-09 2002-06-11 Advanced Micro Devices, Inc. Process for manufacturing MOS transistors having elevated source and drain regions and a high-k gate dielectric
US6756277B1 (en) * 2001-02-09 2004-06-29 Advanced Micro Devices, Inc. Replacement gate process for transistors having elevated source and drain regions
US7205604B2 (en) * 2001-03-13 2007-04-17 International Business Machines Corporation Ultra scalable high speed heterojunction vertical n-channel MISFETs and methods thereof
US6458662B1 (en) * 2001-04-04 2002-10-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having an asymmetrical dual-gate silicon-germanium (SiGe) channel MOSFET and a device thereby formed
DE10131237B8 (de) 2001-06-28 2006-08-10 Infineon Technologies Ag Feldeffekttransistor und Verfahren zu seiner Herstellung
US6800905B2 (en) * 2001-12-14 2004-10-05 International Business Machines Corporation Implanted asymmetric doped polysilicon gate FinFET
US20030151077A1 (en) * 2002-02-13 2003-08-14 Leo Mathew Method of forming a vertical double gate semiconductor device and structure thereof
US7074623B2 (en) * 2002-06-07 2006-07-11 Amberwave Systems Corporation Methods of forming strained-semiconductor-on-insulator finFET device structures
US6960510B2 (en) * 2002-07-01 2005-11-01 International Business Machines Corporation Method of making sub-lithographic features
US7176483B2 (en) * 2002-08-12 2007-02-13 Acorn Technologies, Inc. Method for depinning the Fermi level of a semiconductor at an electrical junction and devices incorporating such junctions
US6853020B1 (en) * 2002-11-08 2005-02-08 Advanced Micro Devices, Inc. Double-gate semiconductor device
US6885055B2 (en) * 2003-02-04 2005-04-26 Lee Jong-Ho Double-gate FinFET device and fabricating method thereof
US6800885B1 (en) * 2003-03-12 2004-10-05 Advance Micro Devices, Inc. Asymmetrical double gate or all-around gate MOSFET devices and methods for making same
US6716690B1 (en) * 2003-03-12 2004-04-06 Advanced Micro Devices, Inc. Uniformly doped source/drain junction in a double-gate MOSFET
US6762448B1 (en) * 2003-04-03 2004-07-13 Advanced Micro Devices, Inc. FinFET device with multiple fin structures
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US6909147B2 (en) * 2003-05-05 2005-06-21 International Business Machines Corporation Multi-height FinFETS
US6903967B2 (en) * 2003-05-22 2005-06-07 Freescale Semiconductor, Inc. Memory with charge storage locations and adjacent gate structures
TWI242232B (en) * 2003-06-09 2005-10-21 Canon Kk Semiconductor substrate, semiconductor device, and method of manufacturing the same
US7087506B2 (en) * 2003-06-26 2006-08-08 International Business Machines Corporation Method of forming freestanding semiconductor layer
KR100517559B1 (ko) * 2003-06-27 2005-09-28 삼성전자주식회사 핀 전계효과 트랜지스터 및 그의 핀 형성방법
US6943405B2 (en) * 2003-07-01 2005-09-13 International Business Machines Corporation Integrated circuit having pairs of parallel complementary FinFETs
US7015547B2 (en) * 2003-07-03 2006-03-21 American Semiconductor, Inc. Multi-configurable independently multi-gated MOSFET
US7019342B2 (en) * 2003-07-03 2006-03-28 American Semiconductor, Inc. Double-gated transistor circuit
US6919647B2 (en) * 2003-07-03 2005-07-19 American Semiconductor, Inc. SRAM cell
US7078299B2 (en) * 2003-09-03 2006-07-18 Advanced Micro Devices, Inc. Formation of finFET using a sidewall epitaxial layer
JP2005086024A (ja) * 2003-09-09 2005-03-31 Toshiba Corp 半導体装置及びその製造方法
KR100585111B1 (ko) * 2003-11-24 2006-06-01 삼성전자주식회사 게르마늄 채널 영역을 가지는 비평면 트랜지스터 및 그제조 방법
US7064022B1 (en) * 2003-12-08 2006-06-20 Advanced Micro Devices, Inc. Method of forming merged FET inverter/logic gate
US7247912B2 (en) * 2004-01-05 2007-07-24 International Business Machines Corporation Structures and methods for making strained MOSFETs
US7262084B2 (en) * 2004-04-15 2007-08-28 International Business Machines Corporation Methods for manufacturing a finFET using a conventional wafer and apparatus manufactured therefrom
US7112455B2 (en) * 2004-06-10 2006-09-26 Freescale Semiconductor, Inc Semiconductor optical devices and method for forming
US7193279B2 (en) * 2005-01-18 2007-03-20 Intel Corporation Non-planar MOS structure with a strained channel region
JP4504214B2 (ja) * 2005-02-04 2010-07-14 株式会社東芝 Ｍｏｓ型半導体装置及びその製造方法
US20060231919A1 (en) * 2005-04-15 2006-10-19 Blacka Robert J Passive microwave device and method for producing the same
EP1987541A1 (en) * 2006-02-13 2008-11-05 Nxp B.V. Double-gate semiconductor devices having gates with different work functions and methods of manufacture thereof
US7629220B2 (en) * 2006-06-30 2009-12-08 Freescale Semiconductor, Inc. Method for forming a semiconductor device and structure thereof
KR101146588B1 (ko) * 2006-08-11 2012-05-16 삼성전자주식회사 Ｆｉｎ 구조체 및 이를 이용한 핀 트랜지스터의 제조방법
US7932551B2 (en) * 2006-12-28 2011-04-26 Samsung Electronics Co., Ltd. Nonvolatile memory device and method of fabricating the same comprising a dual fin structure
US7772048B2 (en) * 2007-02-23 2010-08-10 Freescale Semiconductor, Inc. Forming semiconductor fins using a sacrificial fin
US7719057B2 (en) * 2007-07-30 2010-05-18 Intel Corporation Multiple oxide thickness for a semiconductor device
JP4518180B2 (ja) * 2008-04-16 2010-08-04 ソニー株式会社 半導体装置、および、その製造方法
US7994612B2 (en) * 2008-04-21 2011-08-09 International Business Machines Corporation FinFETs single-sided implant formation
US7902000B2 (en) * 2008-06-04 2011-03-08 International Business Machines Corporation MugFET with stub source and drain regions

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6492212B1 (en) * 2001-10-05 2002-12-10 International Business Machines Corporation Variable threshold voltage double gated transistors and method of fabrication
US7298007B1 (en) * 2003-12-08 2007-11-20 Advanced Micro Devices, Inc. SRAM formation using shadow implantation
CN1967792A (zh) * 2005-10-27 2007-05-23 国际商业机器公司 制造带有掩埋沟道的鳍式场效应晶体管的结构和方法

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