DE102016209571B4 - Verspannungsgedächtnistechniken für NMOS- Transistorvorrichtungen - Google Patents

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Abstract

Verfahren, umfassend:Herstellen einer NMOS-Transistorvorrichtung mit einem Substrat und einer Gatestruktur, die über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt, und ein Source- und Draingebiet mit einer Source- und Draingebiettiefe umfasst, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist, wobei das Herstellen umfasst:ein Durchführen eines Stickstoffionenimplantationsprozesses durch Implantieren von Stickstoffionen in das Substrat, um dadurch im Substrate ein Verspannungsgebiet zu bilden, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt ist, wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist, wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe;ein Bilden einer Kappenmaterialschicht über der NMOS-Transistorvorrichtung; undein Durchführen eines verspannungsbildenden Ausheizprozesses bei angeordneter Kappenmaterialschicht, um dadurch Stapelfehler im Verspannungsgebiet zu bilden.

Description

  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft im Allgemeinen Halbleitervorrichtungen und verschiedene Verspannungsgedächtnistechniken, die in der Herstellung von Halbleitervorrichtungen eingesetzt werden können.
  • Hintergrund der Erfindung
  • Die Herstellung von fortgeschrittenen integrierten Schaltungen, wie z.B. CPUs, Speichervorrichtungen, ASICs (anwendungsspezifische integrierte Schaltungen) und dergleichen, macht es erforderlich, eine große Anzahl von Schaltungselemente gemäß einem spezifizierten Schaltungslayout in einer gegebenen Chipfläche zu bilden, wobei Feldeffekttransistoren (NMOS- und PMOS-Transistoren) einen wichtigen Typ von Schaltungselement darstellen, der in der Herstellung von entsprechenden integrierten Schaltungsvorrichtungen verwendet wird. Ein Feldeffekttransistor umfasst typischerweise in einem halbleitenden Substrat gebildete und durch ein Kanalgebiet getrennte dotierte Source- und Draingebiete, unabhängig davon, ob ein NMOS-Transistor oder ein PMOS-Transistor betrachtet wird. Über dem Kanalgebiet ist eine Gateisolationsschicht positioniert und über der Gateisolationsschicht ist eine leitfähige Gateelektrode positioniert. Durch Anlegen einer geeigneten Spannung an die Gateelektrode wird das Kanalgebiet leitend und es kann ein Strom vom Sourcegebiet zum Draingebiet fließen.
  • Geräteentwickler stehen unter konstantem Druck die Betriebsgeschwindigkeit und das elektrische Leistungsvermögen von Transistoren und integrierten Schaltungsprodukten zu verbessern, die solche Transistoren verwenden. Da die Gatelänge (der Abstand zwischen den Source- und Draingebieten) in Transistorvorrichtungen der gegenwärtigen Generation ungefähr 20-50 nm betragen kann und wenn man von einer zukünftigen Skalierung ausgeht, werden von Geräteentwicklern eine Vielzahl von Techniken eingesetzt, um das Leistungsvermögen einer Vorrichtung zu verbessern, wie z.B. die Verwendung von high-k-Dielektrika, die Verwendung einer Metallgateelektrodenstruktur, der Einbau von austrittsarbeitseinstellenden Metallen in die Gateelektrodenstruktur usw. Eine andere Technik, die von Vorrichtungsentwicklern zur Verbesserung des Leistungsvermögens einer Vorrichtung eingesetzt wurde, besteht darin, eine gewünschte Verspannung im Kanalgebiet einer Vorrichtung zu induzieren, insbesondere eine Zugspannung im Kanalgebiet einer NMOS-Vorrichtung (zur Verbesserung der Beweglichkeit von ladungstragenden Elektronen) und eine Druckspannung im Kanalgebiet einer PMOS-Vorrichtung (zur Verbesserung der Beweglichkeit von ladungstragenden Löchern) zu induzieren. Es sind verschiedene Verspannungsgedächtnistechniken bekannt.
  • Ein typischer bekannter Prozessfluss, der zur Bildung von NMOS-Transistoren mit einer gewünschten Zugspannung in einer CMOS-Anwendung durchgeführt wird, ist wie folgt. Nach Bildung der Gatestrukturen werden Erweiterungs- und Halo-Implantationen vom N-Typ für die Vorrichtungen vom N-Typ gebildet, wobei die Vorrichtungen vom P-Typ maskiert sind, gefolgt von Erweiterungs- und Halo-Implantationen in den Vorrichtungen vom P-Typ bei maskierten Vorrichtungen vom N-Typ, wird ein Abstandshalter an den Vorrichtungen vom P-Typ gebildet, wird eine Ausnehmung in die Source/Draingebiete der Vorrichtungen vom P-Typ geätzt und wird ein Epi-Halbleitermaterial in den Ausnehmungen der Vorrichtungen vom P-Typ gebildet. Als Nächstes wird ein sogenanntes SMT (Spannungsgedächtnistechnik) -Bearbeitungsmodul an den Vorrichtungen vom N-Typ durchgeführt. An den Vorrichtungen vom N-Typ wird ein Abstandshalter gebildet und unter Verwendung eines Materials, wie z.B. Germanium, wird ein Amorphisierungsimplantationsprozess zur Amorphisierung des Source/Draingebiets durchgeführt (z.B. unter Verwendung von Germanium bei einer Dosis von ungefähr 55 keV, 3 e14 Ionen/cm2). Daraufhin umfasst das SMT-Modul ein Bilden einer Schicht aus Siliziumdioxid (z.B. ungefähr 4 nm dick) auf dem Substrat, ein Bilden einer Kappenmaterialschicht (z.B. eine dicke Schicht aus Siliziumnitrid (z.B. ungefähr 40 nm dick) mit der gewünschten intrinsischen Verspannung und ein Erwärmen der Vorrichtung für ungefähr 10 Minuten bei 750 °C in einer Stickstoffumgebung. Daraufhin werden die Schicht aus Siliziumnitrid und die Schicht aus Siliziumdioxid unter Durchführung von wenigstens einem Ätzprozess entfernt. An den Vorrichtungen vom N-Typ werden dann gehobene Source/Draingebiete durch Abscheiden eines Epi-Halbleitermaterials in den Source/Draingebieten der Vorrichtung gebildet. Daraufhin werden Source/Drainimplantationsgebiete unter Durchführung eines Ionenimplantationsprozesses gebildet. Später wird ein Ausheizprozess durchgeführt, um Schäden an der Gitterstruktur des Substrats aufgrund des Amorphisierungsimplantationsprozesses und der anderen Ionenimplantationsprozesse zu reparieren, die an dem Substrat bis dahin im Prozessfluss durchgeführt wurden.
  • Bekannte Spannungsgedächtnistechniken weisen einen Nachteil auf, dass keine Stapelfehler gebildet werden, wenn die LOD (Diffusionslänge - die Dimension zwischen der Kante der Gatestruktur und der Kante des aktiven Gebiets) klein ist. Demzufolge bilden sich die Stapelfehler häufig nicht, wenn sie an der freien Oberfläche des aktiven Gebiets anzuordnen sind, insbesondere der Grenzfläche zwischen dem aktiven Gebiet und dem Isolationsmaterial. 1A zeigt ein TEM-Bild eines integrierten Schaltungsprodukts 10, das eine Mehrzahl von NMOS-Transistoren umfasst, die über einem aktiven Gebiet 11 gebildet werden, welches in einem Halbleitersubstrat durch ein anschauliches Isolationsgebiet 16 festgelegt wird. Gemäß der Darstellung umfasst der Transistor eine Gateelektronenstruktur 12 und gehobene Source/Draingebiete 13. Im Idealfall werden Stapelfehler 14 (manchmal in der Industrie als Kantenversatz bezeichnet) unter Durchführung von Spannungsgedächtnistechniken im aktiven Gebiet 11 unter den gehobenen Source/Draingebieten 13 der Bereiche gebildet. Im Idealfall weisen die Stapelfehler 14 für gegenwärtige Generationsvorrichtungen mit sehr kleinen Gatelängen und sehr engem Gateabstand (Pitch) eine Konfiguration in invertierter „V“-Form auf, wie in dem gestrichelten Gebiet 15 für ein [100]-Substrat dargestellt ist. Die Stapelfehler 14 können eine Konfiguration aufweisen, die von dem dargestellten invertierten „V“ für Vorrichtungen abweicht, die auf Substraten anders als ein [100]-Substrat gebildet sind, insbesondere kann der Winkel der nach unten weisenden „Schenkel“ des Stapelfehlers 14 mit invertierter „V“-Form verscheiden sein, wenn das Substrat eine unterschiedliche Kristallorientierung aufweist. In einigen Anwendungen kann vorkommen, dass sich die Versetzungen nicht kreuzen, insbesondere kann es vorkommen, dass sich die Stapelfehler nicht überschneiden, um den „Scheitel“ der Stapelfehler mit invertierter „V“-Gestalt zu bilden. Demzufolge ist die obige Bezugnahme auf die Stapelfehler 14 mit einer Konfiguration mit invertierter „V“-Form lediglich eine vereinfachende Bezugnahme. Bezüglich der neben der Kante des Isolationsgebiets 16 gebildeten Transistoren (d.h. bei kleinem LOD) bilden sich jedoch nicht entsprechende Stapelfehler 14 in den Source/Draingebieten der Vorrichtung, wie sich durch die Abwesenheit solcher Stapelfehler 14 in Gebieten 17 mit gestrichelten Linien widerspiegelt. Das Fehlen der Stapelfehler 14 zeigt an, dass die spezielle Transistorvorrichtung keinen speziellen Vorteil aus der Durchführung der Prozessoperationen zieht, die mit dem SMT-Modul einhergehen, insbesondere weisen die Source/Draingebiete solcher NMOS-Vorrichtungen nicht die gewünschten Stapelfehler 14 auf. Demzufolge ist das Leistungsvermögen der Transistoren, an denen die Stapelfehler 14 fehlen oder wenigstens nicht vollständig gebildet sind, nicht so gut wie das einer Transistorvorrichtung, in der die Stapelfehler 14 vorhanden sind, wie in dem in 1A gezeigten gestrichelten Gebiet 15 dargestellt ist. Dies kann auch zu einer Änderung des Vorrichtungsleistungsvermögens entlang des Wafers führen. Es wurden einige Versuche unternommen, in denen mit Wasserstoff angereichertes Siliziumnitrid als verspannungsinduzierende Materialschichten und/oder eine Fluorimplantation zur SMT-Amorphisierung durchgeführt wurden, um die Bildung der gewünschten Stapelfehler 14 zu verbessern. Ein in typischen bekannten SMT-Prozessen verbreitetes anderes Problem besteht in einer großen Junction-Leakage.
  • Dokument US 2010 / 0 120 215 A1 zeigt einen Transistor, der auf einem Halbleitersubstrat hergestellt wird. Dabei wird eine dehnungsinduzierende Schicht über dem Transistor gebildet, um eine Spannung daran anzulegen, um Transistorbetriebscharakteristika zu verändern und insbesondere die Beweglichkeit von Ladungsträgern innerhalb des Transistors zu verbessern. Eine Streckgrenze des Siliziumsubstrats wird durch Einbringen von Stickstoff in das Substrat und insbesondere in Source/Drain-Erweiterungsbereiche und/oder Source/Drain-Bereiche des Transistors angepasst. Der Stickstoff wird während der Herstellung des Transistors als Teil der Bildung der Source/Drain-Erweiterungszone und/oder der Bildung der Source/Drain-Zone hinzugefügt und eingebaut.
  • Dokument DE 197 18 167 C1 zeigt einen MOS-Transistor, in dem eine dotierte Polysiliziumstruktur jeweils an der Oberfläche der Source-/Draingebiete epitaktisch gewachsen und angeordnet ist. Diese Polysiliziumstrukturen dienen als Diffusionsquellen zur Herstellung der Source-/Draingebiete, die im fertigen MOS-Transistor entsprechend einem Leitfähigkeitstyp der dotierten Polysiliziumstrukturen dotiert sind.
  • Es ist eine Aufgabe der vorliegenden Erfindung, gegenüber bekannten Vorrichtungen zu bedeutenden Reduzierungen der Junction-Leakage zu kommen und die Betriebsströme entlang des Wafers zu ändern.
  • Zusammenfassung der Erfindung
  • Das Folgende stellt eine vereinfachte Zusammenfassung der Erfindung dar, um ein grundsätzliches Verständnis einiger Aspekte der Erfindung bereitzustellen. Ihr einziger Zweck ist die Darstellung einiger Konzepte in vereinfachter Form vor der detaillierteren Beschreibung unten.
  • Im Allgemeinen ist die vorliegende Erfindung auf verschiedene Spannungsgedächtnistechniken gerichtet, die bei der Herstellung von Transistorvorrichtungen eingesetzt werden können. In einer Ausführungsform ist die vorliegende Erfindung demzufolge auf ein Verfahren gerichtet, welches umfasst:
    • ein Herstellen einer NMOS-Transistorvorrichtung, die ein Substrat und eine Gatestruktur umfasst, die über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt, und ein Source- und Draingebiet mit einer Source- und Draingebiettiefe umfasst, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist, wobei die Herstellung umfasst:
      • ein Durchführen eines Stickstoffionenimplantationsprozesses durch Implantieren von Stickstoffionen in das Substrat, um dadurch im Substrat ein Verspannungsgebiet zu bilden, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt wird, wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist, wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe;
      • ein Bilden einer Kappenmaterialschicht über der NMOS-Transistorvorrichtung; und
      • ein Durchführen eines verspannungsbildenden Ausheizprozesses bei angeordneter Kappenmaterialschicht, um dadurch Stapelfehler im Verspannungsgebiet zu bilden.
  • In einer anderen Ausführungsform ist die vorliegende Erfindung auf ein Verfahren gerichtet, umfassend:
    • ein Herstellen einer NMOS-Transistorvorrichtung, die ein Substrat und eine Gatestruktur umfasst, die über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet, und ein Source- und Draingebiet mit einer Source- und Draingebiettiefe umfasst, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist, das wenigstens teilweise unter der Gatestruktur liegt, wobei das Herstellen umfasst:
      • ein Durchführen eines Amorphisierungsionenimplantationsprozesses durch Implantieren eines Amorphisierungsionenmaterials in das Substrat, um dadurch ein Verspannungsgebiet im Substrat zu bilden, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt wird, wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist, die größer ist als die Source- und Draingebiettiefe;
      • ein Durchführen eines Stickstoffionenimplantationsprozesses durch Implantieren von Stickstoffionen in das Verspannungsgebiet;
      • ein Bilden einer Kappenmaterialschicht über der NMOS-Transistorvorrichtung; und
      • ein Durchführen eines verspannungsbildenden Ausheizprozesses bei angeordneter Kappenmaterialschicht, um dadurch Stapelfehler in dem Verspannungsgebiet zu bilden.
  • In wieder einer anderen Ausführungsform ist die vorliegende Erfindung auf eine NMOS-Transistorvorrichtung gerichtet, umfassend:
    • ein Substrat;
    • eine Gatestruktur, die über dem Substrat angeordnet ist;
    • ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt;
    • wobei das Substrat ein Verspannungsgebiet umfasst, das Stickstoff umfasst, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt wird, wobei das Verspannungsgebiet wenigstens einen Stapelfehler umfasst; und wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist; und
    • ein Source- und Draingebiet, das ein Source- und Draindotiermaterial umfasst;
    • wobei das Source- und Draingebiet in dem Verspannungsgebiet angeordnet ist, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt wird; wobei das Source- und Draingebiet eine Source- und Draingebiettiefe aufweist; und wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe.
  • Zusammenfassend ist die vorliegende Erfindung auf verschiedene Spannungsgedächtnistechniken gerichtet, die wenigstens eines der eingangs dargestellten Probleme reduzieren oder eliminieren. Gegenüber 1A stellt 1B ein TEM-Bild einer verbesserten Vorrichtung dar, die gemäß den hierin offenbarten Prozessen gebildet wurde, wobei das in 1B dargestellte integrierte Schaltungsprodukt 10 vollständig ausgebildete Stapelfehler 14 zeigt.
  • Figurenliste
  • Die Erfindung kann mit Bezug auf die vorliegende Beschreibung zusammen mit den beiliegenden Figuren verstanden werden, in denen ähnliche Bezugszeichen ähnliche Elemente bezeichnen und in welchen:
    • 1A ein TEM-Bild einer bekannten Vorrichtung darstellt, wobei Stapelfehler in den Source/Draingebieten von einigen der darin gezeigten Transistorvorrichtungen gebildet werden;
    • 1B ein TEM-Bild einer verbesserten Vorrichtung darstellt, die gemäß einem hierin offenbarten Prozess vorbereitet wurde;
    • 2A-2B in idealisierten Querschnitten verschiedene Aspekte einer Bildung von Erweiterungsimplantationsgebieten darstellen;
    • 3A-3D und 4A-4E in idealisierten Querschnitten verschiedene anschauliche Ausführungsformen von Spannungsgedächtnistechniken darstellen, die hierin offenbart sind und bei der Herstellung von Transistorvorrichtungen eingesetzt werden können;
    • 5, 6A-6B und 7A-7C in idealisierten Querschnitten verschiedene anschauliche Ausführungsformen von Verfahren zur Bildung von Source- und Draingebieten darstellen.
  • Detaillierte Beschreibung der Erfindung
  • In der Beschreibung werden bestimmte Ausdrücke verwendet, um auf spezielle Komponenten Bezug zu nehmen. Es können jedoch verschiedene Größen eine Komponente mit verschiedenen Namen bezeichnen. Dieses Dokument soll nicht zwischen Komponenten unterscheiden, die sich in ihrem Namen, jedoch nicht in der Funktion unterscheiden. Die Ausdrücke „umfassend“ und „einschließlich“ werden hierin in einer offenen Weise verwendet und bedeuten daher „einschließlich, jedoch nicht darauf beschränkt“.
  • Die Einzahlformen „ein“, „eine“ und „der, die, das“ umfassen verschiedene Bezugnahmen, sofern der Kontext nicht etwas anderes klar vorschreibt.
  • Zur Modifizierung einer beliebigen quantitativen Darstellung, die sich ändern kann, ohne zu einer Änderung der grundsätzlichen Funktion zu führen, mit der sie zusammenhängt, kann eine ungefähre Sprache, wie sie hierin in der Beschreibung und den Ansprüchen verwendet wird, angewendet werden. Dementsprechend soll ein Wert, der durch einen Ausdruck oder Ausdrücke, wie z.B. „ungefähr“ modifiziert ist, nicht auf den speziellen Wert beschränk sein. In einigen Fällen kann die ungefähre Sprache der Präzision eines Instruments zur Messung des Werts entsprechen.
  • Der vorliegende Gegenstand wird nun mit Bezug auf die beiliegenden Figuren beschrieben. Verschiedene Strukturen, Systeme und Vorrichtungen sind in den Figuren lediglich zu Erläuterungszwecken schematisch dargestellt. Die beiliegenden Figuren sind vorgesehen, um anschauliche Beispiele der vorliegenden Erfindung zu beschreiben und zu erläutern. Die hierin verwendeten Wörter und Sätze sollen dahingehend verstanden und interpretiert werden, dass sie eine Bedeutung aufweisen, die mit dem Verständnis dieser Wörter und Sätze durch den Fachmann konsistent ist. Es ist keine spezielle Definition eines Ausdrucks oder Satzes, insbesondere eine Definition, die sich von der gewöhnlichen und gebräuchlichen Bedeutung gemäß dem Verständnis des Fachmanns unterscheidet, als durch eine konsistente Verwendung des Ausdrucks oder Satzes hierin impliziert beabsichtigt. In dem Maß, in dem ein Ausdruck oder Satz eine spezielle Bedeutung aufweisen soll, wird eine entsprechende spezielle Definition ausdrücklich in der Beschreibung in einer definierenden Weise gegeben, die direkt und unmissverständlich die spezielle Definition für diesen Ausdruck oder Satz bereitstellt.
  • Die vorliegende Erfindung ist auf verschiedene Spannungsgedächtnistechniken gerichtet, die bei der Herstellung von Transistorvorrichtungen eingesetzt werden können. Das vorliegende Verfahren ist, wie schon ersichtlich ist, auf eine Vielzahl von Vorrichtungen anwendbar, einschließlich, jedoch nicht beschränkend, auf Logikvorrichtungen, Speichervorrichtungen usw., und die hierin offenbarten Verfahren können zur Bildung von Halbleitervorrichtungen vom N-Typ oder P-Typ verwendet werden. Zusätzlich sind verschiedene dotierte Gebiete, beispielsweise Source/Draingebiete, Halo-Implantationsgebiete, Wannengebiete und dergleichen, in den beiliegenden Figuren nicht dargestellt. Natürlich sind die hierin offenbarten Erfindungen nicht als auf die anschaulichen Beispiele beschränkt anzusehen, die hierin dargestellt und beschrieben sind. Die verschiedenen Komponenten und Strukturen der hierin offenbarten Vorrichtungen können unter Verwendung einer Vielzahl von unterschiedlichen Materialien gebildet und unter einer Durchführung einer Vielzahl von bekannten Techniken, wie z.B. eines chemischen Gasphasenabscheidungs (CVD) -Prozesses, eines Atomlagenabscheidungs (ALD) -Prozesses, eines thermischen Aufwachsprozesses, Aufschleudertechniken usw. gebildet werden. Die Dicken dieser verschiedenen Materialschichten können auch abhängig von der speziellen Anwendung variieren. Mit Bezug auf die beiliegenden Figuren werden nun verschiedene anschauliche Ausführungsformen der Verfahren und Vorrichtungen, die hierin offenbart sind, ausführlicher beschrieben.
  • 2A-7C stellen verschiedene anschauliche Ausführungsformen von SpannungsgedächtnisTechniken dar, die hierin offenbart sind und bei der Herstellung von Transistorvorrichtungen eingesetzt werden können. 2A zeigt eine vereinfachte Ansicht eines anschaulichen NMOS-Transistors 200 in einer frühen Herstellungsstufe. Der Transistor 200 ist in und über einem aktiven Gebiet eines Halbleitersubstrats 201 gebildet, das durch eine anschauliche Grabenisolationsstruktur 202 festgelegt wird, die im Substrat 201 gebildet ist. Das Substrat 201 kann eine Vielzahl von Konfigurationen aufweisen, wie z.B. die dargestellte Siliziumvollsubstratkonfiguration. Das Substrat 201 kann auch eine Silizium-auf-Isolator (SOI) -Konfiguration aufweisen, die eine Siliziumvollsubstratschicht, eine vergrabene isolierende Schicht und eine aktive Schicht umfasst, wobei Halbleitervorrichtungen in und über der aktiven Schicht gebildet werden. Demzufolge sollen die Ausdrücke Substrat oder Halbleitersubstrat als alle Halbleiterstrukturen abdeckend verstanden werden. Das Substrat 201 kann auch aus Materialien gebildet sein, die sich von Silizium unterscheiden.
  • An dem in 2A dargestellten Herstellungspunkt umfasst der Transistor 200 eine schematisch dargestellte Gatestruktur 203, die typischerweise eine anschauliche Gateisolationsschicht 205 und eine anschauliche Gateelektrode 204 umfasst. Die Gateisolationsschicht 205 kann eine Vielzahl unterschiedlicher Materialien umfassen, wie z.B. Siliziumdioxid, ein sogenanntes high-k (k größer als 10) Isolationsmaterial usw. Die Gateelektrode 204 kann in ähnlicher Weise auch aus einem Material gebildet sein, wie z.B. Polysilizium oder amorphen Silizium, oder es kann wenigstens eine Metallschicht umfassen, die als Gateelektrode 204 fungiert. Die Gatestruktur 203 des Transistors 200, der in den Figuren dargestellt ist, insbesondere die Gateisolationsschicht 205 und die Gateelektrode 204, sollen von anschaulicher Natur sein. Das heißt, die Gatestruktur 203 kann eine Vielzahl unterschiedlicher Materialien umfassen und kann eine Vielzahl von Konfigurationen aufweisen. Die Gatestruktur 203 kann unter Verwendung von sogenannten „Gate-first“- oder „Austausch-Gate“-Prozesstechniken gefertigt sein. Zur Erläuterung ist der anschauliche Transistor 200 als eine Polysilizium-Gateelektrode 204 aufweisend dargestellt, jedoch sollte die vorliegende Erfindung nicht als auf eine solche Ausführungsform beschränkt angesehen werden.
  • Mit weiterer Bezugnahme auf 2A sind auch eine Gatekappenschicht 206, beispielsweise Siliziumnitrid, und sogenannte Erweiterungsimplantationsgebiete 208 dargestellt. Die Erweiterungsimplantationsgebiete 208 werden in dem Substrat 201 unter Durchführung eines Ionenimplantationsprozesses durch eine Fotolackmaske (nicht dargestellt) gebildet, insbesondere durch Implantieren eines Dotierstoffs vom N-Typ für den NMOS-Transistor 200. Obwohl es in den Figuren nicht dargestellt ist, wurden an dem in 2A dargestellten Herstellungspunkt sogenannte Halo-Implantationsgebiete (nicht dargestellt) in dem Substrat 201 typischerweise unter Durchführung eines geneigten Ionenimplantationsprozesses (mit einem Dotierstoff vom P-Typ für einen NMOS-Transistor) gebildet. Die verschiedenen Strukturen und Gebiete des Transistors 200, die in 2A dargestellt sind, können unter Durchführung bekannter Prozesse gebildet werden. Die Gatestruktur 203 kann z.B. durch ein Abscheiden verschiedener Materialschichten und einem anschließenden Durchführen von wenigstens einem Ätzprozess zur Festlegung des grundsätzlichen Schichtstapels der Gatestruktur 203, sowie der Gatekappenschicht 206 gebildet werden.
  • Mit Bezug auf die 2A und 2B können die offenbarten Verfahren demzufolge ein Durchführen eines Erweiterungsionenimplantationsprozesses 207 durch Implantieren eines Erweiterungsdotierstoffmaterials in das Substrat 201, um dadurch ein dotiertes Erweiterungsimplantationsgebiet 208 im Substrat 201 zu bilden, wobei das dotierte Erweiterungsimplantationsgebiet 208 durch das Kanalgebiet 230 getrennt wird; und ein Durchführen eines Erweiterungsdotierstoffaktivierungsausheizprozesses zur Aktivierung des Erweiterungsdotierstoffmaterials umfassen. Das Erweiterungsdotierstoffmaterial kann aus einer Gruppe ausgewählt sein, die Germanium, Kohlenstoff, Arsen, Phosphor und eine beliebige Mischung davon umfasst. Als Nächstes können Seitenwandabstandshalter 209 an der Gatestruktur 203 gebildet werden. Die Seitenwandabstandshalter 209 können durch Abscheiden einer Schicht aus einem Abstandshaltermaterial, beispielsweise Siliziumnitrid, und einem nachfolgenden Durchführen eines anisotropen Ätzprozesses an der Schicht aus einem Abstandshaltermaterial gebildet werden, um die Abstandshalter 209 zu ergeben, die in 2B dargestellt sind. Die Basisdicke oder -breite des Abstandshalters 209 kann abhängig von der speziellen Anwendung variieren.
  • Mit Bezug auf die 3A-3D ist die vorliegende Erfindung in einer Ausführungsform auf ein Verfahren gerichtet, umfassend:
    • ein Herstellen einer NMOS-Transistorvorrichtung 200, die ein Substrat 201 und eine Gatestruktur 203 umfasst, welche über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet 230 umfasst, das wenigstens teilweise unter der Gatestruktur 203 liegt, wobei die Herstellung umfasst:
      • ein Durchführen eines Stickstoffionenimplantationsprozesses 210 durch Implantieren von Stickstoffionen in das Substrat 201, um ein Verspannungsgebiet 211 in dem Substrat 201 zu bilden, wobei das Verspannungsgebiet 211 durch das Kanalgebiet 230 getrennt ist, wobei das Verspannungsgebiet 211 eine Verspannungsgebiettiefe 240 (gemessen von der Oberfläche des Substrats 201) aufweist, wie in 3A dargestellt ist;
      • ein Bilden einer Kappenmaterialschicht 213 über der NMOS-Transistorvorrichtung 200, wie in 3B dargestellt ist; und
      • ein Durchführen eines verspannungsbildenden Ausheizprozesses 214 bei angeordneter Kappenmaterialschicht 213, um dadurch Stapelfehler 215 im Verspannungsgebiet 211 zu bilden, wie in 3C dargestellt ist.
  • Die sich ergebende NMOS-Transistorvorrichtung ist in 3D dargestellt. Die Implantationsenergie und Implantationsdosis des Stickstoffionenimplantationsprozesses kann abhängig von der Anwendung und des ausgewählten Prozessflusses variieren. Der Stickstoffionenimplantationsprozess 210 kann z.B. unter Verwendung einer Implantationsenergie, die in den Bereich von ungefähr 10 keV bis ungefähr 30 keV fällt, und einer Dosis der Stickstoffionen durchgeführt werden, die in den Bereich von ungefähr 1e14 Ionen/cm2 bis ungefähr 1e16 Ionen/cm2 fallen kann. Der Stickstoffionenimplantationsprozess 210 bildet das Verspannungsgebiet 211 und amorphisiert das Verspannungsgebiet 211. Demzufolge wäre die Tiefe des Stickstoffionenimplantationsprozesses 210 gleich der Verspannungsgebiettiefe 240. Die Verspannungsgebiettiefe 240 kann abhängig von der speziellen Anwendung variieren. Die Verspannungsgebiettiefe 240 kann z.B. von ungefähr 30 nm bis ungefähr 50 nm betragen, wie ab der Oberfläche des Substrats 201 gemessen wird.
  • Der Stand der Technik beschreibt eine Verwendung von Stickstoffionen, unter anderen Arten von Ionen, als Dotierstoffe für Source- und Draingebiete, wie z.B. in dem US-Patent Nr. 8,835,270 offenbart ist. Wir offenbaren jedoch zum ersten Mal eine Verwendung eines Stickstoffionenimplantationsprozesses zur Verbesserung der Spannungsgedächtnistechnik. Die in unseren Verfahren implantierten Stickstoffionen rufen kein Source- und Draingebiet hervor und werden im Vergleich zur Tiefe des Source- und Draingebiets in eine größere Tiefe implantiert. Demzufolge werden in unseren Verfahren Stickstoffionen mit dem Endziel implantiert, Stapelfehler im Verspannungsgebiet hervorzurufen. Vorteilhafterweise führen unsere Verfahren zu verbesserten Eigenschaften der sich ergebenden Transistorvorrichtung, wie z.B. einer konsistenteren Bildung von Stapelfehlern und einer bedeutenden Reduzierung in der Junction-Leakage und einer Variation des Betriebsstroms über dem Wafer im Vergleich zu bekannten Vorrichtungen.
  • Vor der Durchführung des Stickstoffionenimplantationsprozesses 210 kann das Verfahren ferner ein Durchführen eines Erweiterungsionenimplantationsprozesses 207 umfassen, wie oben mit Bezug auf die 2A und 2B beschrieben ist.
  • In einer anderen Ausführungsform bezogen auf die 4A-4E umfasst das offenbarte Verfahren:
    • ein Herstellen einer NMOS-Transistorvorrichtung 200, die ein Substrat 201 und eine Gatestruktur 203 umfasst, die über dem Substrat 201 angeordnet ist, wobei das Substrat 201 ein Kanalgebiet 230 umfasst, das wenigstens teilweise unter der Gatestruktur 203 liegt, wobei die Herstellung umfasst:
      • ein Durchführen eines Amorphisierungsionenimplantationsprozesses 216 durch Implantieren eines Amorphisierungsionenmaterials in das Substrat 201, um dadurch ein Verspannungsgebiet 211 im Substrat 201 zu bilden, wobei das Verspannungsgebiet 211 von dem Kanalgebiet 230 getrennt ist, wobei das Verspannungsgebiet 211 eine Verspannungsgebiettiefe 240 aufweist, wie in 4A dargestellt ist;
      • ein Durchführen eines Stickstoffionenimplantationsprozesses 210 durch Implantieren von Stickstoffionen in das Verspannungsgebiet 211, wie in 4B dargestellt ist;
      • ein Bilden einer Kappenmaterialschicht 213 über der NMOS-Transistorvorrichtung 200, wie in 4C dargestellt ist; und
      • ein Durchführen eines verspannungsbildenden Ausheizprozesses 214 bei angeordneter Kappenmaterialschicht 213, um dadurch Stapelfehler 215 im Verspannungsgebiet 211 zu bilden, wie in 4D dargestellt ist.
  • Die sich ergebende NMOS-Transistorvorrichtung ist in 4E dargestellt. Das Amorphisierungsionenmaterial kann aus einer Gruppe ausgewählt sein, die Germanium, Silizium und beliebige Mischungen davon umfasst. Die Implantationsenergie und Implantationsdosis des Amorphisierungsionenimplantationsprozesses 216 kann abhängig von der Anwendung und dem ausgewählten Prozessfluss variieren. Der Amorphisierungsionenimplantationsprozess 216 kann unter Verwendung einer Implantationsenergie, die in den Bereich von ungefähr 10 keV bis ungefähr 100 keV fällt, und einer Implantationsdosis durchgeführt werden, die in den Bereich von ungefähr 1e14 Ionen/cm2 bis ungefähr 1e16 Ionen/cm2 fallen kann. In dieser Ausführungsform bildet der Amorphisierungsionenimplantationsprozess 216 das Verspannungsgebiet 211 und amorphisiert es. Demzufolge wäre die Tiefe des Amorphisierungsionenimplantationsprozesses 216 gleich der Verspannungsgebiettiefe 240. Gemäß der obigen Erläuterung kann die Verspannungsgebiettiefe 240 abhängig von der speziellen Anwendung variieren. Die Verspannungsgebiettiefe 240 kann z.B. von ungefähr 30 nm bis ungefähr 50 nm betragen, wie ab der Oberfläche des Substrats 201 gemessen wird.
  • Gemäß der obigen Erläuterung können die Implantationsenergie und die Implantationsdosis des Stickstoffionenimplantationsprozesses 210 abhängig von der Anwendung und dem ausgewählten Prozessfluss variieren. Der Stickstoffionenimplantationsprozess 210 kann unter Verwendung einer Implantationsenergie, die in den Bereich von ungefähr 10 keV bis ungefähr 30 keV fällt, und einer Dosis des Stickstoffions durchgeführt werden, die in den Bereich von ungefähr 1e14 Ionen/cm2 bis ungefähr 1e16 Ionen/cm2 fallen kann. Die Tiefe des Stickstoffionenimplantationsprozesses 210 kann gleich der Tiefe des Amorphisierungsionenimplantationsprozesses 216 sein.
  • Vor Durchführung des Amorphisierungsionenimplantationsprozesses 216 kann das Verfahren ferner ein Durchführen eines Erweiterungsionenimplantationsprozesses 207 umfassen, wie oben mit Bezug auf die 2A und 2B beschrieben ist.
  • In einer anderen Ausführungsform wird der Amorphisierungsionenimplantationsprozess nach dem Stickstoffionenimplantationsprozess durchgeführt. Zusätzlich werden gleichzeitig der Amorphisierungsionenimplantationsprozess und der Stickstoffionenimplantationsprozess durchgeführt.
  • Das Verspannungsgebiet wird durch den Amorphisierungsionenimplantationsprozess, den Stickstoffionenimplantationsprozess oder den Amorphisierungsionenimplantationsprozess und den Stickstoffionenimplantationsprozess gebildet, wenn diese beiden Prozesse gleichzeitig durchgeführt werden. Folglich wird das Verspannungsgebiet durch den Amorphisierungsionenimplantationsprozess gebildet, wenn der Amorphisierungsionenimplantationsprozess vor dem Stickstoffionenimplantationsprozess durchgeführt wird. Das Verspannungsgebiet wird durch den Stickstoffionenimplantationsprozess gebildet, wenn der Stickstoffionenimplantationsprozess vor dem Amorphisierungsionenimplantationsprozess durchgeführt wird. Das Verspannungsgebiet wird durch den Amorphisierungsionenimplantationsprozess und den Stickstoffionenimplantationsprozess gebildet, wenn der Amorphisierungsionenimplantationsprozess und der Stickstoffionenimplantationsprozess gleichzeitig durchgeführt werden.
  • In einer beliebigen der beschriebenen Ausführungsformen kann die Gatestruktur 203 eine High-k-Gateisolationsschicht und eine Gateelektrode umfassen, wobei die Gateelektrode wenigstens eine Schicht aus Metall umfasst. In einer anderen Ausführungsform kann die Gatestruktur eine Siliziumdioxid-Gateisolationsschicht und eine Gateelektrode umfassen, wobei die Gateelektrode eine Schicht aus Polysilizium umfasst.
  • Wenn in einer beliebigen der beschriebenen Ausführungsformen eine Kappenmaterialschicht 213 über der NMOS-Transistorvorrichtung 200 gebildet wird, kann eine dünne (ungefähr 2 bis 4 nm) Liner-Schicht 212 auf der Vorrichtung 200 unter Durchführung eines CVD- oder eines ALD-Prozesses abgeschieden werden. Die Liner-Schicht 212 kann sich aus Siliziumdioxid zusammensetzen. Demzufolge kann die Kappenmaterialschicht 213 über dem Transistor 200 gebildet werden. Die Kappenmaterialschicht 213 kann ein Material umfassen, wie z.B. Siliziumnitrid, und kann eine Dicke von ungefähr 20 bis 80 nm aufweisen. Die Kappenmaterialschicht 213 kann mit oder ohne einer beliebigen intrinsischen Verspannung gebildet werden.
  • Demgemäß kann die Kappenmaterialschicht 213 einer beliebigen der beschriebenen Ausführungsformen Siliziumnitrid umfassen. In einer anderen Ausführungsform kann die Kappenmaterialschicht 213 eine Schicht aus Siliziumnitrid umfassen, die über einer Schicht aus Siliziumoxid abgeschieden ist.
  • In einer beliebigen der beschriebenen Ausführungsformen kann der verspannungsbildende Ausheizprozess 214 in einer trägen Atmosphäre (z.B. N2) bei einer Temperatur durchgeführt werden, die in den Bereich von ungefähr 600° C bis ungefähr 800° C fällt. Die Dauer eines solchen verspannungsbildenden Ausheizprozesses 214 kann ungefähr 10 Minuten betragen. In einer anderen Ausführungsform kann der verspannungsbildende Ausheizprozess 214 einen schnellen thermischen Spitzenausheizprozess darstellen, der in einer trägen Atmosphäre bei einer Temperatur durchgeführt wird, die in den Bereich von ungefähr 950° C bis ungefähr 1050° C fällt.
  • Gemäß der Darstellung in den 3C und 4D führt der verspannungsbildende Ausheizprozess 214 zu einer Bildung von schematisch dargestellten Stapelfehlern 215. Wie in 1B dargestellt ist, können vollständig gebildete Stapelfehler 14 in dem TEM-Bild einer verbesserten Vorrichtung erkannt werden, die gemäß den hierin offenbarten Prozessen vorbereitet wurde. Entsprechende vollständig gebildete Stapelfehler 14 wurden bei der Verwendung herkömmlicher Herstellungsprozesse, die auf eine ähnlich dimensionierte Vorrichtung angewendet werden, nicht erzeugt, wie in 1A ersichtlich ist.
  • 1B zeigt ein TEM einer Vorrichtung, die unter Verwendung der hierin offenbarten Verfahren hergestellt wurde, wobei der Stickstoffionenimplantationsprozess 210 nach dem Amorphisierungsionenimplantationsprozess 216 durchgeführt wurde. Entgegen den bekannten Verarbeitungstechniken zeigte die Vorrichtung darstellungsgemäß gut gebildete Stapelfehler 14. Ohne die Grenzen der hierin offenbarten Erfindungen abzusehen, wird davon ausgegangen, dass die Einbringung des Stickstoffions in das Substrat die Bildungsenergie für solche Stapelfehler 14 erniedrigt. Demzufolge bilden sich die Stapelfehler 14 bei Vorrichtungen mit kleinen LOD-Dimensionen, sogar wenn sie neben der freien Oberfläche des aktiven Gebiets angeordnet sind, d.h. die Grenzfläche zwischen dem aktiven Gebiet und dem Isolationsmaterial. Für Vorrichtungen mit längeren LODs, die entfernt von der Kante des aktiven Gebiets angeordnet sind, bilden sich immer noch Stapelfehler 14. Folglich zeigt die Vorrichtung in 1B unter Verwendung der hierin beschriebenen Verfahren ein besseres relatives elektrisches Leistungsvermögen gegenüber der bekannten Vorrichtung, die in 1A dargestellt ist. Insbesondere ergeben die offenbarten Spannungsgedächtnistechniken eine bis zu 6-fache Reduzierung in der Junction-Leakage gegenüber bekannten Vorrichtungen. Die offenbarten Spannungsgedächtnistechniken führen auch gegenüber bekannten Vorrichtungen zu einer bedeutenden Verringerung in der Variation des Betriebsstroms über den Wafer.
  • 3D und 4E stellen die Vorrichtung 200 dar, nachdem die Kappenmaterialschicht 213 und die Liner-Schicht 212 von der Vorrichtung 200 unter Durchführung von wenigstens einem Ätzprozess sequentiell entfernt wurden.
  • Eine beliebige der beschriebenen Ausführungsformen kann ferner die Schritte eines Entfernens der Kappenmaterialschicht 213; und ein Bilden eines Source- und Draingebiets umfassen, wie z.B. das Source- und Draingebiet 218 aus 5, wobei das Source- und Draingebiet durch das Kanalgebiet 230 getrennt ist, wobei das Source- und Draingebiet eine Source- und Draingebiettiefe 250 aufweist, und wobei die Verspannungsgebiettiefe 240 größer ist als die Source- und Draingebiettiefe 250. Der Schritt des Bildens des Source- und Draingebiets kann mittels eines beliebigen bekannten Prozesses durchgeführt werden. Die Source- und Draingebiettiefe 250 kann abhängig von der Anwendung variieren. Die Source- und Draingebiettiefe 250 kann ungefähr 20 bis 30 nm betragen, wie ab der Oberfläche des Substrats gemessen wird.
  • Mit Bezug auf 5 kann das Source- und Draingebiet unter Durchführung eines Source- und Drainionenimplantationsprozesses 217 durch Implantieren eines Source- und Draindotierstoffmaterials in das Verspannungsgebiet 211, um dadurch das Source- und Draingebiet 218 zu bilden; und mittels Durchführen eines Source- und DrainaktivierungsAusheizprozesses gebildet werden, um das Source- und Draindotierstoffmaterial zu aktivieren. Das Source- und Draindotierstoffmaterial kann aus einer Gruppe ausgewählt sein, die Germanium, Kohlenstoff, Arsen, Phosphor und eine beliebige Mischung davon umfasst.
  • Der Source- und Drainaktivierungsausheizprozess wird durchgeführt, um einen beliebigen Schaden an der kristallinen Struktur des Substrats 201 zu reparieren und die implantierten Dotierstoffmaterialien zu aktivieren. Dieser Source- und Drainaktivierungsausheizprozess repariert die Source- und Draingebiete, die durch den Source- und Drainionenimplantationsprozess amorphisiert wurden, insbesondere werden sie in die ursprüngliche kristalline Struktur des Substrats zurückgeführt.
  • Mit Bezug auf 6A und 6B können das Source- und Draingebiet durch einen epitaktischen Abscheidungsprozess gebildet werden, beispielsweise durch ein epitaktisches Aufwachsen eines zusätzlichen Halbleitermaterials 219 auf dem Verspannungsgebiet 211, wie in 6A dargestellt ist. Das zusätzliche Halbleitermaterial 219 bildet einen oberen Abschnitt des finalen gehobenen Source- und Draingebiets 220. Das zusätzliche Halbleitermaterial 219 kann eine Vielzahl von unterschiedlichen Materialien umfassen, wie z.B. Silizium, Siliziumkohlenstoff, Siliziumphosphor, Siliziumkohlenstoffphosphor und andere geeignete Materialien. Dieses Verfahren würde dann ein Durchführen eines Source- und Drainionenimplantationsprozesses 260 durch Implantieren eines Source- und Draindotierstoffmaterials in das zusätzliche Halbleitermaterial 219 und in das Verspannungsgebiet 211 umfassen, um dadurch ein gehobenes Source- und Draingebiet 220 zu bilden, wie in 6B dargestellt ist; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses zur Aktivierung des Source- und Draindotierstoffmaterials umfassen. Das Source- und Draindotierstoffmaterial kann aus einer Gruppe ausgewählt sein, die Germanium, Kohlenstoff, Arsen, Phosphor und eine Mischung davon umfasst.
  • Alternativ kann das Source- und Draingebiet mit Bezug auf die 7A bis 7C durch Bilden einer Source- und Drainausnehmung 221 in dem Substrat 201, wobei die Source- und Drainausnehmung 221 durch das Kanalgebiet 230 getrennt ist, wie in 7A dargestellt ist; ein epitaktisches Aufwachsen des Source- und Draingebiets 222 innerhalb der Source- und Drainausnehmung 221, wie in 7B dargestellt ist; ein Durchführen eines Source- und Draingebietionenimplantationsprozesses 223 durch Implantieren eines Source- und Draingebietdotierstoffmaterials in das Source- und Draingebiet 222, wie in 7C dargestellt ist; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses gebildet werden, um das Source- und Draindotierstoffmaterial zu aktivieren. In diesem Prozess kann das Source- und Draindotierstoffmaterial aus einer Gruppe gewählt werden, die Germanium, Kohlenstoff, Arsen, Phosphor und eine beliebige Mischung davon umfasst.
  • In einer anderen Ausführungsform kann das Source- und Draingebiet unter Bildung einer Source- und Drainausnehmung in dem Substrat (ähnlich der Source- und Drainausnehmung 221, die in 7A dargestellt ist), wobei die Source- und Drainausnehmung durch das Kanalgebiet getrennt ist; und ein epitaktisches Aufwachsen des Source- und Draingebiets innerhalb der Source- und Drainausnehmung mit einem in-situ dotierten Halbleitermaterial gebildet werden. In dieser Ausführungsform kann das in-situ dotierte Halbleitermaterial mit Phosphor dotiert sein.
  • Es können andere bekannte Verfahren zur Bildung des Source- und Draingebiets verwendet werden und fallen in den Rahmen der hierin beschriebenen Verfahren.
  • Mit Bezug auf alle beschriebenen Ausführungsformen können zusätzliche Verarbeitungsschritte nach der Bildung des Source- und Draingebiets durchgeführt werden, um die Vorrichtung in eine integrierte Schaltung einzubauen, z.B. das Bilden der Source-/Drainkontakte, das Bilden eines Gatekontakts und das Bilden verschiedener Metallisierungsschichten über der Vorrichtung 200.
  • Die beschriebenen Verfahren führen zu verbesserten Transistorvorrichtungen. Dementsprechend ist die vorliegende Erfindung in einer Ausführungsform auf eine NMOS-Transistorvorrichtung gerichtet, die umfasst:
    • ein Substrat;
    • eine Gatestruktur, die über dem Substrat angeordnet ist;
    • ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt,
    • wobei das Substrat ein Verspannungsgebiet umfasst, das Stickstoff umfasst, wobei das Verspannungsgebiet von dem Kanalgebiet getrennt ist, wobei das Verspannungsgebiet wenigstens einen Stapelfehler umfasst; und wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist; und
    • ein Source- und Draingebiet mit einem Source- und Draindotierstoffmaterial; wobei das Source- und Draingebiet in dem Verspannungsgebiet angeordnet ist, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist; wobei das Source- und Draingebiet eine Source- und Draingebiettiefe aufweist; und wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe.
  • Mit Bezug auf 5 kann die NMOS-Transistorvorrichtung 200 z.B. umfassen:
    • ein Substrat 201;
    • eine Gatestruktur 203, die über dem Substrat 201 angeordnet ist;
    • ein Kanalgebiet 230, das wenigstens teilweise unter der Gatestruktur 203 liegt;
    • wobei das Substrat 201 ein Verspannungsgebiet 211 mit Stickstoff umfasst, wobei das Verspannungsgebiet durch das Kanalgebiet 230 getrennt ist, wobei das Verspannungsgebiet 211 wenigstens einen Stapelfehler 215 umfasst; und wobei das Verspannungsgebiet 211 eine Verspannungsgebiettiefe 240 aufweist; und
    • ein Source- und Draingebiet 218, das ein Source- und Draindotierstoffmaterial umfasst; wobei das Source- und Draingebiet 218 in dem Verspannungsgebiet 211 angeordnet ist, wobei das Source- und Draingebiet 218 durch das Kanalgebiet 230 getrennt ist; wobei das Source- und Draingebiet 218 eine Source- und Draingebiettiefe 250 aufweist; und wobei die Verspannungsgebiettiefe 240 größer ist als die Source- und Draingebiettiefe 250.
  • In einer Ausführungsform umfasst das Verspannungsgebiet der NMOS-Transistorvorrichtung ferner Germanium.

Claims (18)

  1. Verfahren, umfassend: Herstellen einer NMOS-Transistorvorrichtung mit einem Substrat und einer Gatestruktur, die über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt, und ein Source- und Draingebiet mit einer Source- und Draingebiettiefe umfasst, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist, wobei das Herstellen umfasst: ein Durchführen eines Stickstoffionenimplantationsprozesses durch Implantieren von Stickstoffionen in das Substrat, um dadurch im Substrate ein Verspannungsgebiet zu bilden, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt ist, wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist, wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe; ein Bilden einer Kappenmaterialschicht über der NMOS-Transistorvorrichtung; und ein Durchführen eines verspannungsbildenden Ausheizprozesses bei angeordneter Kappenmaterialschicht, um dadurch Stapelfehler im Verspannungsgebiet zu bilden.
  2. Verfahren nach Anspruch 1, ferner umfassend: ein Durchführen eines Erweiterungsionenimplantationsprozesses vor Durchführung des Stickstoffionenimplantationsprozesses mittels Implantieren eines Erweiterungsdotierstoffmaterials in das Substrat, um dadurch in dem Substrat ein dotiertes Erweiterungsimplantationsgebiet zu bilden, wobei das dotierte Erweiterungsimplantationsgebiet durch das Kanalgebiet getrennt ist; und ein Durchführen eines Erweiterungsdotierstoffaktivierungsausheizprozesses, um das Erweiterungsdotierstoffmaterial zu aktivieren.
  3. Verfahren nach Anspruch 1, ferner umfassend: ein Entfernen der Kappenmaterialschicht; und dann ein Bilden des Source- und Draingebiets.
  4. Verfahren nach Anspruch 3, wobei das Bilden des Source- und Draingebiets umfasst: ein Durchführen eines Source- und Drainionenimplantationsprozesses mittels Implantieren eines Source- und Draindotierstoffmaterials in das Verspannungsgebiet, um dadurch das Source- und Draingebiet zu bilden; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses, um das Source- und Draindotierstoffmaterial zu aktivieren.
  5. Verfahren nach Anspruch 3, wobei das Bilden des Source- und Draingebiets umfasst: ein epitaktisches Aufwachsen eines zusätzlichen Halbleitermaterials auf das Verspannungsgebiet; ein Durchführen eines Source- und Drainionenimplantationsprozesses durch Implantieren eines Source- und Draindotierstoffmaterials in das zusätzliche Halbleitermaterial und in das Verspannungsgebiet; und ein Durchführen eines Source- und Drainaktivierungausheizprozesses zur Aktivierung des Source- und Draindotierstoffmaterials.
  6. Verfahren nach Anspruch 3, wobei das Bilden des Source- und Draingebiets umfasst: ein Bilden einer Source- und Drainausnehmung in dem Substrat, wobei die Source- und Drainausnehmung durch das Kanalgebiet getrennt ist; ein epitaktisches Aufwachsen des Source- und Draingebiets innerhalb der Source- und Drainausnehmung; ein Durchführen eines Source- und Drainionenimplantationsprozesses durch Implantieren eines Source- und Draindotierstoffmaterials in das Source- und Draingebiet; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses zur Aktivierung des Source- und Draindotierstoffmaterials.
  7. Verfahren nach Anspruch 3, wobei das Bilden des Source- und Draingebiets umfasst: ein Bilden einer Source- und Drainausnehmung in dem Substrat, wobei die Source- und Drainausnehmung durch das Kanalgebiet getrennt wird; und ein epitaktisches Aufwachsen des Source- und Draingebiets innerhalb der Source- und Drainausnehmung mit einem in-situ dotierten Halbleitermaterial.
  8. Verfahren, umfassend: ein Herstellen einer NMOS-Transistorvorrichtung mit einem Substrat und einer Gatestruktur, die über dem Substrat angeordnet ist, wobei das Substrat ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt, und ein Source- und Draingebiet mit einer Source- und Draingebiettiefe umfasst, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist, wobei das Herstellen umfasst: ein Durchführen eines Amorphisierungionenimplantationsprozesses durch Implantieren eines Amorphisierungionenmaterials in das Substrat, um dadurch ein Verspannungsgebiet in dem Substrat zu bilden, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt wird, wobei das Verspannungsgebiet eine Verspannungsgebiettiefe aufweist, die größer ist als die Source- und Draingebiettiefe; ein Durchführen eines Stickstoffionenimplantationsprozesses durch Implantieren von Stickstoffionen in das Verspannungsgebiet; ein Bilden einer Kappenmaterialschicht über der NMOS-Transistorvorrichtung; und ein Durchführen eines verspannungsbildenden Ausheizprozesses bei angeordneter Kappenmaterialschicht, um dadurch Stapelfehler in dem Verspannungsgebiet zu bilden.
  9. Verfahren nach Anspruch 8, ferner umfassend: ein Durchführen eines Erweiterungsionenimplantationsprozesses vor Durchführung des Amorphisierungsionenimplantationsprozesses durch Implantieren eines Erweiterungsdotierstoffmaterials in das Substrat, um dadurch ein dotiertes Erweiterungsimplantationsgebiet in dem Substrat zu bilden, wobei das dotierte Erweiterungsimplantationsgebiet durch das Kanalgebiet getrennt ist; und ein Durchführen eines Erweiterungsdotierstoffaktivierungsausheizprozesses zur Aktivierung des Erweiterungsdotierstoffmaterials.
  10. Verfahren nach Anspruch 8, ferner umfassend: ein Entfernen der Kappenmaterialschicht; und dann ein Bilden des Source- und Draingebiets.
  11. Verfahren nach Anspruch 10, wobei das Bilden des Source- und Draingebiets umfasst: ein Durchführen eines Source- und Drainionenimplantationsprozesses durch Implantieren eines Source- und Draindotierstoffmaterials in das Verspannungsgebiet, um dadurch das Source- und Draingebiet zu bilden; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses zur Aktivierung des Source- und Draindotierstoffmaterials.
  12. Verfahren nach Anspruch 10, wobei das Bilden des Source- und Draingebiets umfasst: ein epitaktisches Aufwachsen eines zusätzlichen Halbleitermaterials auf dem Verspannungsgebiet; ein Durchführen eines Source- und Drainionenimplantationsprozesses durch Implantieren eines Source- und Draindotierstoffmaterials in das zusätzliche Halbleitermaterial und in das Verspannungsgebiet; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses zur Aktivierungs des Source- und Draindotierstoffmaterials.
  13. Verfahren nach Anspruch 10, wobei das Bilden des Source- und Draingebiets umfasst: ein Bilden einer Source- und Drainausnehmung in dem Substrat, wobei die Source- und Drainausnehmung durch das Kanalgebiet getrennt wird; ein epitaktisches Aufwachsen des Source- und Draingebiets innerhalb der Source- und Drainausnehmung; ein Durchführen eines Source- und Drainionenimplantationsprozesses durch Implantieren eines Source- und Draindotierstoffmaterials in das Source- und Draingebiet; und ein Durchführen eines Source- und Drainaktivierungsausheizprozesses zur Aktivierung des Source- und Draindotierstoffmaterials.
  14. Verfahren nach Anspruch 10, wobei das Bilden des Source- und Draingebiets umfasst: ein Bilden einer Source- und Drainausnehmung in dem Substrat, wobei die Source- und Drainausnehmung durch das Kanalgebiet getrennt ist; ein epitaktisches Aufwachsen des Source- und Draingebiets innerhalb der Source- und Drainausnehmung mit einem in-situ dotierten Halbleitermaterial.
  15. NMOS-Transistorvorrichtung, umfassend: ein Substrat; eine Gatestruktur, die über dem Substrat angeordnet ist; ein Kanalgebiet, das wenigstens teilweise unter der Gatestruktur liegt; wobei das Substrat ein Verspannungsgebiet mit Stickstoff umfasst, wobei das Verspannungsgebiet durch das Kanalgebiet getrennt wird, wobei das Verspannungsgebiet wenigstens einen Stapelfehler umfasst; und ein Source- und Draingebiet mit einem Source- und Draindotierstoffmaterial; wobei das Source- und Draingebiet in dem Verspannungsgebiet angeordnet ist, wobei das Source- und Draingebiet durch das Kanalgebiet getrennt ist; wobei das Source- und Draingebiet eine Source- und Draingebiettiefe aufweist; und wobei die Verspannungsgebiettiefe größer ist als die Source- und Draingebiettiefe.
  16. NMOS-Transistorvorrichtung nach Anspruch 15, wobei die Gatestruktur eine High-k-Gateisolationsschicht und eine Gateelektrode mit wenigstens einer Metallschicht umfasst.
  17. NMOS-Transistorvorrichtung nach Anspruch 15, wobei die Gatestruktur eine Silziumdioxid-Gateisolationsschicht und eine Gateelektrode mit einer Polysiliziumschicht umfasst.
  18. NMOS-Transistorvorrichtung nach Anspruch 15, wobei das Verspannungsgebiet ferner Germanium umfasst.
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