CN102468181A - 具有埋入式结的垂直晶体管及其制造方法 - Google Patents

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Abstract

本发明披露了一种具有埋入式结的垂直晶体管及其制造方法。该方法包括：在半导体基板中形成沟槽以形成第一壁体及第二壁体，其中该沟槽具有数个包括该第二壁体的第一侧面及该第一壁体的第二侧面的侧壁；形成具有开口的单侧接触掩模，该开口选择性地只露出该第二壁体的该第一侧面的一部分；及通过将具有不同扩散率的杂质透过该第一侧面的露出的部分扩散至该第二壁体来形成第一杂质层及围绕该第一杂质层的第二杂质层。

Description

具有埋入式结的垂直晶体管及其制造方法
技术领域
本发明的示范性实施例涉及半导体装置，尤其是涉及通过混合掺杂而具有埋入式结的垂直晶体管及其制造方法。
背景技术
随着半导体装置的集成度增加，而加强将大量的如晶体管的单元装置集成在有限的基板面积内。具有平面结构的MOSFET装置及平面型晶体管包括位于基板表面上的晶体管栅极的任一侧的结，由此形成水平沟道。为了在基板的有限面积内集成大量的晶体管，便需缩减每个晶体管的沟道长度。
然而，在水平方向上缩减晶体管沟道长度会遇到许多因漏电流、短沟道效应、及导通电流减少等的相反的物理限制所造成的困难。在水平方向上缩小平面结构的能力接近它的极限。因此，已提出一种垂直晶体管结构。此结构使用的有源区垂直地突起，而与水平地突起的平面结构的情况不同。
在垂直晶体管结构中，应将数个结形成在设于垂直方向上的沟道的上方及下方。然而，由于与晶体管的垂直结构相关的几何因素，在沟道下方形成埋入式结有技术上的困难。埋入式结与和交叠垂直栅极的沟道区之间的距离可根据垂直方向上埋入式结的形成位置及结的扩散深度而变动。这种距离上的变动可能影响沟道的阈值电压Vt。当结的扩散深度不足时，沟道与埋入式结之间的距离可能增加，由此增加沟道的阈值电压Vt。因此，结相对于沟道区域的位置及结的扩散分布需予以精准地控制。再者，当结的掺杂剂浓度低时，接触结的互连件的接触电阻可能增加。
发明内容
在一实施例中，一种制造垂直晶体管的结的方法包括：在半导体基板中形成沟槽，由此形成第一壁体及第二壁体。沟槽具有数个包括第二壁体的第一侧面及第一壁体的第二侧面的侧壁。可形成具有开口的单侧接触掩模，开口选择性地只露出第二壁体的第一侧面的一部分。可通过将具有不同扩散率的杂质扩散至第一侧面的由开口所露出的部分，在第二壁体形成第一杂质层及形成围绕第一杂质层的第二杂质层。
在另一实施例中，一种形成垂直晶体管的结的方法包括：从半导体基板形成第一壁体及第二壁体，其中每个壁体具有第一侧面及对面的第二侧面。将第一杂质层及浓度比第一杂质层还低的第二杂质层形成在壁体的第一侧面的一部分而使第二杂质层围绕第一杂质层。
在另一实施例中，一种制造垂直晶体管的方法包括：从半导体基板形成垂直隆起的第一壁体及第二壁体。每个壁体具有第一侧面及对面的第二侧面，其中第一壁体及第二壁体被第一沟槽分开。形成具有开口的单侧接触掩模，开口选择性地露出第二壁体的第一侧面的一部分。通过将具有不同扩散率的第一杂质及第二杂质扩散至第一侧面的由开口所露出的部分，形成包括第一杂质层及围绕第一杂质层的第二杂质层的埋入式结。将埋入式位线形成在壁体之间，其中经由单侧接触掩模的开口将埋入式位线电性耦合至埋入式结。
在另一实施例中，一种垂直晶体管包括：多个从半导体基板突起的有源柱且每个有源柱具有第一侧面及对面的第二侧面。实施例亦可具有单侧接触掩模，单侧接触掩模具有开口，开口选择性地露出有源柱的第一侧面的下部。垂直晶体管中的埋入式结可包括第一杂质层及围绕第一杂质层的第二杂质层，其中第一杂质及第二杂质层通过将具有不同扩散率的杂质扩散至第一侧面的由开口所露出的部分来形成。埋在有源柱之间的埋入式位线可透过单侧接触掩模的开口而接触埋入式结。
杂质可包括砷(As)及磷(P)，可将第一杂质层形成为包括As，且可将第二杂质层形成为包括P，其中As与P的扩散率可以是不同的。
附图说明
结合附图，以上和其他方面、特征以及优点将由以下的详细描述而变得更加清楚，在附图中：
图1至16示出本发明的实施例的具有埋入式结的垂直晶体管及其制造方法的图；
图17至19说明本发明的实施例的具有埋入式结的垂直晶体管及其制造方法的效果的图；
图20至26示出将制造本发明的实施例的具有埋入式结的垂直晶体管的方法的变型的图；及
图27示出使用金属层形成位线的图。
具体实施方式
参考附图描述本发明的实施例。然而，实施例的目的只是用于说明而非用于限制本发明的范围。
参照图1，将蚀刻掩模200形成在如硅基板的半导体基板100上。在DRAM装置的情况下，可将蚀刻掩模200形成为在位线方向上延伸的线状。可在用于形成定义出数个有源区101的第一沟槽110的蚀刻工艺中使用蚀刻掩模200。蚀刻掩模200可包括绝缘材料，例如对半导体基板100中的硅具有蚀刻选择性的氮化硅(Si3N4)。
参照图2，将半导体基板100的由第一掩模图案200所露出的部分选择性地蚀刻而在第一沟槽110的任一侧上形成带有数个壁体111的第一沟槽110。每个壁体111可包括有源区101和第一侧面113及第二侧面115。包括有源区101的壁体111在与基板100的表面垂直的方向上。
形成第一衬里310以覆盖数个壁体111的侧面113及115和第一沟槽110的底面。导入第一衬里310以在沟槽110中形成单侧接触掩模，该单侧接触掩模在后续工艺中选择性地打开第一侧面113的下部。当予以导入而形成DRAM装置的存储器单元时，将本发明的实施例的垂直晶体管被配置成包括：在有源区101的一侧上的栅极、设在有源区101下方的埋入式结(例如，漏极)、及在有源区101的上端部的对应上结(例如，源极)。可将埋入式结设置成与埋入式位线(未显示于图2)接触且耦合，该埋入式位线被埋在第一沟槽110的底部。透过单侧接触来连接至埋入式位线，该单侧接触只在第一侧面113处与埋入式结接触。为了实现这种单侧接触，需要只在第一侧面113的一部分上具有开口的单侧接触掩模。
可利用沉积或热氧化例如氧化硅(SiO2)的层来形成第一衬里310。第一衬里310可作为将有源区101与埋入式位线隔离及绝缘用的层，该埋入式位线形成为填入第一沟槽110的底部。将埋藏层330形成为填入第一衬里310上方的第一沟槽110。可利用沉积例如对第一衬里310具有蚀刻选择性的多晶硅层的材料层来形成埋藏层330。
参照图3，实施第一凹陷工艺来使埋藏层330凹陷而使凹陷的埋藏层位于第一沟槽110的底部。实施第一凹陷工艺以便凹陷的埋藏层331的上表面位于距第一沟槽110底部第一深度D1处。可根据将被形成在有源区101的埋入式结(例如，漏极)的布置(placement)来改变第一深度D1。当利用第一凹陷工艺来使埋藏层330凹陷时，亦可使第一衬里310凹陷。因为埋藏层330可能对第一衬里310具有蚀刻选择性，因此可能需要实施另外的工艺来选择性地蚀刻第一衬里310的由第一凹陷工艺所露出的部分。据此，第一衬里的未凹陷的部分311保留在凹陷的埋藏层331与有源区101之间。
参照图4，将第二衬里350形成在已通过使第一衬里310的数个部分凹陷所露出的有源区101的侧壁113及115。将每个第二衬里350形成在有源区101的侧壁(113或115)以使端部连接至对应的第一衬里311的端部。可通过沉积对第一衬里311具有蚀刻选择性的例如氮化硅的材料，然后通过非等向性蚀刻经沉积的材料来将第二衬里350形成为间隔物形状(spacershape)。用于形成第二衬里350的间隔物形状的非等向性蚀刻可部分地露出埋藏层331，如图5所示。间隔物形状可指被分开一间隔的两个表面。
参照图5，利用第二凹陷工艺，使如图4所示的在第一沟槽110中具有第一深度D1的埋藏层331进一步凹陷至第二深度D2。可将此进一步凹陷的埋藏层称为埋藏层332。据此，因使埋藏层331进一步凹陷而形成埋藏层332引起的第一衬里311的部分G在第一沟槽110中露出。第一衬里311的露出的部分G可被改变而对应于将在后续的工艺中被单侧蚀刻(one-side etched)的部分以露出有源区101的用于形成埋入式结(例如，漏极)的部分。因此，可考虑与垂直晶体管的漏极对应的结的宽度来设定第一衬里311的露出的部分G。第一衬里311、第二衬里350、及埋藏层332作为掩模，利用该掩模设定有源区101的形成埋入式结的部分。即，掩模包括：覆盖有源区101的下侧壁的一部分的第一衬里311，作为第一部分；到第二深度D2的埋藏层332，作为第二部分；及覆盖有源区101的未被第一部分覆盖的上侧壁的第二衬里350，作为第三部分。
参照图6，形成第三衬里370以覆盖第二衬里350及第一衬里311的露出的部分G。导入第三衬里370以便蚀刻沟槽110中的彼此面对的第一侧壁113及第二侧壁115其中之一。可将此称为“单侧蚀刻”(one-side etching)且可用于稍后选择性地将第一衬里311的露出的部分G露出。若第一侧壁113将被单侧蚀刻，则第二衬里350需被保留作为覆盖有源区101的第二侧壁115的掩模，且可使用对第二衬里350具有蚀刻选择性的例如氮化钛(TiN)的材料来形成第三衬里370。可沉积TiN层并予以非等向性蚀刻而将第三衬里370形成为间隔物形状。可实施非等向性蚀刻以便露出埋藏层332的上表面。
接着，形成牺牲层390填入第一沟槽110以覆盖第三衬里370及埋藏层332。牺牲层390作为用于单侧蚀刻工艺的掩模，在该单侧蚀刻工艺中，只有第一沟槽110中的侧壁113及115上的第三衬里370之一的部分被选择并蚀刻。即，牺牲层390作为用于防止未被选择的第三衬里370被蚀刻的掩模。因此，可利用沉积对第三衬里370具有蚀刻选择性的例如氧化硅(SiO2)的材料来形成牺牲层390，并接着将沉积的材料回蚀或抛光。可利用化学机械抛光(CMP)工艺来实施沉积的材料的抛光。利用在牺牲层390上实施CMP工艺，可将蚀刻掩模200的上表面露出。
参照图7，使牺牲层390及第三衬里370凹陷至预定深度，由此形成第二沟槽117。因此，在第二沟槽117中只有第二衬里350在每个侧壁113或115上。在第二沟槽117的底部上，只有凹陷的第三衬里370的上表面及凹陷的牺牲层390的上表面被露出。
参照图8，将具有第一部分401及第二部分402的蚀刻阻挡层400形成在第二沟槽117上。第一部分401包括第一角部411，且第二部分402包括第二角部412。使用蚀刻阻挡层400形成用于将单侧接触掩模图案化的蚀刻阻挡，该单侧接触掩模选择并露出第二沟槽117中的角部411及412的其中之一。可利用沉积例如多晶硅层来形成这样的蚀刻阻挡层400。
在形成蚀刻阻挡层400后，实施倾斜离子注入410以将杂质离子注入蚀刻阻挡层400的具有第二角部412的第二部分402。以倾角(例如，对与半导体基板100垂直的方向倾斜10及20度的倾角)注入两次杂质离子的方式实施倾斜离子注入410，因为该倾角，杂质离子不会被注入蚀刻阻挡层的第一部分401，该蚀刻阻挡层的第一部分401受到由壁体111及蚀刻掩模200所造成的阴影效应(shadow effect)保护，而是杂质离子选择性地只被注入未受到壁体111的阴影效应保护的第二部分402。杂质离子可为例如硼(B)、砷(As)、或磷(P)的材料。
由于杂质离子被部分注入由多晶硅形成的蚀刻阻挡层400的第二部分402，所以第二部分402的蚀刻速率(etch rate)可比没有杂质离子注入的第一部分401的蚀刻速率低。透过如硼(B)的杂质的离子注入，可增加第一部分与第二部分之间的蚀刻选择性。据此，可在同一多晶硅层中选择性地形成数个具有不同蚀刻选择性的部分。可利用注入不同种类的杂质离子或不同量的杂质离子来相对地增加被注入杂质离子的部分的蚀刻速率，而可在后续的工艺中选择性地蚀刻这些部分。在本发明的实施例中，可利用注入B来相对地减少第二部分402的蚀刻速率，而使注入B的部分可在后续的蚀刻工艺中保留下来。
参照图9，将蚀刻阻挡层400选择性地蚀刻以选择性地移除第一部分401，该第一部分401为杂质离子未被注入的未掺杂的多晶硅层。据此，只有蚀刻阻挡层400的第二部分402可保留下来。从这时候开始，亦可将第二部分402称为蚀刻阻挡402。可利用使用包括例如氨及/或氢氧化胺(NH4OH)的湿式蚀刻剂的湿式蚀刻工艺来实施蚀刻工艺。可利用带有注入的杂质离子的第二部分402与没有注入的杂质离子的第一部分401之间的蚀刻速率差来选择性地移除第一部分401，由此留下选择性地将第二沟槽117的第一角部411露出的蚀刻阻挡402。
使用蚀刻阻挡402作为蚀刻掩模，将第三衬里370的露出部分选择性地蚀刻及移除。蚀刻阻挡402在壁体111的第一侧面113处选择性地只露出第三衬里370，且在对面侧的第二侧面115处遮蔽第三衬里370。因此，只有在第一侧面113的第三衬里370被单侧蚀刻。据此，在第二沟槽117中形成开路(open path)371，而将第一衬里311的部分G露出于开路371的底部。
参照图10，移除第一衬里311的露出部分G以形成开口410，该开口410露出有源区101的将形成埋入式结的部分。可利用蚀刻工艺透过开路371来实施移除第一衬里311的露出的部分G的工艺。然而，因为牺牲层390可以由与第一衬里311实质相同的材料(例如，氧化硅)形成(图9)，因此第一衬里311的露出的部分G可连同牺牲层390被蚀刻及移除。据此，依此方式形成开口410以便打开有源区101的将形成埋入式结的部分。
参照图11，将对牺牲层390(图9)具有蚀刻选择性因而当移除牺牲层390时会保留在对面侧壁的第三衬里370(图10)选择性地移除，而露出第二衬里350。将埋藏层332(图10)选择性地移除。据此，将具有开口410的单侧接触掩模形成在第一侧面113。开口410位于壁体111的有源区101的下部，且在考虑将形成埋入式位线的位置，与第一沟槽110的底部间隔一预定的距离。
如上述参照图1至11，以使壁体111的单侧面具有露出第一侧面113的一部分的开口410的方式形成单侧接触掩模。接着，将被用作为垂直晶体管的漏极的埋入式结透过开口410形成。当形成单侧接触掩模时，根据本发明的实施例可使用如图9所示的蚀刻掩模402来实施倾斜离子注入。然而不限于此，可应用各种其他方法来形成如图11所示的露出第一侧面113的一部分的开口410。利用掺杂杂质来形成埋入式结，且为了减少埋入式位线的与埋入式结接触的接触电阻，高掺杂浓度可能是期望的。然而，埋入式结必须具有一种扩散分布：将埋入式结扩散至可使埋入式结适合作为漏极工作的深度(或距离)。为了确保埋入式结所需的扩散分布及期望的杂质浓度，执行掺杂数个具有不同扩散率的杂质的方法。
参照图12，将具有不同扩散率的杂质透过单侧接触掩模的开口410扩散至壁体111的第一侧面113的露出的部分，由此形成包括第一杂质层及围绕第一杂质层的第二杂质层的埋入式结。当掺杂数个具有不同扩散率的杂质时，数个杂质可根据扩散率的等级而被扩散至有源区101中不同的深度或距离。因此，可利用通过扩散具有相对低的扩散率的杂质所形成的第一杂质层、及通过扩散具有相对高的扩散率的杂质所形成的能扩散得较深的第二杂质层来实现埋入式结。
可利用以相对高的浓度掺杂第一杂质(例如，砷(As))来形成第一杂质层，及可利用以相对低的浓度掺杂第二杂质(例如，磷(P))来形成第二杂质层。当依此方式形成埋入式结而包括具有不同扩散率的不同杂质的第一杂质层及第二杂质层时，可透过开口410在将被形成的埋入式位线与埋入式结之间的接触界面处形成欧姆接触。因此，可实现接触电阻的减少。再者，当利用以低浓度将P扩散至较深的深度来形成第二杂质层时，可实现期望的扩散深度。据此，可将埋入式结的扩散分布延伸至期望的深度，且可将在埋入式结与埋入式位线之间的接触部分的杂质浓度维持为高值。
利用掺杂数个具有不同扩散率的杂质来形成第一杂质层及第二杂质层的方法可包括下面工艺：导入掺杂介质层500；将杂质掺杂至掺杂介质层500；及透过热处理来将杂质扩散。例如，沉积多晶硅层以填入第一沟槽110。一起提供膦(PH3)及用于多晶硅层的硅源气体(例如，硅烷(SiH4))而沉积掺杂有P的多晶硅层。在400℃至600℃的温度范围、0.3至2Torr的沉积腔压强条件下实施沉积。
利用干式蚀刻来将沉积的多晶硅层回蚀至开口410的上部以形成掺杂介质层500，其透过开口410接触第一侧面113的露出的表面。在形成掺杂P作为第二杂质的掺杂介质层500后，将As当作第一杂质子注入掺杂介质层500。考虑到离子注入As的穿透深度(penetration depth)，可以如下的方式回蚀多晶硅层：离子注入多晶硅层的As在与开口410相等的高度处的浓度大致上趋近最大值。透过As的离子注入，将P及As一起掺杂在掺杂介质层500中。
因为P具有相对高的扩散率，因此P的扩散深度可能深到不期望的程度。为了防止P被扩散得太深，可利用将碳(C)掺杂至掺杂介质层500来控制P的扩散率。因此，C可穿透或扩散至硅(Si)晶体结构内部中P将会扩散或穿透的位置，由此妨碍P的扩散。据此，可控制P的扩散率或扩散距离。可利用离子注入来将C注入至掺杂介质层500。
参照图13，实施热处理，使得在掺杂介质层500内的P及As透过开口410扩散至第一侧面113内部的有源区101。这样的热处理可利用可在短时间内施加高温热量的快速热退火(RTA)工艺来实施，且可在例如800至1100℃的温度范围实施。可通过使用例如氮气(N2)环境来实施RTA工艺。或者是，可使用例如在氧环境中的氧(O2)退火实施RTA工艺。当使用氮气或氧气环境时，由形成在掺杂介质层500上的氧化物层所造成的氧钝化(oxygen passivation)，可抑制杂质掺杂剂被浪费至外部。在此情况下，可将杂质掺杂剂更有效地扩散。
因为第一杂质As具有远低于第二杂质P的扩散率，因此在横向方向上在有源区101中的As的扩散深度相对低于在同方向上的P的扩散深度。因此，有源区101的扩散有As的部分形成第一杂质层511。因为P具有比As高的扩散率，因此可使P在横向方向上在有源区101内部扩散至比As还大的深度，由此提供形成围绕第一杂质层511的第二杂质层513的扩散分布。因此，将埋入式结510形成为包括第一杂质层511的As扩散分布、及围绕第一杂质层511的第二杂质层513的P扩散分布。
参照图14，选择性地移除掺杂介质层500(图13)，而将位线导电层(例如氮化钛(TiN)的金属层620)沉积在第一沟槽110。金属层620可包括TiN层或钨(W)层。在金属层620与埋入式结510之间的界面，当金属层620由W形成时可导入如TiSix的硅化物层或包括Ti及TiN的化合物层作为界面层610。包括界面层610及金属层620的埋入式位线600透过开口410接触埋入式结510。据此，将单侧接触形成为只接触有源区101的侧壁113而非侧壁115。
参照图15，在形成位线600后，将用于将埋入式位线600绝缘的第一绝缘层710形成在第一沟槽110。第一绝缘层710可包括例如氮化硅(Si3N4)。在第一绝缘层710上，形成第二绝缘层720而填入第一沟槽110。可通过施加例如旋转涂布的介电材料(SOD)(如聚硅氮烷(polysilazane))且透过热处理将SOD致密化来形成第二绝缘层720。可进一步将高密度等离子体(HDP)氧化物层形成在SOD层上而作为用来将SOD层固定的层。即，可将第二绝缘层720形成为包括SOD层及HDP氧化物层的双层。
形成第三沟槽116作为将包括有源区101的壁体111分隔成数个单位单元(unit cell)的分隔沟槽以形成数个有源柱112。
参照图16，将第三沟槽116形成为与埋入式位线600相交(cross)，且形成为露出有源柱112的第三侧面119，在有源柱112的第三侧面119上将形成用来作为字线的栅极750。为了不让埋入式位线600露出，第一绝缘层710或第二绝缘层720可部分地保留在第三沟槽116的底部上。
将由第三沟槽116所露出的有源柱112的第三侧面119形成为具有与第一侧面113及第二侧面115交叉(intersecting)的平面。在第三侧面119上，例如通过实施热氧化或类似方法来形成栅极介电层751。
在栅极介电层751上，形成用来作为字线的栅极750。将栅极750形成为附着至栅极介电层751，且可包括如W层的金属层。可将一层沉积在第三沟槽116中并接着可实施非等向性蚀刻工艺来在每个隔着第三沟槽116彼此面对的第三侧面119上形成个别的栅极750。据此，可将每个有源柱112附着至数个栅极750当中的一个。在W层与栅极介电层751之间的界面，可导入Ti/TiN层作为粘接层。将栅极750形成为在与埋入式位线600交叉的方向上延伸。在沉积用于栅极750的层并使它凹陷以露出有源柱112的上端部的侧面后，可将具有与第一杂质及第二杂质相同导电率的杂质，例如P，掺杂至有源柱112的上端部，由此形成可作为源极端子(source terminal)的上结550。如此一来，可形成垂直晶体管，且将数个电容器集成而耦合至上结550，由此形成DRAM存储器单元。
在本发明的实施例的垂直晶体管中，通过使用As及P作为具有不同扩散率的杂质的混合掺杂法(hybrid doping method)来形成埋入式结510。因此，利用减少对埋入式结的接触电阻，可将结扩散分布形成为理想的形状。
参照图17，在包括有源区101的壁体111、或通过分隔壁体111所形成的有源柱112的下部形成埋入式结510作为单侧接触(OSC，one sidecontact)。埋入式结510包括：扩散有扩散率低的As的第一杂质层511、及扩散有扩散率相对高的P的第二杂质层513。因为第一杂质层511中的As具有低扩散率，因此第一杂质层511的扩散分布不会在横向方向上大幅延伸，而是即使以高浓度掺杂As，仍可受到限制而更在OSC的第一侧面113附近。换言之，可抑制第一杂质层511的扩散分布在横向方向上大幅延伸，并可增加第一杂质层511内的As浓度。因为将第一杂质层511设置为与第一侧面113的露出于开口410的表面层相邻，因此将透过开口410接触的埋入式位线600电性连接至第一杂质层511。
可形成欧姆接触来减少埋入式位线600(图16)的接触电阻。为了形成欧姆接触，可将第一杂质层511的浓度设为高值。然而，当将扩散率比As的扩散率还大的掺杂剂掺杂至第一杂质层511时，扩散深度分布可随着浓度增加。在此情况下，扩散分布53(图18)可朝向同一壁体111的第二侧面115延伸。当埋入式结的扩散分布53从第一侧面113延伸至第二侧面115时，在扩散分布53将有源区101交叠栅极750的部分与半导体基板100彼此隔离的地方，可形成浮置体结构。在这样的浮置体结构中，累积在有源区101的栅极750下方的部分的空穴电荷不能逃向半导体基板100。因此，被连续累积的空穴电荷可能对晶体管的运作有反效果，因而造成故障。
因为在本发明的实施例中使用As作为第一杂质层511的杂质掺杂剂，因此即使增加掺杂剂浓度，As的低扩散率仍可抑制第一杂质层511的扩散分布不会在横向方向上延伸得太深。据此，可将第一杂质层511的浓度设定为欧姆接触所需的高浓度，例如，在5E19剂量/cm3至7E20剂量/cm3的范围。
当形成带有As掺杂的第一杂质层511时，As的低扩散率有利于抑制扩散分布的不良的深度延伸(depth extension)，但As的低扩散率可能不利于将第一杂质层511与被栅极750交叠的沟道位置分开一距离D3。将开口410设置于与栅极750分开一预定的距离D4的较低的位置。提供这样的结构以确保透过开口410连接至埋入式结510的埋入式位线600与形成为与埋入式位线600相交的栅极750之间的分开容限(separation margin)。可将埋入式位线600与栅极750之间的分开容限设定为例如约40nm。这样的分开容限可通过确保工艺容限(process margin)来防止埋入式位线600与栅极750之间的短路。
当这种分开容限减少时，便难以确保工艺容限。再者，在晶体管运作期间，可能发生不匹配现象(mismatch phenomenon)，在该现象中，DRAM的读或写的运作期间的阈值电压Vt可能会因埋入式位线600与栅极750之间的寄生电容的发生或干扰而改变。因此，可通过将第一绝缘层710(图16)及/或第二绝缘层720(图16)导入埋入式位线600与栅极750之间来确保期望的分开距离及绝缘。
形成只带有第一杂质层511的埋入式结510可能导致不期望的特性。这可能是第一杂质层511的扩散分布的端部应与栅极750交叠的缘故。然而，因为扩散距离D5受限于As的低扩散率，因此会在第一杂质层511与栅极750之间出现分开距离D3。分开距离D3的出现可能造成晶体管的阈值电压Vt的快速增加。相较于当未将第一杂质层511及栅极750彼此分开时，当测得分开距离D3为20nm时，在沟道杂质浓度1E12剂量/cm3下实验测得阈值电压对应地增加1V以上。当将As的浓度划分在7E20剂量/cm3至3E20剂量/cm3的范围时，实验测得阈值电压Vt快速增加到范围从1.2至1.6V的等级。为了抑制阈值电压的增加，就必须减少分开距离D3。为了实现这个减少，可减少开口410的分开距离D4，但因必须确保埋入式位线600与栅极750之间期望的分开距离而可能难以实施。
为了补偿当只使用具有低扩散率的As时增加的阈值电压，而形成第二杂质层513以使埋入式结510具有较广的扩散分布。将扩散率相对高的P掺杂至第二杂质层513，并可以比As的浓度还低的浓度予以掺杂。例如，可以大致范围从6.3E16剂量/cm3至5.7E19剂量/cm3的浓度掺杂P。因为磷的相对高的扩散率，因此第二杂质层513被扩散得比第一杂质层511还深。据此，扩散分布能延伸至较大的深度。可将第二杂质层513形成为围绕第一杂质层511，且整个埋入式结510的扩散分布可延伸而部分地交叠沟道，该沟道为有源区101与栅极750交叠的部分。这是因为，如图19所示，P的扩散率或扩散距离比As的扩散率或扩散距离还大。
图19显示利用透过二次离子质谱仪(SIMS)测量砷-75(75As)及磷-31(31P)的扩散分布所获得的结果。75As及31P稳定且被认为是单一同位素元素。当在1E18剂量/cm3的浓度下测量扩散深度时，测得的75As的扩散深度为203
Figure BDA0000106303790000121
同时测得的31P的扩散深度为175
Figure BDA0000106303790000122
将表面处的75As的浓度设为6.5E19剂量/cm3，且将31P的浓度设为5.7E19剂量/cm3，且将整体浓度设为1.2E20剂量/cm3。在1000℃的温度下透过RTA工艺实施用于扩散的热处理10秒钟。在图19中，以SIMS测得的分布显示出31P扩散得较深。
因为利用掺杂P形成第二杂质层513，因此整个埋入式结510的扩散分布可延伸至邻接沟道，该沟道为有源区101的交叠栅极750的部分。据此，可将晶体管的阈值电压Vt减少至范围0.6至0.2V的水准。这表示可补偿当埋入式结510只包括仅掺杂As的第一杂质层511时发生的阈值电压的快速增加。因为将用于第二杂质层513的P的掺杂浓度设定为低于As的掺杂浓度，因此可将第二杂质层513与第二侧面115分开一预定距离520(图21)。即，可减少P的浓度以抑制第二杂质层513的扩散分布过度朝向第二侧面115延伸。
当通过增加As的掺杂浓度来达到欧姆接触所需的杂质掺杂浓度且利用掺杂P来达成广扩散分布时便可实现这样的结构。因为第二杂质层513与第二侧面115分开预定距离520，因此在有源区101的在沟道下方的部分与半导体基板不被分开的位置，可实现本体结构(body structure)。据此，空穴电荷可流向半导体基板100，由此有效地抑制空穴电荷被累积。
在本发明的实施例中，因为通过使用低扩散率的As来确保接触浓度且通过使用高扩散率的P来确保结深度，因此将埋入式结510形成为具有和缓分布的广结(broad junction)。据此，可利用广结来实现电场的减少，且可将沟道与结电阻减少以达成稳定的晶体管运作。虽然将As的浓度维持为高值，但可确保埋入式结510与在栅极750下方的沟道之间的交叠。因此，可确保在埋入式位线600与作为栅极750的字线之间的分开容限，且可有效地避免单元晶体管的阈值电压Vt增加。再者，可使用离子注入及沉积多晶硅用的沉积设备来实施实现埋入式结510的工艺。据此，不必导入新设备便可制造垂直晶体管。
可应用各种经修改的掺杂方法作为用于形成本发明的实施例的垂直晶体管的埋入式结的方法，只要同时掺杂As及P。参照图20～26描述这些变型。
参照图20，沉积同时掺杂有低浓度P及高浓度As的多晶硅层。接着将多晶硅层回蚀至单侧接触掩模的开口410的上部，由此形成掺杂介质层501。
参照图21，可利用RTA工艺来将掺杂介质层501扩散以形成包括第一杂质层521及第二杂质层523的埋入式结525。在此情况下，可利用当沉积掺杂的多晶硅层时一起掺杂As及P来省略离子注入工艺或类似工艺。
参照图22，沉积未掺杂杂质的未掺杂的多晶硅，接着予以回蚀至单侧接触掩模的开口410的上部。接着，可利用如离子注入的掺杂方法来掺杂低浓度P及高浓度As，由此形成掺杂介质层503。可利用RTA工艺来将掺杂介质层503扩散以形成包括第一杂质层531及第二杂质层533的埋入式结530。可通过以掺杂源气体的形式提供As化合物或P化合物来实施As及P的掺杂，而取代离子注入。在此情况下，当沉积未掺杂的多晶硅层且利用离子注入掺杂As及P时，可简化掺杂的多晶硅层的形成工艺。
参照图23，提供如膦气体的P化合物的掺杂源至单侧接触掩模的开口410，且将P直接掺杂至第一侧面113。据此，形成掺杂P的层544。接着，可实施掺杂As的工艺，例如，离子注入工艺。在此情况下，可将As直接注入第一侧面113的露出部分。
或者，参照图24，可形成作为掺杂As的多晶硅层的掺杂介质层505。接着，参照图25，利用RTA工艺扩散掺杂介质层505以形成包括第一杂质层541及第二杂质层543的埋入式结540。可利用以下工艺来形成掺杂As的多晶硅层的掺杂介质层505：沉积未掺杂的多晶硅层并予以回蚀；及接着将As离子注入以形成掺杂介质层505。
参照图26，可将P及As直接掺杂至透过单侧接触掩模的开口410露出的第一侧面113，由此形成掺杂的层555。接着，当将P化合物等离子体激发并提供至第一侧面113时，可将激发的P等离子体掺杂至第一侧面113。另外，当将As化合物等离子体激发并提供至第一侧面113时，可将激发的As等离子体掺杂至第一侧面113。对以等离子体掺杂所形成的掺杂的层555实施RTA工艺，由此扩散掺杂的杂质掺杂剂。接着，可形成包括第一杂质层551及第二杂质层553的埋入式结550。
在如图13所示般形成掺杂介质层500后，透过热处理引发杂质的扩散。接着，可使用掺杂介质层500作为位线，而非予以移除。例如，参照图14，沉积用于位线600的单独导电层，且可在不实施选择性地移除掺杂介质层500的工艺下将作为掺杂介质层500的未掺杂杂质的多晶硅层留下而用来作为位线600。因为通过只使用多晶硅层来形成位线600，因此可省略选择性蚀刻工艺、及沉积和蚀刻单独的导电层的工艺。因此，可减少工艺数。
可通过使用氧气体环境的氧退火工艺来实施用于扩散杂质的RTA工艺。例如，当使用包括氮气或氧气的气体环境时，利用形成在掺杂介质层500上的氧化物层的氧钝化可抑制杂质掺杂剂流失至外部。在此情况下，可更有效地扩散杂质掺杂剂。据此，可抑制在掺杂介质层500内的杂质在RTA工艺期间泄漏至表面的外部而流失，而可维持包括掺杂介质层500的位线的高电导率。
参照图27，可将具有高导电率的金属层，例如W或Ti的金属层630，附加沉积在用作为掺杂介质层500的多晶硅层上，由此形成位线605。在此情况下，为了抑制氧化的层被形成在掺杂介质层500的多晶硅层表面上，可在不会引发氧钝化的惰性气体环境中实施RTA工艺。惰性气体环境例如可为氮气体环境。在一些情况下，可将掺杂介质层500部分地凹陷至预定深度，并可接着沉积金属层630。。
根据本发明的各种实施例，可控制掺杂剂扩散的结深度，同时将掺杂剂浓度维持为高值。因此，可引发较广的结分布以移除结与沟道区之间的分开距离，而可抑制沟道阈值电压的快速增加。再者，因为可有效地避免结的扩散分布延伸得太远，而实质地防止沟道区被结隔离，而可有效地抑制浮置体效应的引发(induction of the floating body effect)。再者，因为可将在结的表面部分的掺杂剂浓度设定为高值，因此可减少与接触及耦合至结的埋入式位线的结接触电阻。
本案主张于2010年11月8日向韩国知识产权局申请的韩国专利申请案第10-2010-0110515号的优先权，且以引用的方式将其全文并入本文。

Claims (42)

1.一种制造垂直晶体管的结的方法，包括：
在半导体基板中形成沟槽以形成第一壁体及第二壁体，其中该沟槽具有数个包括该第二壁体的第一侧面及该第一壁体的第二侧面的侧壁；
形成具有开口的单侧接触掩模，该开口选择性地只露出该第二壁体的该第一侧面的一部分；及
通过将具有不同扩散率的杂质透过该第一侧面的露出的部分扩散至该第二壁体来形成第一杂质层及围绕该第一杂质层的第二杂质层。
2.如权利要求1的方法，其中用于形成该第一杂质层的该杂质包括砷(As)且用于形成该第二杂质层的该杂质包括磷(P)。
3.如权利要求2的方法，其中在该第二杂质层中的磷(P)的浓度低于在该第一杂质层中的砷(As)的浓度。
4.如权利要求2的方法，其中该第二杂质层朝向该第二壁体的第一侧面延伸。
5.如权利要求1的方法，其中形成该第一杂质层及该第二杂质层包括：
经由在该沟槽中的掺杂介质层施加第一杂质及第二杂质至该第二壁体的该第一侧面的该露出的部分；及
实施热处理以将该第一杂质及第二杂质透过该第二壁体的该第一侧面的该露出的部分扩散至该第二壁体。
6.如权利要求5的方法，其中该掺杂介质层包括作为该第一杂质的砷、及作为该第二杂质的磷。
7.如权利要求5的方法，其中形成该掺杂介质层包括：
将掺杂有作为该第二杂质的磷(P)的该掺杂介质层沉积在该第一壁体与第二壁体之间的沟槽中；及
将该掺杂介质层的在该单侧接触掩模的该开口上方的部分加以蚀刻，而使该掺杂介质层的保留的部分与该第二壁体的该第一侧面的该露出的部分接触。
8.如权利要求7的方法，其中在蚀刻后将砷(As)离子注入在该掺杂介质层的该保留的部分。
9.如权利要求5的方法，其中在实质上800℃至1,100℃的温度范围下实施该热处理。
10.如权利要求5的方法，其中在包括氮气及氧气至少其中之一的气体环境下实施该热处理。
11.如权利要求1的方法，其中形成该单侧接触掩模包括：
形成第一衬里及第二衬里，该第一衬里覆盖该第二壁体的该第一侧面及该第一壁体的该第二侧面的下部，该第二衬里覆盖在各该第一侧面及第二侧面上的该第一衬里上方的上部；
将埋藏层形成在该第二衬里下方的该沟槽的下部中；
形成第三衬里，该第三衬里覆盖该第二衬里及该第一衬里的未被该埋藏层覆盖的部分；
在该埋藏层上方形成牺牲层，而使牺牲层填入在该第一壁体上的第三衬里与在该第二壁体上的第三衬里之间的间隔；
移除该第三衬里的一部分及该牺牲层以露出该第二衬里的上部；
形成蚀刻阻挡，蚀刻阻挡用于选择性地露出：在该第二壁体的该第一侧面上的该第二衬里、在该第二壁体的该第一侧面上的该第二衬里上的第三衬里的该端部、及该牺牲层的与在该第二壁体的该第一侧面上的第二衬里上的第三衬里相邻的部分；
将由该蚀刻阻挡所露出的该第三衬里移除以便在该第二壁体的该第一侧面上的该牺牲层与第一及第二衬里之间形成凹槽；
形成该开口，该开口通过选择性地移除该第一衬里的露出于该凹槽的部分来将该第一侧面的该部分露出；及
形成该单侧接触掩模，该单侧接触掩模通过选择性地移除保留在该第一壁体的该第二侧面上的该牺牲层及该第三衬里而包括该保留的第一及第二衬里。
12.如权利要求11的方法，其中形成该蚀刻阻挡包括：
形成覆盖该壁体、该第二衬里、该第三衬里、及该牺牲层的顶面的多晶硅层；
以倾角对该壁体的顶部实施离子注入工艺，以选择性地将杂质离子注入该多晶硅层，除了在该第二壁体的该第一侧面上的部分、及靠近该第二壁体的覆盖该沟槽的部分以外；及
选择性地移除该多晶硅层的未被注入杂质离子的部分。
13.一种形成垂直晶体管的结的方法，包括：
从半导体基板形成第一壁体及第二壁体，每个壁体具有第一侧面及对面的第二侧面；及
将第一杂质层、及浓度比第一杂质层还低的第二杂质层形成在该第二壁体的该第一侧面的一部分，而使该第二杂质层围绕该第一杂质层。
14.如权利要求13的方法，其中形成该第一杂质层及该第二杂质层包括：
形成具有开口的单侧接触掩模，该开口选择性地露出该第二壁体的该第一侧面的一部分；
形成掺杂P的多晶硅层以接触该第一侧面的由该单侧接触掩模的该开口所露出的部分；
透过离子注入将As掺杂至该多晶硅层；及
实施热处理以将该掺杂的P及As扩散至该第一侧面的该部分。
15.一种制造垂直晶体管的方法，包括：
从半导体基板形成垂直隆起的第一壁体及第二壁体，每个壁体具有第一侧面及对面的第二侧面，且该第一壁体及第二壁体被第一沟槽分开；
形成具有开口的单侧接触掩模，该开口选择性地露出该第二壁体的该第一侧面的一部分；
通过将具有不同扩散率的第一杂质及第二杂质扩散至该第一侧面的由该开口所露出的该部分，形成包括第一杂质层及围绕该第一杂质层的第二杂质层的埋入式结；及
形成埋入在该壁体之间的埋入式位线，其中经由该单侧接触掩模的该开口将该埋入式位线电性耦合至该埋入式结。
16.如权利要求15的方法，其中使用第一杂质As来形成该第一杂质层，且使用第二杂质P来形成该第二杂质层。
17.如权利要求16的方法，其中在该第二杂质层中的P的浓度低于该第一杂质层中的As。
18.如权利要求17的方法，其中通过扩散P来形成该第二杂质层而使该第二杂质层不会接触该第二壁体的该第二侧面。
19.如权利要求15的方法，其中形成包括该第一杂质层及该第二杂质层的埋入式结包括：
形成包括第二杂质的掺杂介质层而使该掺杂介质层接触该第一侧面的由该单侧接触掩模的该开口所露出的部分；
将扩散率比第二杂质低的第一杂质掺杂至该掺杂介质层；及
实施热处理以将该掺杂的第一杂质及第二杂质扩散至该第一侧面的由该开口所露出的该部分。
20.如权利要求19的方法，其中该掺杂介质层的形成包括：
将掺杂有作为该第二杂质的P的多晶硅层沉积在该第一壁体与第二壁体之间；
将该多晶硅层回蚀至在该单侧接触掩模的该开口上方；及
将作为该第一杂质的As离子注入至该回蚀的多晶硅层。
21.如权利要求20的方法，其中使用该多晶硅层来形成该埋入式位线。
22.如权利要求21的方法，其还包括将金属层沉积在该多晶硅层上以形成该埋入式位线。
23.如权利要求15的方法，其中形成包括该第一杂质层及该第二杂质层的该埋入式结包括：
形成包括具有不同扩散率的第一杂质及第二杂质的掺杂介质层而使该掺杂介质层接触该第一侧面的由该单侧接触掩模的该开口所露出的该部分；及
实施热处理以将该掺杂的第一杂质及第二杂质扩散至该第一侧面的由该开口所露出的该部分。
24.如权利要求23的方法，其中形成该掺杂介质层包括：
沉积掺杂有As及P分别作为该第一杂质及第二杂质的多晶硅层；及
将该多晶硅层回蚀至在该单侧接触掩模的该开口上方。
25.如权利要求23的方法，其中形成该掺杂介质层包括：
沉积未掺杂的多晶硅层而填入该第一与第二壁体之间的间隔；
将该多晶硅层回蚀至在该单侧接触掩模的该开口上方；及
将As及P离子注入该多晶硅层。
26.如权利要求15的方法，其中形成包括该第一杂质层及该第二杂质层的该埋入式结包括：
通过提供膦气体至该第一侧面的由该单侧接触掩模的该开口所露出的该部分来掺杂P；
形成包括As的掺杂介质层，而使该掺杂介质层接触该第一侧面的由该单侧接触掩模所露出的该部分；及
实施热处理以将该掺杂的As扩散至该第一侧面的被该掺杂介质层接触的该部分以形成该第一杂质层，且将该掺杂的P扩散以形成该第二杂质层。
27.如权利要求26的方法，其中形成包括As的该掺杂介质层包括沉积掺杂As的多晶硅层。
28.如权利要求26的方法，其中形成包括As的该掺杂介质层包括：
沉积未掺杂的多晶硅层；及
将As离子注入该多晶硅层。
29.如权利要求15的方法，其中形成包括该第一杂质层及该第二杂质层的该埋入式结包括：
将As及P掺杂至该第一侧面的由该单侧接触掩模的该开口所露出的该部分；及
实施热处理以扩散该掺杂的As及P。
30.如权利要求29的方法，其中通过等离子体掺杂工艺来实施As及P的掺杂而将As及P的等离子体提供至该第一侧面的由该单侧接触掩模的该开口所露出的该部分。
31.如权利要求15的方法，其中形成该单侧接触掩模包括：
形成第一衬里及第二衬里，该第一衬里覆盖该第二壁体的该第一侧面及该第一壁体的该第二侧面的下部，该第二衬里覆盖在各该第一及第二侧面上的该第一衬里上方的上部；
将埋藏层形成在该第二衬里下方的该第一沟槽的下部中；
形成第三衬里，其覆盖该第二衬里及该第一衬里的未被该埋藏层覆盖的部分；
在该埋藏层上方形成牺牲层而使牺牲层填入在该第一壁体上的第三衬里与在该第二壁体上的第三衬里之间的间隔；
使该第三衬里及该牺牲层凹陷以便该凹陷的区域的底部包括该第三衬里的上表面及该牺牲层的上表面，且该凹陷的区域的侧部包括该第二衬里；
形成蚀刻阻挡，用于选择性地露出：在该第二壁体的该第一侧面上的该第二衬里、在该第二壁体的该第一侧面上的该第二衬里上的第三衬里的该端部；
将由该蚀刻阻挡所露出的该第三衬里移除，而在该第二壁体的该第一侧面上的该牺牲层与该第一及第二衬里之间形成凹槽；
形成开口，该开口通过移除该第一衬里的露出于该凹槽的该部分来将该第一侧面的该部分露出；及
形成该单侧接触掩模，该单侧接触掩模通过选择性地移除保留在该第一壁体的该第二侧面上的该牺牲层及该第三衬里而包括该保留的第一及第二衬里。
32.如权利要求31的方法，其中形成该蚀刻阻挡包括：
形成覆盖该壁体、该第二衬里、该第三衬里、及该牺牲层的顶面的多晶硅层；
以倾角对该壁体的顶部实施倾斜离子注入工艺，以选择性地将杂质离子注入该多晶硅层，除了在该第二壁体的该第一侧面上的部分、及靠近该第二壁体的覆盖该第一沟槽的部分以外；及
选择性地移除该多晶硅层的未被注入杂质离子的部分。
33.如权利要求15的方法，其还包括：
形成分隔沟槽，该分隔沟槽与该第一沟槽交叉而将该第一壁体及第二壁体分隔成多个有源柱；
将栅极介电层形成在该有源柱的侧面的露出于该分隔沟槽的部分上；
在该分隔沟槽中形成栅极而使该栅极与该埋入式位线相交；及
通过将第三杂质层掺杂至该有源柱的上端部而形成与有源柱的该埋入式结对应的上结。
34.如权利要求33的方法，其中该第二杂质层与该栅极在垂直方向上不分开；及
将该第一杂质层在该垂直方向上与该栅极分开。
35.如权利要求34的方法，其中将该栅极设置于比该单侧接触掩模的该开口还高的位置而使该第一杂质层在该垂直方向上与该栅极分开。
36.一种垂直晶体管，包括：
多个从半导体基板突起的有源柱且每个有源柱具有第一侧面及对面的第二侧面；
具有开口的单侧接触掩模，该开口选择性地露出该有源柱的该第一侧面的下部；
埋入式结包括第一杂质层及围绕该第一杂质层的第二杂质层，其中该第一杂质及第二杂质层通过将具有不同扩散率的杂质扩散至该第一侧面的由该开口所露出的部分来形成；及
埋入式位线，埋在该有源柱之间且透过该单侧接触掩模的该开口而接触该埋入式结。
37.如权利要求36的垂直晶体管，其中通过掺杂As来形成该第一杂质层，及通过以比As低的浓度掺杂P来形成该第二杂质层。
38.如权利要求36的垂直晶体管，其还包括：栅极介电层，形成在该有源柱的第三侧面上；
栅极，形成在该栅极介电层上且与该埋入式位线相交；及
上结，通过掺杂第三杂质层来形成在该有源柱的上端部并对应于该埋入式结。
39.如权利要求38的垂直晶体管，其中在特定的有源柱中，将该栅极设置成垂直地与该第一杂质层分开，且该第二杂质层不接触该特定有源柱的该第二侧面。
40.如权利要求39的垂直晶体管，其中该栅极在垂直方向上至少邻接或者至少交叠该第二杂质层。
41.如权利要求39的垂直晶体管，其中该单侧接触掩模的该开口在垂直方向上与该栅极分开。
42.如权利要求38的垂直晶体管，其还包括：绝缘层，导入在彼此交叉的该栅极与该埋入式位线之间的界面，而使该第一杂质层在垂直方向上与该栅极分开。
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