JP2016157500A - 半導体記憶装置 - Google Patents

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Abstract

【課題】精度の高いデータ検索が可能な半導体記憶装置を提供する。【解決手段】半導体記憶装置は、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備える。各メモリセルは、１ビットの情報を保持可能に構成された第１のセルと、他の１ビットの情報を保持可能に構成された第２のセルとを含む。半導体記憶装置は、行方向に沿って延在するマッチ線と、列方向に沿って延在し、データ検索時に検索データを伝達するサーチ線対とを備える。半導体記憶装置は、第１および第２のセルの保持する情報とサーチ線対に伝達される検索データとの比較結果に基づいてマッチ線を駆動する論理演算セルと、サーチ線対を駆動するサーチ線ドライバとをさらに備える。サーチ線ドライバは、第１および第２の電圧の間の第３の電圧にサーチ線対をプリチャージした状態で検索データに従ってサーチ線対の一方および他方のサーチ線を第１の電圧および第２の電圧にそれぞれ駆動する。【選択図】図５

Description

本開示は、半導体記憶装置に関し、特に、３値連想メモリ（ＴＣＡＭ：Ternary Content Addressable Memory）に関する。
近年、インターネットの普及により、アドレス検索機能を備えた連想メモリ（ＣＡＭ：Content Addressable Memory）の需要が高まっている。特に、１メモリセル中に０、１、Ｘの３つの値を保持できる３値連想メモリＴＣＡＭの要求が高まってきている。このような、ＴＣＡＭは、ＳｏＣ（System on a Chip）分野で特にルータ、ネットワークスイッチなどのシステムＬＳＩに用いられることが多い（特許文献１〜６）。
特開２００３−２７２３８６号公報 特開２００２−３７３４９４号公報 米国特許第６１５４３８４号明細書 特開２００３−１４１８７９号公報 特開平７−２２０４８３号公報 特表２００５−５０１３６９号公報
近年、ＴＣＡＭにおいてもメモリ容量が増加しており、ＴＣＡＭの高集積化が求められている。
ＴＣＡＭには、検索データを伝達するサーチ線が設けられ、メモリセルに保持されたデータと検索データとの一致／不一致に従ってマッチ線の電位が変化することを検出することによりデータ検索結果を判定することが可能である。
この点で、マッチ線は、検索データを伝達するサーチ線との間のカップリング容量の影響を受けて電位が変動する可能性があり、データ検索結果の判定が難しくなる可能性がある。さらに、メモリ容量の増加に伴いマッチ線に接続されるメモリセルの数が増加するため上記マッチ線の電位の変動が大きくなる。
本開示は、上記の課題を解決するためになされたものであって、精度の高いデータ検索が可能な半導体記憶装置を提供することを目的とする。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施例によれば、半導体記憶装置は、行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備える。各メモリセルは、１ビットの情報を保持可能に構成された第１のセルと、他の１ビットの情報を保持可能に構成され、第１のセルの列方向に隣接する第２のセルとを含む。半導体記憶装置は、列方向に沿って延在し、第１および第２のセルの両方に接続されるビット線対と、行方向に沿って延在し、第１および第２のセルのそれぞれに接続される第１および第２のワード線と、行方向に沿って延在するマッチ線と、列方向に沿って延在し、データ検索時に検索データを伝達するサーチ線対とを備える。半導体記憶装置は、サーチ線対とマッチ線と接続され、第１および第２のセルの保持する情報とサーチ線対に伝達される検索データとの比較結果に基づいてマッチ線を駆動する論理演算セルと、サーチ線対に対応して設けられ、サーチ線対を駆動するサーチ線ドライバとをさらに備える。サーチ線ドライバは、第１および第２の電圧の間の第３の電圧にサーチ線対をプリチャージした状態で検索データに従ってサーチ線対の一方および他方のサーチ線を第１の電圧および第２の電圧にそれぞれ駆動する。
一実施例によれば、サーチ線ドライバは、第１および第２の電圧の間の第３の電圧にサーチ線対をプリチャージした状態で検索データに従ってサーチ線対の一方および他方のサーチ線を第１の電圧および第２の電圧にそれぞれ駆動するためマッチ線の電位変動を抑制して精度の高いデータ検索が可能である。
実施形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。 実施形態１に基づくメモリセルＭＣ０♯０の構成を示した回路図である。 図１のメモリアレイの一部の配置を説明するための図である。 実施形態１におけるメモリセルの動作を説明するための図である。 実施形態１に基づくデータ検索前のソース線対および電源線ＶＳＬの電位を説明する図である。 実施形態１に基づくデータ検索時における電位の変化を説明する図である。 実施形態１の変形例１に基づくメモリセルＭＣＰ０♯０の構成を示した回路図である。 実施形態２に基づく半導体記憶装置の構成を示す概略ブロック図である。 メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。 実施形態２におけるメモリセルの動作を説明するための図である。 実施形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。 実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第１金属配線層および第２金属配線層と接続するコンタクトホールの配置を示した平面図である。 実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第２金属配線層の配置を示した平面図である。 実施形態２に基づく第２金属配線層と上層との間のコンタクトホールの配置を示した平面図である。 実施形態２に基づく第３金属配線層とコンタクトホールの配置を示した平面図である。 実施形態３に基づくプリチャージ＆エンコード回路１０８におけるデータ読出の回路構成を説明する図である。 実施形態４に基づくメモリアレイの一部の配置を説明するための図である。 実施形態４に基づく電源線ドライバＶＳＬＤの構成を説明する図である。
本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
＜実施形態１＞
図１は、実施形態１に係る半導体記憶装置１００の概略構成を示したブロック図である。
図１を参照して、半導体記憶装置１００は、行デコーダ１０２と、書込回路１０６と、サーチドライバ１０４と、プリチャージ＆エンコード回路１０８と、メモリアレイＭＡ０とを含む。
行デコーダ１０２は、アドレス信号Ａ＜０：２＞を受けてワード線ＷＬ０〜ＷＬ７の活性化を行なう。
書込回路１０６は、入力データＤＩ０に応じてビット線ＢＬ０，／ＢＬ０を駆動し入力データ信号ＤＩ１に応じてビット線対ＢＬ１，／ＢＬ１を駆動する。
サーチドライバ１０４は、検索データ信号ＳＤＩ０に応じてサーチ線対ＳＬ０，／ＳＬ０を駆動し検索データ信号ＳＤＩ１に応じてサーチ線対ＳＬ１，／ＳＬ１を駆動する。
メモリアレイＭＡ０は、行列状に配置された複数のメモリセルを含む。
また、メモリアレイＭＡ０は、ワード線ＷＬ０〜ＷＬ７，ビット線対ＢＬ０，／ＢＬ０およびＢＬ１，／ＢＬ１、サーチ線対ＳＬ０，／ＳＬ０およびＳＬ１，／ＳＬ１、マッチ線ＭＬ０〜ＭＬ３を含む。
プリチャージ＆エンコード回路１０８は、マッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにマッチ線ＭＬ０〜ＭＬ３に出力される検索結果をエンコードする。
メモリアレイＭＡ０は説明の簡単のため、２列４行配置した例を示す。メモリアレイＭＡ０は、第１列目に配置されるメモリセルＭＣ０♯０〜ＭＣ０♯３と、第２列目に配置されるメモリセルＭＣ１♯０〜ＭＣ１♯３とを含む。ここで♯０〜♯３はエントリと呼ばれるアドレス番地である。たとえば♯０は０番地のアドレスを示し、データの読出および書込動作時においてはメモリセルＭＣ０♯０およびＭＣ１♯０の２つのＴＣＡＭセルが同時にアクセスされることになる。
各メモリセルは記憶データとマスクデータの２ビットを記憶している。記憶データは検索データと比較の対象となるデータである。マスクデータは、比較を行なうか否かをビットごとに設定するためのデータである。
ワード線ＷＬ０，ＷＬ２，ＷＬ４，ＷＬ６は記憶データの読出および書込時に活性化されるワード線である。一方、ワード線ＷＬ１，ＷＬ３，ＷＬ５，ＷＬ７はマスクデータの読出および書込時に活性化されるワード線である。
１列目のメモリセルＭＣ０♯０〜ＭＣ０♯３に対してはビット線対ＢＬ０，／ＢＬ０およびサーチ線対ＳＬ０，／ＳＬ０が共通して接続される。２列目のメモリセルＭＣ１♯０〜ＭＣ１♯３に対してはビット線対ＢＬ１，／ＢＬ１とサーチ線対ＳＬ１，／ＳＬ１とが共通して接続される。
１行目すなわちアドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に対してはワード線ＷＬ０，ＷＬ１およびマッチ線ＭＬ０が共通して接続される。同様に２行目のメモリセルＭＣ０♯１，ＭＣ１♯１に対してはワード線ＷＬ２，ＷＬ３およびマッチ線ＭＬ１が共通して接続される。また３行目のメモリセルＭＣ０♯２，ＭＣ１♯２に対してはワード線ＷＬ４，ＷＬ５およびマッチ線ＭＬ２が共通して接続される。またさらに４行目のメモリセルＭＣ０♯３，ＭＣ１♯３に対してはワード線ＷＬ６，ＷＬ７およびマッチ線ＭＬ３が共通して接続される。
なお、図１では、検索データＳＤＩ０，ＳＤＩ１、入力データＤＩ０，ＤＩ１およびアドレス信号Ａ＜０：２＞は端子から入力される例を示したが、たとえばシステムＬＳＩ中にこのようなＣＡＭが組込まれた場合には他のブロックから与えられる構成でもよい。また、読出しに関する構成については図示しないが、書込回路に並列にセンスアンプ等が配置され書込んだ記憶データやマスクデータを読み出すこともできる。
また、説明の簡単のため２列の構成を示したがこの２列を単位として繰返し配置することで１アドレス当りのビット数を増加させてもよい。
図２は、実施形態１に基づくメモリセルＭＣ０♯０の構成を示した回路図である。
図２を参照して、メモリセルＭＣ０♯０は、１ビットの記憶データを保持可能に構成されたデータセルＤＣと、１ビットのマスクビット情報を保持可能に構成されデータセルＤＣとビット線に沿う列方向に隣接するマスクデータセルＭＤＣとを含む。
メモリセルＭＣ０♯０は、さらに、列方向に沿って延在し、データセルＤＣおよびマスクデータセルＭＤＣの両方に接続されるビット線対ＢＬ０，／ＢＬ０と、行方向に沿って延在しデータセルＤＣに接続されるワード線ＷＬ０と、行方向に沿って延在しマスクデータセルＭＤＣに接続されるワード線ＷＬ１と、ビット線対ＢＬ０，／ＢＬ０に平行に延在し検索データを伝達するサーチ線対ＳＬ０，／ＳＬ０とを含む。
メモリセルＭＣ０♯０は、さらに、ワード線に平行なマッチ線ＭＬ０と、データセルＤＣおよびマスクデータセルＭＤＣの両方に対して行方向に隣接しデータセルＤＣおよびマスクデータセルＭＤＣの保持する情報と検索データとに応じた結果をマッチ線ＭＬ０に出力する論理演算セルＬＣとを含む。
後にレイアウト図を用いて詳細に説明するが、メモリセルを構成するトランジスタのゲートは行方向に沿って延在し、メモリセルの各々が形成される領域は複数のウェルを含み複数のウェルの各々は列方向に隣接するメモリセルの対応するウェルと連続するように形成される。その結果メモリアレイにおいて各ウェルは列方向に細長く延在することになる。
データセルＤＣは、ＮチャネルＭＯＳトランジスタＮ０１〜Ｎ０４と、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０２とを含む。
ＮチャネルＭＯＳトランジスタＮ０３は、記憶ノードＡ０とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続される。ＮチャネルＭＯＳトランジスタＮ０４は、記憶ノードＢ０とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ０が接続される。ＰチャネルＭＯＳトランジスタＰ０１は、電源ノードＶＤＤと記憶ノードＡ０との間に接続されゲートが記憶ノードＢ０に接続される。ＮチャネルＭＯＳトランジスタＮ０１は、記憶ノードＡ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ０に接続される。ＰチャネルＭＯＳトランジスタＰ０２は、電源ノードＶＤＤと記憶ノードＢ０との間に接続されゲートが記憶ノードＡ０に接続される。ＮチャネルＭＯＳトランジスタＮ０２は、記憶ノードＢ０と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ０に接続される。
マスクデータセルＭＤＣは、ＮチャネルＭＯＳトランジスタＮ１１〜Ｎ１４と、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２とを含む。ＮチャネルＭＯＳトランジスタＮ１３は、記憶ノードＡ１とビット線ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続される。ＮチャネルＭＯＳトランジスタＮ１４は、記憶ノードＢ１とビット線／ＢＬ０との間に接続されゲートにワード線ＷＬ１が接続される。ＰチャネルＭＯＳトランジスタＰ１１は、電源ノードＶＤＤと記憶ノードＡ１との間に接続されゲートが記憶ノードＢ１に接続される。ＮチャネルＭＯＳトランジスタＮ１１は、記憶ノードＡ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＢ１に接続される。ＰチャネルＭＯＳトランジスタＰ１２は、電源ノードＶＤＤと記憶ノードＢ１との間に接続されゲートが記憶ノードＡ１に接続される。ＮチャネルＭＯＳトランジスタＮ１２は、記憶ノードＢ１と接地ノードＶＳＳとの間に接続されゲートが記憶ノードＡ１に接続される。
論理演算セルＬＣは、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６，Ｎ１５，Ｎ１６とを含む。
ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６は、マッチ線ＭＬ０と電源線ＶＳＬとの間に直列に接続され、ゲートにそれぞれ記憶ノードＢ０とサーチ線ＳＬ０とが接続される。
ＮチャネルＭＯＳトランジスタＮ１５，Ｎ１６は、マッチ線ＭＬ０と電源線ＶＳＬとの間に直列に接続され、ゲートにそれぞれ記憶ノードＢ１とサーチ線／ＳＬ０とが接続される。
図２において、サーチ線対ＳＬ０，／ＳＬ０のそれぞれのサーチ線間には、イコライズ回路（ＥＱ）が設けられる。後述するが所定のタイミングで当該イコライズ回路（ＥＱ）が活性化され、サーチ線間が電気的に結合される。
なお、図１における他のメモリセルは、対応するワード線、マッチ線、ビット線およびサーチ線が接続される点が異なるが内部の回路構成は同様であるので説明は繰返さない。
図３は、図１のメモリアレイの一部の配置を説明するための図である。
図３を参照して、メモリセルＭＣ０♯０とメモリセルＭＣ１♯０とは行方向に互いに隣接して配置される。各ＴＣＡＭセル列に対して対応するサーチ線が各々配置されている。すなわちメモリセルＭＣ０♯０に対してはサーチ線対ＳＬ０，／ＳＬ０がメモリセル中に配置される。メモリセルＭＣ１♯０に対してはサーチ線対ＳＬ１，／ＳＬ１がメモリセル中に配置されている。また、マッチ線は各セル行毎に１本配線される。すなわち図３に示される第１行目のメモリセル行（メモリセルＭＣ０♯０，メモリセルＭＣ１♯０）に対してはマッチ線ＭＬ０が配置される。
図４は、実施形態１におけるメモリセルの動作を説明するための図である。
図３および図４を参照して、アドレス♯０に対しての動作を簡単に説明する。
まず、アドレス♯０に対するデータ書込時においてはワード線ＷＬ０が「Ｈ」レベルに活性化され、ワード線ＷＬ１は「Ｌ」レベルに非活性化される。また、アドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７は「Ｌ」レベルに非活性化される。そして、ビット線ＢＬ０には書込むデータビットＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。また、ビット線ＢＬ１にはデータビットＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。
また、サーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべて「Ｌ」レベルに設定される。そしてマッチ線ＭＬは特にレベルを定めなくても良いが、好ましくはプリチャージされた「Ｈ」レベルに維持される。
このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のデータセルＤＣにはデータビットＤ０が書込まれ、メモリセルＭＣ１♯０のデータセルＤＣにはデータビットＤ１が書込まれる。なお、読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてデータビットＤ０，Ｄ１が読出される。
まず、アドレス♯０に対するマスクデータのデータ書込時においてはワード線ＷＬ１が「Ｈ」レベルに活性化されワード線ＷＬ０は「Ｌ」レベルに非活性化される。またアドレス♯０以外に対応するワード線ＷＬ２〜ＷＬ７は「Ｌ」レベルに非活性化される。そして、ビット線ＢＬ０には書込むマスクデータビットＭＤ０に対応するレベルが与えられ、ビット線／ＢＬ０にはその反転レベルが与えられる。またビット線ＢＬ１にはマスクデータビットＭＤ１に対応するレベルが与えられ、ビット線／ＢＬ１にはその反転レベルが与えられる。
また、サーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべて「Ｌ」レベルに設定される。そしてマッチ線ＭＬは特にレベルを定めなくても良いが、好ましくはプリチャージされた「Ｈ」レベルに維持される。
このようにワード線等が制御されることにより、メモリセルＭＣ０♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ０が書込まれ、メモリセルＭＣ１♯０のマスクデータセルＭＤＣにはマスクデータビットＭＤ１が書込まれる。なお、データ読出時においてはビット線が図示されないセンスアンプによってその電位差が増幅されてマスクデータビットＭＤ０，ＭＤ１が読出される。
続いて、データサーチ時について説明する。データサーチ時においては、サーチ線により与えられる検索データと複数のアドレス♯０〜♯３の記憶データが一括して比較され各アドレスのメモリセルが保持する内容が検索データと一致するか否かが１サイクルで出力される。この場合においてワード線ＷＬ０〜ＷＬ７はすべて「Ｌ」レベルに設定され、ビット線ＢＬ０，ＢＬ１は好ましくは「Ｈ」レベルに設定される。
サーチ線ＳＬ０は、検索データビットＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０はその反転レベルに設定される。また、サーチ線ＳＬ１は、検索データビットＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１はその反転レベルに設定される。その結果、アドレス♯０に対応するメモリセルのいずれか１つでも不一致のものがあれば、プリチャージされたマッチ線ＭＬ０がワイヤードＯＲ論理によって「Ｌ」レベルに変化する。すべてのデータビットが一致したか、またはマスクデータが書込まれていた場合には、プリチャージされたマッチ線ＭＬ０は、プリチャージされた状態を維持し、その結果、出力ＯＵＴは「Ｈ」レベルとなる。
図５は、実施形態１に基づくデータ検索前のソース線対および電源線ＶＳＬの電位を説明する図である。
図５に示されるように、データ検索前において電源線ＶＳＬは、１／２ＶＤＤにプリチャージされる。また、サーチ線対ＳＬ０，／ＳＬ０は、１／２ＶＤＤにプリチャージされる。
本例においては、サーチ線対ＳＬ０，／ＳＬ０を１／２ＶＤＤにプリチャージした状態から検索データに従って一方および他方を電源線ＶＤＤおよび接地線ＶＳＳの電位に設定する。
図６は、実施形態１に基づくデータ検索時における電位の変化を説明する図である。
図６に示されるように、データ検索前において電源線ＶＳＬ，サーチ線対ＳＬ０，／ＳＬ０を１／２ＶＤＤにプリチャージした状態で、検索データに従ってサーチ線対ＳＬ０，／ＳＬ０の一方および他方を電源線ＶＤＤおよび接地線ＶＳＳの電位に設定する。
サーチ線対ＳＬ０，／ＳＬ０の一方を電源線ＶＤＤの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が浮き上がるが、サーチ線対ＳＬ０，／ＳＬ０の他方を接地線ＶＳＳの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が下がるため相殺されてマッチ線ＭＬ０の変動を抑制することが可能である。
マッチ線ＭＬ０に接続されるメモリセルの個数が増加した場合であっても相殺されるためマッチ線ＭＬ０の変動を抑制することが可能である。
なお、本例においては、データ検索前（初期状態）において電源線ＶＳＬの電位を１／２ＶＤＤに設定する。
この点で、メモリセルＭＣ０＃０に記憶されるデータに関して、記憶ノードＢ０，Ｂ１が「Ｈ」レベルに設定されている場合には、記憶ノードＢ０のゲートと接続されるＮチャネルＭＯＳトランジスタＮ０５および記憶ノードＢ１のゲートと接続されるＮチャネルＭＯＳトランジスタＮ１５が導通する。
本例においては、サーチ線対ＳＬ０，／ＳＬ０は、１／２ＶＤＤにプリチャージされているためＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６のソースがゲート電圧よりも低い場合には、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通する。
したがって、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ１５とＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６とが導通するとデータ検索前においてマッチ線ＭＬ０の電位が電源線ＶＳＬと電気的に結合される可能性がある。
それゆえ、本例においては、データ検索前において、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通しないように電源線ＶＳＬの電位を１／２ＶＤＤに設定する。
そして、データ検索時には、電源線ＶＳＬの電位を接地線ＶＳＳの電位に設定する。
そして、次のデータ検索前に電源線ＶＳＬの電位を再び、１／２ＶＤＤに設定する。
一方で、サーチ線対ＳＬ０，／ＳＬ０に関しては、データ検索後、イコライズ回路（ＥＱ）を活性化する。これによりサーチ線対ＳＬ０，／ＳＬ０のサーチ線間が電気的に結合される。これにより、サーチ線対ＳＬ０，／ＳＬ０の一方のサーチ線が電源線ＶＤＤの電位、他方のサーチ線が接地線ＶＳＳの電位に設定されるため互いに結合されて、サーチ線ＳＬ０，／ＳＬ０の電位が１／２ＶＤＤに設定される。
したがって、データ検索後にプリチャージする必要はなく、サーチ線対ＳＬ０，／ＳＬ０をプリチャージするための消費電力を抑えることができる。また、サーチ線対ＳＬ０，／ＳＬ０のサーチ線を互いに電気的に結合することにより電源線ＶＤＤと接地線ＶＳＳとの間の中間電位に設定することが可能であり、プリチャージ用の回路を設ける必要が無く、部品点数を少なくすることが可能である。
（変形例１）
図７は、実施形態１の変形例１に基づくメモリセルＭＣＰ０♯０の構成を示した回路図である。
図７を参照して、メモリセルＭＣＰ０♯０は、メモリセルＭＣ０＃０と比較して、論理演算セルＬＣを論理演算セルＬＣ＃に置換した点が異なる。
具体的には、ＮチャネルＭＯＳトランジスタＮ０５，Ｎ０６と、ＮチャネルＭＯＳトランジスタＮ１５，Ｎ１６との接続関係を入れ替えた点が異なる。
具体的には、ＮチャネルＭＯＳトランジスタＮ０５は、マッチ線ＭＬ０と接続され、ＮチャネルＭＯＳトランジスタＮ０６は、電源線ＶＳＬと接続される。
ＮチャネルＭＯＳトランジスタＮ１５は、マッチ線ＭＬ０と接続され、ＮチャネルＭＯＳトランジスタＮ１６は、電源線ＶＳＬと接続される。
当該構成においては、ソース線対ＳＬ０，／ＳＬ０と接続されるＮチャネルＭＯＳトランジスタは、別のＮチャネルＭＯＳトランジスタを介してマッチ線ＭＬ０と接続される。
したがって、カップリング容量による電位の浮き上がりは、ＮチャネルＭＯＳトランジスタを介してマッチ線ＭＬ０に伝達される。
この点で、検索データと記憶ノードで保持されるデータとが一致する場合には、ＮチャネルＭＯＳトランジスタは導通しないためマッチ線ＭＬ０に対してカップリング容量による浮き上がりは生じない。
また、検索データと記憶ノードで保持されるデータとが不一致の場合には、ＮチャネルＭＯＳトランジスタが導通するが、不一致の場合には、マッチ線ＭＬ０は接地線ＶＳＳの電位に設定されるため電位の浮き上がりがマッチ線ＭＬ０に影響を与えることはない。
したがって、当該構成により、マッチ線ＭＬ０との間に別のＮチャネルＭＯＳトランジスタが設けられているため当該浮き上がりがマッチ線ＭＬ０に与える影響を抑制することが可能である。
＜実施形態２＞
図８は、実施形態２に基づく半導体記憶装置の構成を示す概略ブロック図である。
図８を参照して、半導体記憶装置２００は、アドレス信号Ａ＜０：１＞に応じてワード線ＷＬ０〜ＷＬ３を選択的に活性化する行デコーダ２０２と、検索データＳＤＩ０，ＳＤＩ１に応じてサーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１を駆動するサーチドライバ２０４とを含む。
半導体記憶装置２００は、さらに書込回路２０６と、メモリアレイＭＡ１と、プリチャージ＆エンコード回路２０８とを含む。
書込回路２０６は、入力データＤＩ０Ａ，ＤＩ１ＡおよびＤＩ０Ｂ，ＤＩ１Ｂに応じてビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂを駆動する。
メモリアレイＭＡ１は、行列状に配置された複数のメモリセルと、ワード線ＷＬ０〜ＷＬ３、サーチ線対ＳＬ０，／ＳＬ０、ＳＬ１，／ＳＬ１およびビット線対ＢＬ０Ａ，／ＢＬ０Ａ、ＢＬ０Ｂ，／ＢＬ０Ｂ、ＢＬ１Ａ，／ＢＬ１Ａ、ＢＬ１Ｂ，／ＢＬ１Ｂを含む。
プリチャージ＆エンコード回路２０８は、メモリアレイＭＡ１から延在するマッチ線ＭＬ０〜ＭＬ３をプリチャージするとともにこれらに出力される一致結果をエンコードする。
メモリアレイＭＡ１は実施形態１のアレイ構成を少し変形配置した例である。物理的には２行４列のＴＣＡＭセルが配置される。したがって、縦横の寸法は、図１に示した実施形態１の場合に比べて、横幅が２倍、縦幅が２分の１倍の大きさとなる。
アドレス番地は下側の第１行目が♯０および♯１番地に割当てられており、上側の第２行目は♯２および♯３番地に割当てられている。各行において行方向に隣接するメモリセルはアドレス番地が異なる点が実施形態１との相違点である。
一方、マッチ線は１行４セルに物理配置されたＴＣＡＭセルに対して２本配線される。 具体的には、マッチ線ＭＬ０，ＭＬ１は第１行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ０は、アドレス♯０に対応するメモリセルＭＣ０♯０，ＭＣ１♯０に接続されている。また、マッチ線ＭＬ１は、アドレス♯１に対応するメモリセルＭＣ０♯１およびＭＣ１♯１に接続されている。
また、マッチ線ＭＬ２，ＭＬ３は、第２行のメモリセルに対して配置されている。このうち、マッチ線ＭＬ２は、アドレス♯２に対応するメモリセルＭＣ０♯２，ＭＣ１♯２に接続されている。また、マッチ線ＭＬ３は、アドレス♯３に対応するメモリセルＭＣ０♯３およびＭＣ１♯３に接続されている。
このように各行においてマッチ線を２セル単位で交互に接続した構成をなしている。
このように物理配置は実施形態１の場合と異なるが、サーチ機能としては全く同じ振る舞いをこのメモリアレイは行なう。
すなわち、サーチ線対ＳＬ０、／ＳＬ０とサーチ線対ＳＬ１、／ＳＬ１との２組配線されており、マッチ線ＭＬ０〜ＭＬ３の４本配線されており、データサーチ機能については同じ動作をする。
一方、データ読出とデータ書込については動作が異なる。実施形態１ではメモリセルＭＣ０♯０とメモリセルＭＣ０♯１とは、別々のワード線に接続されているため同時にデータ読出およびデータ書込を実行することはできない。一方、実施形態２においてはメモリセルＭＣ０♯０とメモリセルＭＣ０♯１の２セルのワード線が共通に配線され、ビット線対は、各々別に配線されているので、この２セルのデータを同時にデータ読出したり、データ書込を実行することができる。
これにより１サイクルで２つの番地に同時にデータ書込、データ読出したりすることができるためデータ書込を実行するサイクル数の削減効果がある。
また、サーチ線の長さが実施形態１の場合と比べて半分で済むので、配線容量を抑えることも可能である。これにより高速化および低消費電力化を図ることができる。
図９は、メモリアレイＭＡ１における互いに隣接するメモリセルＭＣ０♯０とＭＣ０♯１との関係を示した回路図である。
図１０は、実施形態２におけるメモリセルの動作を説明するための図である。図９、図１０を参照してより詳細にメモリセルの動作説明を行なう。
まず、アドレス♯０および♯１に同時にデータを書込む場合には、ワード線ＷＬ０「Ｈ」レベルに活性化され、ワード線ＷＬ１は「Ｌ」レベルに非活性化される。ワード線ＷＬ２〜ＷＬ３に関してはアドレスが異なるため「Ｌ」レベルに非活性化される。
そして、ビット線ＢＬ０Ａは、アドレス♯０に書込む０ビット目のデータＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａは、その反転レベルに設定される。ビット線ＢＬ０Ｂは、アドレス♯１に書込む０ビット目のデータＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０Ｂは、その反転レベルに設定される。
また、ビット線ＢＬ１Ａは、アドレス♯０に書込む１ビット目のデータＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａは、その反転レベルに設定される。
ビット線ＢＬ１Ｂは、アドレス♯１に書込む１ビット目のデータＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂは、その反転レベルに設定される。
データ書込時においては、サーチ線対ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１はすべて「Ｌ」レベルに非活性化される。そして、マッチ線ＭＬについてはレベルは問わないが好ましくは「Ｈ」レベルにプリチャージされた状態に保持される。
次に、アドレス♯０および♯１に同時にマスクデータを書込む場合について説明する。 このときワード線ＷＬ０は、「Ｌ」レベルに非活性化され、ワード線ＷＬ１は「Ｈ」レベルに活性化される。書込対象のアドレスではないのでワード線ＷＬ２〜ＷＬ３については「Ｌ」レベルに非活性化される。
このときビット線ＢＬ０Ａは、アドレス♯０に書込む０ビット目のマスクデータであるデータＭＤ０♯０に対応するレベルに設定され、ビット線／ＢＬ０Ａは、その反転レベルに設定される。ビット線ＢＬ０Ｂは、アドレス♯１に書込む０ビット目のマスクデータであるデータＭＤ０♯１に対応するレベルに設定され、ビット線／ＢＬ０Ｂは、その反転レベルに設定される。
また、ビット線ＢＬ１Ａは、アドレス♯０に書込む１ビット目のマスクデータであるデータＭＤ１♯０に対応するレベルに設定され、ビット線／ＢＬ１Ａは、その反転レベルに設定される。ビット線ＢＬ１Ｂは、アドレス♯１に書込む１ビット目のマスクデータであるデータＭＤ１♯１に対応するレベルに設定され、ビット線／ＢＬ１Ｂはその反転レベルに設定される。
このときサーチ線ＳＬ０，／ＳＬ０，ＳＬ１，／ＳＬ１は、「Ｌ」レベルに非活性化されており、マッチ線ＭＬは、レベルは問わないが、好ましくは「Ｈ」レベルにプリチャージされている。
これに対して、データサーチ時にはメモリアレイＭＡ１のすべてのメモリセルに対してデータ比較が行なわれる。このときワード線ＷＬ０〜ＷＬ３はすべて「Ｌ」レベルに非活性化される。ビット線ＢＬ０Ａ，ＢＬ０Ｂ，ＢＬ１Ａ，ＢＬ１Ｂおよび／ＢＬ０Ａ，／ＢＬ０Ｂ，／ＢＬ１Ａ，／ＢＬ１Ｂは、レベルは問わないが、好ましくはすべて「Ｈ」レベルにプリチャージされた状態となっている。
このときサーチ線ＳＬ０は、検索データの０ビット目であるデータＳＤ０に対応するレベルに設定され、サーチ線／ＳＬ０は、その反転レベルに設定される。また、サーチ線ＳＬ１は、検索データの１ビット目であるデータＳＤ１に対応するレベルに設定され、サーチ線／ＳＬ１は、その反転レベルに設定される。
そして、マッチ線ＭＬは、サーチデータが該当するアドレスにおいてすべて一致した場合に「Ｈ」レベルとなり該当するアドレスのいずれかのビットにおいて不一致が生ずると、プリチャージされていたマッチ線の電荷が引抜かれ、マッチ線は出力信号ＯＵＴとして「Ｌ」レベルを出力する。
また、該当アドレスにマスクデータが書かれていた場合には一致したときと同様、「Ｈ」レベルとなる。
本例においては、サーチ線対ＳＬ０，／ＳＬ０を１／２ＶＤＤにプリチャージした状態から検索データに従って一方および他方を電源線ＶＤＤおよび接地線ＶＳＳの電位に設定する。
サーチ線対ＳＬ０，／ＳＬ０の一方を電源線ＶＤＤの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が浮き上がるが、サーチ線対ＳＬ０，／ＳＬ０の他方を接地線ＶＳＳの電位に設定することによりカップリング容量によりマッチ線ＭＬ０の電位が下がるため相殺されてマッチ線ＭＬ０の変動を抑制することが可能である。
マッチ線ＭＬ０に接続されるメモリセルの個数が増加した場合であっても相殺されるためマッチ線ＭＬ０の変動を抑制することが可能である。
また、本例においては、データ検索前において、ＮチャネルＭＯＳトランジスタＮ０６，Ｎ１６が導通しないように電源線ＶＳＬの電位を１／２ＶＤＤに設定する。
そして、データ検索時には、電源線ＶＳＬの電位を接地線ＶＳＳの電位に設定する。
そして、次のデータ検索前に電源線ＶＳＬの電位を再び、１／２ＶＤＤに設定する。
一方で、サーチ線対ＳＬ０，／ＳＬ０に関しては、データ検索後、イコライズ回路（ＥＱ）を活性化する。これによりサーチ線対ＳＬ０，／ＳＬ０のサーチ線間が電気的に結合される。これにより、サーチ線対ＳＬ０，／ＳＬ０の一方のサーチ線が電源線ＶＤＤの電位、他方のサーチ線が接地線ＶＳＳの電位に設定されるため互いに結合されて、サーチ線ＳＬ０，／ＳＬ０の電位が１／２ＶＤＤに設定される。
したがって、データ検索後にプリチャージする必要はなく、サーチ線対ＳＬ０，／ＳＬ０をプリチャージするための消費電力を抑えることができる。また、サーチ線対ＳＬ０，／ＳＬ０のサーチ線を互いに電気的に結合することにより電源線ＶＤＤと接地線ＶＳＳとの間の中間電位に設定することが可能であり、プリチャージ用の回路を設ける必要が無く、部品点数を少なくすることが可能である。
図１１〜図１５は、実施形態２におけるメモリアレイのレイアウト構成を積層方向に分割して示す概略平面図である。
図１１は、実施形態２におけるメモリアレイのウェル、拡散領域ＤＦ、ポリシリコンＰＯ、コンタクトホールＣＴの配置を示した平面図である。
図１１に示されるように、ＴＣＡＭセル２ビット分すなわちメモリセルＭＣ０♯０と、これにＸ方向に隣接するメモリセルＭＣ０♯１が示されている。なお、図１１においてコンタクトホールＣＴ，多結晶シリコン（ポリシリコン）ＰＯ，拡散領域ＤＦの一つを代表として符号を付してある。
メモリセルＭＣ０♯０，メモリセルＭＣ０♯１の各々はＸ−Ｘ軸によってデータビットとマスクビットとに分割される。データビットとマスクビットとは、従来の６個のトランジスタで構成されたシングルポートＳＲＡＭのレイアウトと同様に構成することができる。
メモリセルＭＣ０♯０では、Ｘ方向中央部分にＮウェルＮＷ０があり、その内部にＰチャネルＭＯＳトランジスタが形成される。そのＮウェルＮＷ０の両側にはＰウェルＰＷ０，ＰＷ１が配置され、ＰウェルＰＷ０，ＰＷ１の内部にはＮチャネルＭＯＳトランジスタが形成される。また、データサーチ機能のためのサーチトランジスタはＰウェルＰＷ１内にＮチャネルＭＯＳトランジスタで形成されている。ここで、ウェルは同じ列内の他のメモリセルのウェルと連続するので、ウェルの延在方向はビット線やサーチ線の延在方向と同じであり、ワード線やマッチ線と直交する方向となる。
より詳細に説明すると、半導体基板の表面に、メモリセルＭＣ０♯０に対して１つのＮウェルＮＷ０とそのＮウェルＮＷ０を挟む２つのＰウェルＰＷ０，ＰＷ１が形成されている。また、Ｙ軸に対してメモリセルＭ０♯１はメモリセルＭＣ０♯０と線対称に配置されており、ＰウェルＰＷ１は共有される。さらに、ＮウェルＮＷ０に対応するＮウェルＮＷ１とＰウェルＰＷ０に対応するＰウェルＰＷ２とが形成されている。
データセルＤＣに対応して、ＰチャネルＭＯＳトランジスタＰ０１，Ｐ０２はＮウェルＮＷ０内に形成されている。また、ＮチャネルＭＯＳトランジスタＮ０２，Ｎ０４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ０１，Ｎ０３，Ｎ０５，Ｎ０６はＰウェルＰＷ１内に配置されている。
ＮチャネルＭＯＳトランジスタＮ０１は、１対のＮ型拡散領域ＦＬ２０１，ＦＬ２１１よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０１は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ０３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１１からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ０に電気的に結合される。また、Ｎ型拡散領域ＦＬ２２１は、コンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ０４は、１対のＮ型拡散領域ＦＬ２２０，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ０と電気的に結合される。また、Ｎ型拡散領域ＦＬ２２０は、コンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ０２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。
ＰチャネルＭＯＳトランジスタＰ０１は、Ｐ型拡散領域ＦＬ１１３，ＦＬ１１１からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートはＮチャネルＭＯＳトランジスタＮ０１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１３は、コンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。
ＰチャネルＭＯＳトランジスタＰ０２は、１対のＰ型拡散領域ＦＬ１１０，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ０２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１１と電気的に接続される。また、Ｐ型拡散領域ＦＬ１１２は、コンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。また、Ｐ型拡散領域ＦＬ１１０は、コンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ０１のポリシリコンゲートに電気的に接続される。
ＮチャネルＭＯＳトランジスタＮ０５は、１対のＮ型拡散領域ＦＬ２４０，ＦＬ２０２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＰチャネルＭＯＳトランジスタＰ０１，ＮチャネルＭＯＳトランジスタＮ０１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０２は、コンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。
ＮチャネルＭＯＳトランジスタＮ０６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４０からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してサーチ線ＳＬ０に電気的に接続される。また、Ｎ型拡散領域ＦＬ２３０は、コンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。
また、マスクデータセルＭＤＣに対応して、ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２はＮウェルＮＷ０内に形成されている。また、ＮチャネルＭＯＳトランジスタＮ１２，Ｎ１４はＰウェルＰＷ０内に形成されており、ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１３，Ｎ１５，Ｎ１６はＰウェルＰＷ１内に配置されている。ＮチャネルＭＯＳトランジスタＮ１１は、１対のＮ型拡散領域ＦＬ２０６，ＦＬ２１６よりなるソースおよびドレインとこれらの間に配置されるポリシリコンゲートとを有している。Ｎ型拡散領域ＦＬ２０６は、コンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ１３は、１対のＮ型拡散領域ＦＬ２２１，ＦＬ２１６からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されるゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ１に電気的に結合される。また、Ｎ型拡散領域ＦＬ２２１は、先に述べたようにコンタクトホールＣＴを介してビット線ＢＬ０に電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ１４は、１対のＮ型拡散領域ＦＬ２２５，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してワード線ＷＬ１と電気的に結合される。また、Ｎ型拡散領域ＦＬ２２５は、コンタクトホールＣＴを介してビット線／ＢＬ０と電気的に結合される。
ＮチャネルＭＯＳトランジスタＮ１２は、１対のＮ型拡散領域ＦＬ２００，ＦＬ２１５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。Ｎ型拡散領域ＦＬ２００は、先に述べたようにコンタクトホールＣＴを介して接地ノードＶＳＳに電気的に結合される。
ＰチャネルＭＯＳトランジスタＰ１１は、Ｐ型拡散領域ＦＬ１１８，ＦＬ１１６からなるソースおよびドレインと、これらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ１１のゲートと連続するポリシリコンで形成されている。Ｐ型拡散領域ＦＬ１１８は、コンタクトホールＣＴを介して電源ノードＶＤＤに電気的に接続される。
ＰチャネルＭＯＳトランジスタＰ１２は、１対のＰ型拡散領域ＦＬ１１５，ＦＬ１１２からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＮチャネルＭＯＳトランジスタＮ１２のゲートと連続するポリシリコンで形成されコンタクトホールＣＴを介してＰ型拡散領域ＦＬ１１６と電気的に接続される。またＰ型拡散領域ＦＬ１１２は、先に述べたようにコンタクトホールＣＴを介して電源ノードＶＤＤと電気的に接続される。また、Ｐ型拡散領域ＦＬ１１５はコンタクトホールＣＴを介してＰチャネルＭＯＳトランジスタＰ１１のポリシリコンゲートに電気的に接続される。
ＮチャネルＭＯＳトランジスタＮ１５は、１対のＮ型拡散領域ＦＬ２４５，ＦＬ２０７からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、ＰチャネルＭＯＳトランジスタＰ１１，ＮチャネルＭＯＳトランジスタＮ１１のゲートと共通するポリシリコンで形成されている。Ｎ型拡散領域ＦＬ２０７は、コンタクトホールＣＴを介して接地ノードＶＳＳと電気的に結合されている。
ＮチャネルＭＯＳトランジスタＮ１６は、Ｎ型拡散領域ＦＬ２３０，ＦＬ２４５からなるソースおよびドレインとこれらの間に配置されるポリシリコンで形成されたゲートとを有する。このゲートは、コンタクトホールＣＴを介してサーチ線／ＳＬ０に電気的に接続される。また、Ｎ型拡散領域ＦＬ２３０は、先に述べたようにコンタクトホールＣＴを介してマッチ線ＭＬに電気的に接続される。
各Ｎ型拡散領域は、ＰウェルＰＷ０，ＰＷ１，ＰＷ２の活性領域内にＮ型不純物を注入することにより形成される。また、各Ｐ型拡散領域は、ＮウェルＮＷ０，ＮＷ１の活性領域内にＰ型不純物を注入することにより形成される。
なお、メモリセルＭＣ０♯１についてはトランジスタや拡散領域の配置についてはメモリセルＭＣ０♯０とＹ軸に対して線対称な配置となっているので説明は繰返さない。
図１２は、実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第１金属配線層および第２金属配線層と接続するコンタクトホールの配置を示した平面図である。
図１２に示されるように、点線領域で示されるコンタクトホールＣＴは、下層と接続されることを示し、実線領域で示されるコンタクトホールＣＴは、上層と接続される。以下の図においても同様である。Ｙ−Ｙ軸方向に沿って第１金属配線層１００〜１１９等が配置されている場合が示されている。
ＮチャネルＭＯＳトランジスタＮ０４のゲートは、コンタクトホールＣＴ４を介して第１金属配線層Ｍ１００と接続される。第１金属配線層Ｍ１００は、コンタクトホールＣＴ２１を介して第２金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ０４のソースは、コンタクトホールＣＴ５を介してビット線ＢＬを形成する第１金属配線層Ｍ１１２と接続される。
ＮチャネルＭＯＳトランジスタＮ１４のソースは、コンタクトホールＣＴ１を介してビット線ＢＬを形成する第１金属配線層Ｍ１１２と接続される。
ＮチャネルＭＯＳトランジスタＮ１４のゲートは、コンタクトホールＣＴ２を介して第１金属配線層Ｍ１１０と接続される。第１金属配線層Ｍ１１０は、コンタクトホールＣＴ２０を介して第２金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ１２およびＮチャネルＭＯＳトランジスタＮ０２のドレインを形成するＮ型拡散領域ＦＬ２００は、コンタクトホールＣＴ３を介して第１金属配線層Ｍ１１１と接続される。第１金属配線層Ｍ１１１は、コンタクトホールＣＴ２２およびＣＴ２３を介して第２金蔵配線層に形成される電源線（ＶＳＳ）と接続される。
ＰチャネルＭＯＳトランジスタＰ０１のソースを形成するＰ型拡散領域ＦＬ１１３は、コンタクトホールＣＴ８を介して第１金属配線層Ｍ１１３と接続される。
ＰチャネルＭＯＳトランジスタＰ１１のソースを形成するＰ型拡散領域ＦＬ１１８は、コンタクトホールＣＴ６を介して第１金属配線層Ｍ１１３と接続される。
ＰチャネルＭＯＳトランジスタＰ１２，Ｐ０２のソースを形成するＰ型拡散領域ＦＬ１１２は、コンタクトホールＣＴ７を介して第１金属配線層Ｍ１１３と接続される。
第１金属配線層Ｍ１１３は、コンタクトホールＣＴ２４〜ＣＴ２６を介して第２金属配線層に形成される電源線（ＶＤＤ）と接続される。
ＮチャネルＭＯＳトランジスタＮ０１のソースは、コンタクトホールＣＴ１３を介して第１金属配線層Ｍ１１５と接続される。第１金属配線層Ｍ１１５は、コンタクトホールＣＴ２７を介して第２金属配線層に形成される電源線（ＶＳＳ）と接続される。
ＮチャネルＭＯＳトランジスタＮ０３およびＮチャネルＭＯＳトランジスタＮ１３のドレインを形成するＮ型拡散領域ＦＬ２２１は、コンタクトホールＣＴ１１を介してビット線／ＢＬを形成する第１金属配線層Ｍ１１４と接続される。
ＮチャネルＭＯＳトランジスタＮ１１のソースは、コンタクトホールＣＴ９を介して第１金属配線層Ｍ１１５と接続される。
ＮチャネルＭＯＳトランジスタＮ１３のゲートは、コンタクトホールＣＴ１０を介して第１金属配線層Ｍ１１６と接続される。第１金属配線層Ｍ１１６は、コンタクトホールＣＴ２８を介してワード線を形成する金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ０３のゲートは、コンタクトホールＣＴ１２を介して第１金属配線層Ｍ１０１と接続される。第１金属配線層Ｍ１０１は、コンタクトホールＣＴ２９を介してワード線を形成する金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ１５のソースは、コンタクトホールＣＴ１４を介して第１金属配線層Ｍ１１７に形成される電源線（ＶＳＬ）と接続される。
ＮチャネルＭＯＳトランジスタＮ０５のソースは、コンタクトホールＣＴ１６を介して
第１金属配線層Ｍ１１７に形成される電源線（ＶＳＬ）と接続される。
ＮチャネルＭＯＳトランジスタＮ０６およびＮチャネルＭＯＳトランジスタＮ１６のドレインを形成するＮ型拡散領域ＦＬ２３０は、コンタクトホールＣＴ１５を介して第１金属配線層Ｍ１０２と接続される。第１金属配線層Ｍ１０２は、コンタクトホールＣＴ３０を介してマッチ線を形成する金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ１６のゲートは、コンタクトホールＣＴ１７を介して第１金属配線層Ｍ１１８と接続される。第１金属配線層Ｍ１１８は、コンタクトホールＣＴ３１を介して上層のソース線／ＳＬを形成する金属配線層と接続される。
ＮチャネルＭＯＳトランジスタＮ０６のゲートは、コンタクトホールＣＴ１８を介して第１金属配線層Ｍ１０３と接続される。第１金属配線層Ｍ１０３は、コンタクトホールＣＴ３２を介して上層のソース線ＳＬを形成する金属配線層と接続される。
第１金属配線層にビット線対ＢＬ０Ａ，／ＢＬ０Ａ，ＢＬ０Ｂ，／ＢＬ０Ｂおよび電源線ＶＳＬが配置される。
図１３は、実施形態２に基づくメモリアレイのコンタクトホールＣＴ、第２金属配線層の配置を示した平面図である。
図１３に示されるように、Ｙ−Ｙ軸方向に沿って第２金属配線層１２０〜１２９等が配置されている場合が示されている。
第２金属配線層Ｍ１２０は、コンタクトホールＣＴ２０を介して第１金属配線層Ｍ１１０と接続される。第２金属配線層Ｍ１２０は、コンタクトホールＣＴを介して上層のワード線ＷＬ１を形成する金属配線層と接続される。
第２金属配線層Ｍ１２８は、コンタクトホールＣＴ２１を介して第１金属配線層Ｍ１００と接続される。第２金属配線層Ｍ１２８は、コンタクトホールＣＴを介して上層のワード線ＷＬ０を形成する金属配線層と接続される。
第２金属配線層Ｍ１２１は、コンタクトホールＣＴ２２およびＣＴ２３を介して第１金属配線層Ｍ１１１と接続される。第２金属配線層Ｍ１２１は、電源線ＶＳＳを形成する。
第２金属配線層Ｍ１２２は、コンタクトホールＣＴ２４〜ＣＴ２６を介して第１金属配線層Ｍ１１３と接続される。第２金属配線層Ｍ１２２は、電源線ＶＤＤを形成する。
第２金属配線層Ｍ１２３は、コンタクトホールＣＴ２７を介して第１金属配線層Ｍ１１５と接続される。第２金属配線層Ｍ１２３は、電源線ＶＳＳを形成する。
第２金属配線層Ｍ１２４は、コンタクトホールＣＴ２８を介して第１金属配線層Ｍ１１６と接続される。第２金属配線層Ｍ１２４は、コンタクトホールＣＴを介して上層のワード線ＷＬ１を形成する金属配線層と接続される。
第２金属配線層Ｍ１２７は、コンタクトホールＣＴ２９を介して第１金属配線層Ｍ１０１と接続される。第２金属配線層Ｍ１２７は、コンタクトホールＣＴを介して上層のワード線ＷＬ０を形成する金属配線層と接続される。
第２金属配線層Ｍ１２６は、コンタクトホールＣＴ３０を介して第１金属配線層Ｍ１０２と接続される。第２金属配線層Ｍ１２６は、コンタクトホールＣＴを介して上層のマッチ線ＭＬ０を形成する金属配線層と接続される。
第２金属配線層Ｍ１２５は、コンタクトホールＣＴ３１を介して第１金属配線層Ｍ１１８と接続される。第２金属配線層Ｍ１２５は、ソース線／ＳＬを形成する。
第２金属配線層Ｍ１２９は、コンタクトホールＣＴ３２を介して第１金属配線層Ｍ１０３と接続される。第２金属配線層１２９は、ソース線ＳＬを形成する。
第２金属配線層に電源線ＶＳＳ，ＶＤＤおよびソース線対ＳＬ，／ＳＬが配置される。
図１４は、実施形態２に基づく第２金属配線層と上層との間のコンタクトホールの配置を示した平面図である。
図１４に示されるように、第２金属配線層１２０には、コンタクトホールＣＴ４０が設けられ、第３金属配線層に形成されるワード線ＷＬ１と接続される。
第２金属配線層１２８には、コンタクトホールＣＴ４１が設けられ、第３金属配線層に形成されるワード線ＷＬ０と接続される。
第２金属配線層１２４には、コンタクトホールＣＴ４２が設けられ、第３金属配線層に形成されるワード線ＷＬ１と接続される。
第２金属配線層１２７には、コンタクトホールＣＴ４３が設けられ、第３金属配線層に形成されるワード線ＷＬ０と接続される。
第２金属配線層１２６には、コンタクトホールＣＴ４４が設けられ、第３金属配線層に形成されるマッチ線ＭＬ０と接続される。
図１５は、実施形態２に基づく第３金属配線層とコンタクトホールの配置を示した平面図である。
図１５に示されるように、Ｘ−Ｘ軸方向に沿って第３金属配線層１３０〜１３３が配置されている場合が示されている。
第３金属配線層１３０は、マッチ線ＭＬ１を形成する。
第３金属配線層１３１は、ワード線ＷＬ１を形成し、コンタクトホールＣＴ４０，ＣＴ４２等と接続される。
第３金属配線層１３２は、マッチ線ＭＬ０を形成し、コンタクトホールＣＴ４４と接続される。
第３金属配線層１３３は、ワード線ＷＬ０を形成し、コンタクトホールＣＴ４１，ＣＴ４３等と接続される。
第３金属配線層にワード線ＷＬ０，ＷＬ１，マッチ線ＭＬ０，ＭＬ１が配置される。
なお、メモリセルＭＣ０♯１の内部の金属配線層については、サーチ線ＳＬおよびビット線ＢＬについて対応のサーチ線およびビット線が接続される点が異なるが、配線パターンの配置についてはＹ軸にメモリセルＭＣ０♯０と線対称の配置を有しているためその説明は繰返さない。
また、以上説明したようにレイアウトを構成することにより、高集積化されたＴＣＡＭメモリアレイを第３金属配線層までで実現することができる。配線層数を抑えることができると、製造コストを抑えることができる。
図５に示した各ゲートの向きをＸ軸に沿う方向に揃えることができるので、エッチングむら等による加工ばらつきや、マスクずれに起因するトランジスタ形成サイズの変化等のばらつきを小さくすることができる。
さらに、ビット線、サーチ線の長さを短くできるので配線容量を小さくでき、サーチ線やビット線の充放電による電力消費を抑えることができる。また、配線容量を小さくすることにより高速化が図れるという利点もある。
＜実施形態３＞
上記の実施形態１においては、サーチ線対ＳＬ，／ＳＬを１／２ＶＤＤにプリチャージして、サーチ線対ＳＬ，／ＳＬとマッチ線ＭＬとの間におけるカップリング容量に起因するマッチ線ＭＬに対する電圧変動を抑制する方式について説明した。
一方で、サーチ線対ＳＬ，／ＳＬとマッチ線ＭＬとの間におけるカップリング容量に起因するマッチ線ＭＬに対する電圧変動を利用してデータ読出を実行することも可能である。
図１６は、実施形態３に基づくプリチャージ＆エンコード回路１０８におけるデータ読出の回路構成を説明する図である。
図１６（Ａ）に示されるように、４本のマッチ線ＭＬ０〜ＭＬ３に対応して４個のセンスアンプＳＡが設けられる。
各センスアンプＳＡは、対応するマッチ線とダミーマッチ線ＤＭＬとの間の電位差を増幅した結果を出力する。
ダミーマッチ線ＤＭＬは、センスアンプＳＡの基準電位を設定するために設けられ、電源線ＶＤＤの電位に設定される。
センスアンプＳＡは、対応するＭＬ０〜ＭＬ３の電位と電源線ＶＤＤの電位との間の電位差を検知し、増幅した結果を出力する。
図１６（Ｂ）に示されるように対応するマッチ線ＭＬは、一致している場合にはプリチャージされている電源線ＶＤＤの電位から浮き上がった状態となる。
一方、不一致の場合には、対応するマッチ線ＭＬは、接地電圧ＶＳＳの側に下降する。
ここで、ダミーマッチ線ＤＭＬの電位は、電源線ＶＤＤであり、対応するマッチ線ＭＬとの浮き上がった電位差が増幅されて、増幅結果が出力される。
一方、不一致の場合には、対応するマッチ線ＭＬの電位は電源線ＶＤＤよりも低い値となるため当該電位差が増幅されて、増幅結果が出力される。
本実施形態３に基づく構成により、センスアンプＳＡの基準電圧として、電源線ＶＤＤの電位を用いることが可能となる。
したがって、センスアンプＳＡの基準電圧を生成するための基準電圧生成回路を別に設ける必要はなく、部品点数を少なくして、簡易な構成でデータ読出を実行することが可能である。
＜実施形態４＞
本実施形態４においては、マスクビット列を制御する方式について説明する。
マスクビット列は、列単位でマスキングし、データ検索時において一致／不一致の判定を行わない列である。
図１７は、実施形態４に基づくメモリアレイの一部の配置を説明するための図である。 図１７を参照して、各列に対応して電源線ＶＳＬを制御する電源線ドライバＶＳＬＤを設けた場合が示されている。
図１８は、実施形態４に基づく電源線ドライバＶＳＬＤの構成を説明する図である。
図１８（Ａ）を参照して、電源線ドライバＶＳＬＤは、ＮＡＮＤ回路ＮＤと、ＡＤ回路ＡＤと、インバータＩＶと、ＮチャネルＭＯＳトランジスタＮ１と、ＰチャネルＭＯＳトランジスタＰ１とを含む。
ＮＡＮＤ回路ＮＤは、列選択信号ＣＡとインバータＩＶ１を介するマスク信号ＭＳＫの反転信号との入力を受けてＮＡＮＤ論理演算結果をＰチャネルＭＯＳトランジスタＰ１に出力する。
ＡＮＤ回路ＡＤは、インバータＩＶ２を介する列選択信号ＣＡの反転信号とマスク信号ＭＳＫとの入力を受けてＡＮＤ論理演算結果をＮチャネルＭＯＳトランジスタＮ１に出力する。
列選択信号ＣＡが「Ｈ」レベルでマスク信号ＭＳＫが「Ｌ」レベルに設定される場合には、ＰチャネルＭＯＳトランジスタＰ１が導通する。これにより電源電圧ＶＤＤと電源線ＶＳＬとが電気的に結合される。
列選択信号ＣＡが「Ｌ」レベルでマスク信号ＭＳＫが「Ｈ」レベルに設定される場合には、ＮチャネルＭＯＳトランジスタＮ１が導通する。これにより接地電圧ＶＳＳと電源線ＶＳＬとが電気的に結合される。
図１８（Ｂ）を参照して、ここでは、マスクビット列とサーチビット列との比較が示されている。マスクビット列については、電源線ＶＤＤの電位に設定される。サーチビット列については、接地線ＶＳＳの電位に設定される。
マスクビット列を電源線ＶＤＤの電位に設定することにより、当該マスクビット列はマッチ線ＭＬ０の電位を維持する。したがって、接地線ＶＳＳへの引き抜きは行われずに一致／不一致の判定は行われない。
当該構成により、電源線ＶＳＬの電位を制御することにより容易にマスクビット列の設定が可能である。
以上、本発明者によってなされた発明を実施形態に基づき具体的に説明したが、本発明は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１００，２００ 半導体記憶装置、１０２，２０２ 行デコーダ、１０４，２０４ サーチドライバ、１０６，２０６ 書込回路、１０８，２０８ プリチャージ＆エンコード回路。

Claims (11)

  1. 行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備え、
    各前記メモリセルは、
    １ビットの情報を保持可能に構成された第１のセルと、
    他の１ビットの情報を保持可能に構成され、前記第１のセルの列方向に隣接する第２のセルとを含み、
    列方向に沿って延在し、前記第１および第２のセルの両方に接続されるビット線対と、
    行方向に沿って延在し、前記第１および第２のセルのそれぞれに接続される第１および第２のワード線と、
    行方向に沿って延在するマッチ線と、
    列方向に沿って延在し、データ検索時に検索データを伝達するサーチ線対と、
    前記サーチ線対と前記マッチ線と接続され、前記第１および第２のセルの保持する情報と前記サーチ線対に伝達される検索データとの比較結果に基づいて前記マッチ線を駆動する論理演算セルと、
    前記サーチ線対に対応して設けられ、前記サーチ線対を駆動するサーチ線ドライバとをさらに備え、
    前記サーチ線ドライバは、第１および第２の電圧の間の第３の電圧に前記サーチ線対をプリチャージした状態で前記検索データに従って前記サーチ線対の一方および他方のサーチ線を前記第１の電圧および前記第２の電圧にそれぞれ駆動する、半導体記憶装置。
  2. 前記論理演算セルは、前記マッチ線と電源線との間にそれぞれ接続され、前記データ検索時に前記第１および第２のセルの保持する情報と前記検索データとのそれぞれの比較結果に基づいて前記マッチ線を駆動する第１および第２の論理ユニットを含み、
    前記電源線は、データ検索前は前記第３の電圧に設定され、前記データ検索時は前記第２の電圧に設定される、請求項１記載の半導体記憶装置。
  3. 前記第１の論理ユニットは、前記電源線と前記マッチ線との間に直列に接続される第１および第２のトランジスタを含み、
    前記第２の論理ユニットは、前記電源線と前記マッチ線との間に直列に接続される第３および第４のトランジスタを含み、
    前記第１および第３のトランジスタのゲートは、前記第１および第２のセルのそれぞれの保持する情報の入力を受け、
    前記第２および第４のトランジスタのゲートは、前記検索データの入力を受ける、請求項２記載の半導体記憶装置。
  4. 前記第１および第３のトランジスタのソースは、前記電源線と接続される、請求項３記載の半導体記憶装置。
  5. 前記第２および第４のトランジスタのソースは、前記電源線と接続される、請求項３記載の半導体記憶装置。
  6. データ検索前に前記サーチ線対に対応して設けられ、前記サーチ線対をイコライズするイコライズ回路をさらに備える、請求項１〜５のいずれか一項に記載の半導体記憶装置。
  7. 行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備え、
    各前記メモリセルは、
    １ビットの情報を保持可能に構成された第１のセルと、
    他の１ビットの情報を保持可能に構成され、前記第１のセルの列方向に隣接する第２のセルとを含み、
    列方向に沿って延在し、前記第１および第２のセルの両方に接続されるビット線対と、
    行方向に沿って延在し、前記第１および第２のセルのそれぞれに接続される第１および第２のワード線と、
    行方向に沿って延在するマッチ線と、
    前記マッチ線と接続され、前記第１および第２のセルの保持する情報と検索データとの比較結果に基づいて前記マッチ線を駆動する論理演算セルと、
    前記複数のメモリセルのうちの前記行方向に互いに隣接する第１および第２のメモリセルの列方向に沿って延在し、前記第１および第２のメモリセルの論理演算セルに共通に接続され、データ検索時に前記検索データを伝達するサーチ線対と、
    前記サーチ線対に対応して設けられ、前記サーチ線対を駆動するサーチ線ドライバとをさらに備え、
    前記サーチ線ドライバは、第１および第２の電圧の間の第３の電圧に前記サーチ線対をプリチャージした状態で前記検索データに従って前記サーチ線対の一方および他方のサーチ線を前記第１の電圧および前記第２の電圧にそれぞれ駆動する、半導体記憶装置。
  8. 前記第１のメモリセルの前記論理演算セルは、互いに隣接する前記第１および第２のメモリセルを行方向に沿って横断する第１のマッチ線と接続され、
    前記第２のメモリセルの前記論理演算セルは、互いに隣接する前記第１および第２のメモリセルを行方向に沿って横断する第２のマッチ線と接続される、請求項７記載の半導体記憶装置。
  9. 行列状に配置され、各々が２ビットの情報を保持可能に構成された複数のメモリセルを備え、
    各前記メモリセルは、
    １ビットの情報を保持可能に構成された第１のセルと、
    他の１ビットの情報を保持可能に構成され、前記第１のセルの列方向に隣接する第２のセルとを含み、
    列方向に沿って延在し、前記第１および第２のセルの両方に接続されるビット線対と、
    行方向に沿って延在し、前記第１および第２のセルのそれぞれに接続される第１および第２のワード線と、
    行方向に沿って延在するとともに、行方向に隣接するメモリセルで共通に用いられるマッチ線と、
    列方向に沿って延在し、データ検索時に検索データを伝達するサーチ線と、
    前記サーチ線および前記マッチ線と接続され、前記第１および第２のセルの保持する情報と前記サーチ線に伝達される検索データとの比較結果に基づいて第１の電圧にプリチャージされた前記マッチ線を第２の電圧に駆動する論理演算セルと、
    前記サーチ線に対応して設けられ、前記検索データに従って前記サーチ線を前記第１の電圧により駆動するサーチ線ドライバと、
    前記マッチ線と接続され、前記マッチ線と前記第１の電圧との間の電位差に基づいてデータ検索結果を出力する検知回路とをさらに備える、半導体記憶装置。
  10. 前記マッチ線は、
    前記第１および第２のセルの保持する情報と前記サーチ線に伝達される検索データとが一致する場合には、前記サーチ線に対する前記第１の電圧の駆動により前記プリチャージされた電圧よりも上昇し、
    前記第１および第２のセルの保持する情報と前記サーチ線に伝達される検索データとが不一致の場合には、前記論理演算セルにより前記第２の電圧に駆動される、請求項９記載の半導体記憶装置。
  11. 前記論理演算セルは、前記マッチ線と電源線との間にそれぞれ接続され、前記データ検索時に前記第１および第２のセルの保持する情報と前記検索データとのそれぞれの比較結果に基づいて前記マッチ線を駆動する第１および第２の論理ユニットを含み、
    前記電源線は、データ検索時に前記第２の電圧に設定され、データマスク時に前記第１の電圧に設定される、請求項１０記載の半導体記憶装置。
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