JP2022015194A - 半導体装置 - Google Patents

Abstract

【課題】リカバリ損失を十分に低減することができる半導体装置を提供する。【解決手段】ＩＧＢＴ素子を有するＩＧＢＴ領域１ａと、ＦＷＤ素子を有するＦＷＤ領域１ｂとが共通の半導体基板１０に形成されている半導体装置において、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間に境界領域１ｃを備える。そして、境界領域１ｂには、ベース層１２とドリフト層１１との間に位置する部分に、ドリフト層１１よりも不純物濃度が高くされた第１導電型のホールストッパ層１３を形成する。【選択図】図２

Description

本発明は、絶縁ゲート型電界効果トランジスタ（以下、ＩＧＢＴ（Insulated Gate Bipolar Transistorの略）という）素子が形成されたＩＧＢＴ領域と還流ダイオード（以下、ＦＷＤ（Free Wheeling Diodeの略）という）素子が形成されたＦＷＤ領域とを有する半導体装置に関する。

従来より、例えば、インバータ等のスイッチング素子として、ＩＧＢＴ素子と共にＦＷＤ素子を１チップに備えたＲＣ－ＩＧＢＴ（逆導通ＩＧＢＴ（Reverse-Conducting IGBTの略））構造を有する半導体装置が提案されている。

このようなＲＣ－ＩＧＢＴ構造を有する半導体装置では、リカバリ動作時において、過渡的に大きな逆方向電流が流れる。特に、ＩＧＢＴ領域とＦＷＤ領域との間の境界部においては、特許文献１に示されるように、ＩＧＢＴ領域の表面側に形成されたチャネル等の高濃度のＰ型領域からＦＷＤ領域の裏面側に形成されたＮ型のカソード層に向かってホールが注入される。そして、このホールの注入は、リカバリ時の最大逆方向電流の増加を招くため、抑制されることが望ましい。

このため、特許文献１に記載の半導体装置では、ＦＷＤ領域における第１のアノード層内に、Ｐ型不純物濃度が一定値とされた第２のアノード層を備えるようにしている。なお、第２のアノード層は、Ｐ型不純物濃度をある程度高くすることでラッチアップを抑制しつつ、あまり高くし過ぎないようにすることでホールの注入量を抑制することにより、高速スイッチングを可能としてリカバリ損失が低減されるように構成されている。

特開２０１５－１０９３４１号公報

しかしながら、特許文献１の構成では、ＩＧＢＴ領域とＦＷＤ領域とが隣接した配置とされていることから、ＩＧＢＴ領域の表面側に形成されたチャネル等の高濃度のＰ型領域からのホールの注入を十分に抑制することができない可能性がある。つまり、スイッチング損失の低減を十分に行えない可能性がある。さらに、カソード層側のキャリア密度が高くなることはテール電流の増大につながり、リカバリ破壊を招く可能性もある。

本発明は上記点に鑑み、リカバリ損失を十分に低減することができる半導体装置を提供することを目的とする。

上記目的を達成するための請求項１では、ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、ＩＧＢＴ領域と、ＦＷＤ領域と、ＩＧＢＴ領域とＦＷＤ領域との間に形成される境界領域（１ｃ）とを有し、第１導電型のドリフト層（１１）と、ドリフト層の表層部に形成された第２導電型のベース層（１２）と、ＩＧＢＴ領域において、ドリフト層のうちのベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、ＦＷＤ領域において、ドリフト層のうちのベース層側と反対側に形成された第１導電型のカソード層（２３）と、を含み、ベース層側の表面を一面（１０ａ）とし、コレクタ層およびカソード層側の面を他面（１０ｂ）とする半導体基板と、ＩＧＢＴ領域、ＦＷＤ領域、および境界領域に形成され、一方向を長手方向とすると共にベース層よりも深く形成されてドリフト層に達する複数のトレンチ（１４）内に、ゲート絶縁膜（１７）およびゲート電極（１８）が配置されたトレンチゲート構造と、ＩＧＢＴ領域におけるベース層の表層部において、トレンチと接する状態で形成された第１導電型のエミッタ領域（１５）と、エミッタ領域およびベース層と電気的に接続される上部電極（２０）と、コレクタ層およびカソード層と電気的に接続される下部電極（２３）と、を備えている。そして、境界領域には、ベース層とドリフト層との間に位置する部分に、ドリフト層よりも不純物濃度が高くされた第１導電型のホールストッパ層（１３）が形成されている。

これによれば、ＩＧＢＴ領域とＦＷＤ領域との間に境界領域を形成しているため、ＦＷＤ素子がオン状態である際、ＩＧＢＴ領域のベース層からＦＷＤ領域にキャリア（例えば、正孔）が流入することを抑制できる。また、境界領域１ｃでは、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層が形成されているため、ＦＷＤ素子がオン状態である際、ドリフト層へ正孔が供給されることを抑制できる。したがって、リカバリ損失の低減を図ることができる。

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。

第１実施形態における半導体装置の平面レイアウト図である。 図１中のII－II線に沿った半導体基板の断面における斜視断面図である。 図２中のIIIA－IIIA線に沿った断面図である。 図２中のIIIB－IIIB線に沿った断面図である。 ホールストッパ層が形成されている半導体装置のエネルギーバンド図である。 ホールストッパ層が形成されていない半導体装置のエネルギーバンド図である。 第１実施形態における半導体装置と、ホールストッパ層が形成されていない半導体装置との逆方向電流の特性を示した図である。 第１実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。 第２実施形態における半導体装置を構成する半導体基板の斜視断面図である。 第３実施形態における半導体装置を構成する半導体基板の斜視断面図である。 第４実施形態における半導体装置を構成する半導体基板の斜視断面図である。 第４実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。 第５実施形態における半導体装置を構成する半導体基板の斜視断面図である。 第５実施形態の変形例における半導体装置を構成する半導体基板の斜視断面図である。 第６実施形態における半導体装置を構成する半導体基板の斜視断面図である。 ＦＷＤ領域の他面側の平面図である。 第６実施形態の変形例におけるＦＷＤ領域の他面側の平面図である。 第６実施形態の変形例におけるＦＷＤ領域の他面側の平面図である。 第７実施形態における半導体基板の他面側の平面図である。

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。

（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、基板厚み方向に電流を流す縦型のＩＧＢＴ素子とＦＷＤ素子とが１つの基板に備えられたＲＣ－ＩＧＢＴ構造により構成されている。この半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として利用されると好適である。以下、本実施形態の半導体装置の構成について、具体的に説明する。

図１に示されるように、半導体装置は、セル領域１と、このセル領域１を囲む外周領域２とを備えている。

セル領域１は、図１、図２、図３Ａおよび図３Ｂに示されるように、ＩＧＢＴ素子が形成されたＩＧＢＴ領域１ａおよびＦＷＤ素子が形成されたＦＷＤ領域１ｂが一方向に沿って交互に形成されている。また、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂの間には、境界領域１ｃが形成されている。

具体的には、これらＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、図２、図３Ａおよび図３Ｂに示されるように、ドリフト層１１として機能するＮ^－型の半導体基板１０に形成されることによって１チップで形成されている。本実施形態では、ＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、半導体基板１０の一面１０ａの一方向に沿って延設されている。そして、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとは、延設方向と直交する方向に交互に繰り返し形成されており、境界領域１ｃは、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間にそれぞれ形成されている。なお、図１中では、ＩＧＢＴ領域１ａ、ＦＷＤ領域１ｂ、および境界領域１ｃは、紙面上下方向に沿って延設され、紙面左右方向に配列されている。

ドリフト層１１上には、Ｐ型のベース層１２が形成されている。つまり、半導体基板１０の一面１０ａ側には、ベース層１２が形成されている。そして、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃでは、ベース層１２とドリフト層１１との間に、ドリフト層１１よりも不純物濃度が高くされたＮ型のホールストッパー層（以下では、単にＨＳ層ともいう）１３が形成されている。

また、半導体基板１０には、ＩＧＢＴ領域１ａおよび境界領域１ｃにおいて、ベース層１２およびＨＳ層１３を貫通してドリフト層１１に達するように複数個のトレンチ１４が形成され、このトレンチ１４によってベース層１２およびＨＳ層１３が複数個に分離されている。また、半導体基板１０には、ＦＷＤ領域１ｂにおいて、ベース層１２を貫通してドリフト層１１に達するように複数個のトレンチ１４が形成され、このトレンチ１４によってベース層１２が複数個に分離されている。

なお、本実施形態では、複数のトレンチ１４は、半導体基板１０の一面１０ａの面方向のうちの一方向（すなわち、図２中の紙面奥行き方向）に沿って等間隔に形成されている。また、半導体基板１０の一面１０ａは、ベース層１２のうちのドリフト層１１と反対側の一面等によって構成されている。

ここで、本実施形態のベース層１２は、ＩＧＢＴ領域１ａと、ＦＷＤ領域１ｂおよび境界領域１ｃとで不純物濃度が変えられている。具体的には、ＩＧＢＴ領域１ａのベース層１２は、ＦＷＤ領域１ｂおよび境界領域１ｃのベース層１２よりも不純物濃度が高くされている。以下、ＩＧＢＴ領域１ａに形成されたベース層１２を第１ベース層１２ａともいい、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたベース層１２を第２ベース層１２ｂともいう。つまり、第２ベース層１２ｂは、第１ベース層１２ａよりも不純物濃度が低くされている。そして、本実施形態のＨＳ層１３は、ドリフト層１１よりも不純物濃度が高くされていると共に、第２ベース層１２ｂよりも不純物濃度が高くされている。

第１ベース層１２ａは、チャネル領域として機能しつつ、ボディ領域としても機能する部分である。そして、第１ベース層１２ａの表層部には、図２および図３Ｂに示されるように、部分的に、第１ベース層１２ａよりも深さが浅くされたＮ^＋型のエミッタ領域１５が形成されている。

エミッタ領域１５は、ドリフト層１１よりも高不純物濃度で構成され、第１ベース層１２ａ内において終端し、かつ、トレンチ１４の側面に接するように形成されている。本実施形態の場合、エミッタ領域１５は、各トレンチ１４の間において、トレンチ１４の長手方向に沿って等間隔に複数個点在させられている。言い換えると、エミッタ領域１５は、半導体基板１０の一面１０ａに対する法線方向（以下では、単に法線方向ともいう）から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、エミッタ領域１５は、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各エミッタ領域１５は、それぞれ隣合うトレンチ１４の両方の側面に接した状態となっている。

なお、複数のトレンチ１４の長手方向に対する垂直方向において、隣合う各エミッタ領域１５を繋げると直線状となるが、各トレンチ１４によって分断されているため、各エミッタ領域１５は矩形状となっている。そして、各エミッタ領域１５は、トレンチ１４の長手方向両端よりも内側に配置された状態となっている。

また、第１ベース層１２ａは、エミッタ領域１５が形成されていない部分において半導体基板１０の一面１０ａ側まで形成されており、この部分が後述する上部電極２０とオーミック接触させられる第１コンタクト領域１６ａとされる。そして、トレンチ１４の長手方向に沿った方向の長さを幅とすると、本実施形態では、第１コンタクト領域１６ａの幅は、エミッタ領域１５の幅と等しくされている。つまり、本実施形態では、第１コンタクト領域１６ａとエミッタ領域１５とは、面積比が１：１とされている。なお、本実施形態の第１コンタクト領域１６ａは、第１ベース層１２ａの一部によって構成されているが、部分的に表面濃度が高くされた領域が形成されることで構成されていてもよい。

そして、本実施形態では、第１コンタクト領域１６ａは、法線方向から視た際、エミッタ領域１５と同様の上面レイアウトとされており、第１ベース層１２ａのうちのエミッタ領域１５とされていない部分が第１コンタクト領域１６ａとされている。すなわち、第１コンタクト領域１６ａは、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第１コンタクト領域１６ａは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第１コンタクト領域１６ａは、隣合うトレンチ１４の両方の側面に接した状態となっている。

なお、複数のトレンチ１４の長手方向に対する垂直方向において、隣合う各第１コンタクト領域１６ａを繋げると直線状となるが、各第１コンタクト領域１６ａは、各トレンチ１４によって分断されているため、矩形状となっている。

ＦＷＤ領域１ｂでは、第２ベース層１２ｂは、アノードの一部として機能するアノード層を構成する。なお、ＦＷＤ領域１ｂにおける第２ベース層１２ｂには、ＩＧＢＴ領域１ａのようなエミッタ領域１５は形成されていないが、第２ベース層１２ｂよりも不純物濃度が高くされ、後述する上部電極２０とオーミック接触させられる第２コンタクト領域１６ｂが形成されている。

本実施形態では、第２コンタクト領域１６ｂは、トレンチ１４の長手方向に沿って複数個点在させられている。言い換えると、第２コンタクト領域１６ｂは、法線方向から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第２コンタクト領域１６ｂは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第２コンタクト領域１６ｂは、隣合うトレンチ１４の両方の側面に接した状態となっている。

また、各第２コンタクト領域１６ｂの深さは、第２ベース層１２ｂよりも浅くされている。そして、各第２コンタクト領域１６ｂの幅は、任意であるが、本実施形態では、第１コンタクト領域１６ａと等しくされている。つまり、本実施形態では、ＦＷＤ領域１ｂにおいて、第２コンタクト領域１６ｂと第２ベース層１２ｂのうち第２コンタクト領域１６ｂが形成されていない部分とは、面積比が１：１とされている。

同様に、境界領域１ｃでは、第２ベース層１２ｂは、第２ベース層１２ｂよりも不純物濃度が高くされ、後述する上部電極２０とオーミック接触させられる第３コンタクト領域１６ｃが形成されている。本実施形態では、第３コンタクト領域１６ｃは、トレンチ１４の長手方向に沿って複数個点在させられている。言い換えると、第３コンタクト領域１６ｃは、法線方向から視た際、複数のトレンチ１４の長手方向に対して交差するように延設されている。詳しくは、第３コンタクト領域１６ｃは、複数のトレンチ１４の長手方向に対して直交するように延設されている。そして、隣合うトレンチ１４の間に位置する各第３コンタクト領域１６ｃは、隣合うトレンチ１４の両方の側面に接した状態となっている。

また、各第３コンタクト領域１６ｃの深さは、第２コンタクト領域１６ｂと同じ深さとされている。そして、各第３コンタクト領域１６ｃの幅は、任意であるが、第２コンタクト領域１６ｂと等しくされている。つまり、本実施形態では、境界領域１ｃにおいて、第３コンタクト領域１６ｃと第２ベース層１２ｂのうち第２コンタクト領域１６ｂが形成されていない部分とは、面積比が１：１とされている。

各トレンチ１４内は、各トレンチ１４の内壁表面を覆うように形成されたゲート絶縁膜１７と、このゲート絶縁膜１７の上に形成されたポリシリコン等により構成されるゲート電極１８とにより埋め込まれている。これにより、トレンチゲート構造が構成されている。

本実施形態では、ＩＧＢＴ領域１ａに形成されたゲート電極１８は、図示しないゲート駆動回路と接続され、所望のゲート電圧が印加されるようになっている。一方、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたゲート電極１８は、後述する上部電極２０と接続される。つまり、ＦＷＤ領域１ｂおよび境界領域１ｃに形成されたゲート電極１８は、エミッタ接続されるようになっている。これにより、ＩＧＢＴ領域１ａでは、ＩＧＢＴ動作のためにゲート電圧としてハイレベル電圧が印加されると、トレンチ１４の側面においてチャネルが形成される。また、ＦＷＤ領域１ｂでは、ゲート電極１８がエミッタ電位とされることから、ＩＧＢＴ動作時にもチャネルは形成されず、所定のＦＷＤ動作を行う。

半導体基板１０の一面１０ａ上には、図３Ａおよび図３Ｂに示されるように、ＢＰＳＧ（Borophosphosilicate Glassの略）等で構成される層間絶縁膜１９が形成されている。そして、層間絶縁膜１９には、ＩＧＢＴ領域１ａにおいて、エミッタ領域１５の一部および第１コンタクト領域１６ａを露出させるコンタクトホール１９ａが形成されている。また、層間絶縁膜１９には、ＦＷＤ領域１ｂおいて、第２ベース層１２ｂや第２コンタクト領域１６ｂを露出させるコンタクトホール１９ｂが形成されている。層間絶縁膜１９には、境界領域１ｃにおいて、エミッタ領域１５および第３コンタクト領域１６ｃを露出させるコンタクトホール１９ｃが形成されている。さらに、本実施形態では、層間絶縁膜１９には、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、ゲート電極１８を露出させるコンタクトホール１９ｄが形成されている。

層間絶縁膜１９上には上部電極２０が形成されている。この上部電極２０は、ＩＧＢＴ領域１ａにおいて、コンタクトホール１９ａを通じてエミッタ領域１５および第１コンタクト領域１６ａと電気的に接続されている。上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、コンタクトホール１９ｂ、１９ｃを通じて第２ベース層１２ｂ、第２コンタクト領域１６ｂ、第３コンタクト領域１６ｃと電気的に接続されている。さらに、上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃにおいて、コンタクトホール１９ｄを通じてゲート電極１８と接続されている。つまり、上部電極２０は、ＩＧＢＴ領域１ａにおいてはエミッタ電極として機能し、ＦＷＤ領域１ｂにおいてはアノード電極として機能する。

なお、本実施形態の上部電極２０は、ＩＧＢＴ領域１ａでは、エミッタ領域１５および第１コンタクト領域１６ａとオーミック接触している。上部電極２０は、ＦＷＤ領域１ｂおよび境界領域１ｃでは、第２コンタクト領域１６ｂおよび第３コンタクト領域１６ｃとオーミック接触しており、第２ベース層１２ｂとショットキー接触している。

ドリフト層１１のうちのベース層１２側と反対側、つまり半導体基板１０の他面１０ｂ側には、不純物濃度がドリフト層１１よりも高くされたＮ型のフィールドストップ（以下、ＦＳという）層２１が形成されている。このＦＳ層２１は、必須のものではないが、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図ると共に、半導体基板１０の他面１０ｂ側から注入されるホールの注入量を制御するために備えてある。

また、ＩＧＢＴ領域１ａおよび境界領域１ｃでは、ＦＳ層２１を挟んでドリフト層１１と反対側に、Ｐ型のコレクタ層２２が形成され、ＦＷＤ領域１ｂでは、ＦＳ層２１を挟んでドリフト層１１と反対側にＮ型のカソード層２３が形成されている。つまり、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃと、ＦＷＤ領域１ｂとは、半導体基板１０の他面１０ｂ側に形成される層がコレクタ層２２であるかカソード層２３であるかによって区画されている。

さらに、半導体基板１０の他面１０ｂにおいて、コレクタ層２２やカソード層２３の表面には下部電極２４が形成されている。この下部電極２４は、ＩＧＢＴ領域１ａおよび境界領域１ｃにおいてはコレクタ電極として機能し、ＦＷＤ領域１ｂにおいてはカソード電極として機能するものである。

このように構成されていることにより、ＩＧＢＴ領域１ａにおいては、第１ベース層１２ａをベース、エミッタ領域１５をエミッタ、コレクタ層２２をコレクタとするＩＧＢＴ素子が構成される。また、ＦＷＤ領域１ｂにおいては、第２ベース層１２ｂおよび第２コンタクト領域１６ｂをアノードとし、ドリフト層１１、カソード層２３をカソードとしてＰＮ接合されたＦＷＤ素子が構成される。

以上が本実施形態の半導体装置の構成である。本実施形態では、このようにして共通の半導体基板１０にＩＧＢＴ領域１ａおよびＦＷＤ領域１ｂが形成されている。なお、本実施形態では、Ｎ型、Ｎ^＋型、Ｎ^－型が第１導電型に相当しており、Ｐ型、Ｐ^＋型、Ｐ^－型が第２導電型に相当している。また、上記のように構成されていることにより、半導体基板１０は、ドリフト層１１、ベース層１２、ＨＳ層１３、エミッタ領域１５、第１コンタクト領域１６ａ、第２コンタクト領域１６ｂ、第３コンタクト領域１６ｃ、ＦＳ層２１、コレクタ層２２、カソード層２３を有する構成とされている。

次に、上記半導体装置の作動および効果について説明する。

まず、半導体装置は、下部電極２４に上部電極２０より高い電圧が印加されると、ベース層１２とドリフト層１１との間に形成されるＰＮ接合が逆導通状態となって空乏層が形成される。そして、ゲート電極１８に、絶縁ゲート構造の閾値電圧Ｖｔｈ未満であるローレベル（例えば、０Ｖ）の電圧が印加されているときには、上部電極２０と下部電極２４との間に電流は流れない。

ＩＧＢＴ素子をオン状態にするには、下部電極２４に上部電極２０より高い電圧が印加された状態で、ＩＧＢＴ領域１ａに形成されたゲート電極１８に、絶縁ゲート構造の閾値電圧Ｖｔｈ以上であるハイレベルの電圧が印加されるようにする。これにより、第１ベース層１２ａのうちのゲート電極１８が配置されるトレンチ１４と接している部分に反転層が形成される。そして、ＩＧＢＴ素子は、エミッタ領域１５から反転層を介して電子がドリフト層１１に供給されることによってコレクタ層２２から正孔がドリフト層１１に供給され、伝導度変調によりドリフト層１１の抵抗値が低下することでオン状態となる。

この際、本実施形態では、ＩＧＢＴ領域１ａおよび境界領域１ｃには、ドリフト層１１とベース層１２との間に、ＨＳ層１３が形成されている。このため、ドリフト層１１に供給された正孔がベース層１２側に抜け難くなり、オン電圧の低減を図ることができる。

また、ＩＧＢＴ素子をオフ状態にし、ＦＷＤ素子をオン状態にする（すなわち、ＦＷＤ素子をダイオード動作させる）際には、上部電極２０と下部電極２４に印加する電圧をスイッチングし、上部電極２０に下部電極２４より高い電圧を印加する順電圧印加を行う。これにより、上部電極２０からベース層１２を介してドリフト層１１へ正孔が供給されると共にカソード層２３からドリフト層１１へ電子が供給されることでＦＷＤ素子がダイオード動作をする。

この際、境界領域１ｃには、ドリフト層１１と第２ベース層１２ｂとの間に、ドリフト層１１よりも不純物濃度が高くされたＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際、図４Ａおよび図４Ｂに示されるように、ＨＳ層１３と第２ベース層１２ｂとの間の障壁は、ドリフト層１１と第２ベース層１２ｂとの間の障壁よりも大きくなる。したがって、ＦＷＤ素子がオン状態である際、境界領域１ｃにＨＳ層１３が形成されている本実施形態の半導体装置では、ＨＳ層１３が形成されていない半導体装置と比較すると、第２ベース層１２ｂからドリフト層１１に供給される正孔を低減できる。

なお、図４Ａおよび図４Ｂにおいて、Ｅｃは、伝導帯のエネルギー準位の最小値、Ｅｖは、価電子帯のエネルギー準位の最小値、Ｅｆは、フェルミ準位を示している。また、図４Ａおよび図４Ｂでは、半導体基板１０の一面１０ａを深さの基準としている。

さらに、本実施形態では、境界領域１ｃにおける第２ベース層１２ｂは、ＩＧＢＴ領域１ａにおける第１ベース層１２ａよりも不純物濃度が低くされ、上部電極２０とショットキー接触している。このため、境界領域１ｃでは、主に、上部電極２０から第３コンタクト領域１６ｃを介して第２ベース層１２ｂへ正孔が供給される。したがって、境界領域１ｃにおける第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされて上部電極２０とオーミック接触している場合と比較すると、ＦＷＤ素子がオン状態である際に、上部電極２０から第２ベース層１２ｂに供給される正孔そのものを低減できる。

その後、ＦＷＤ素子をオン状態からオフ状態にする際には、下部電極２４に上部電極２０より高い電圧を印加する逆電圧印加を行う。つまり、ＦＷＤ素子に順方向電流が流れている状態から当該電流を遮断する際、下部電極２４に上部電極２０より高い電圧を印加する逆電圧印加を行う。これにより、ＦＷＤ素子がリカバリ状態となる。

この際、本実施形態では、上記のように、ＦＷＤ素子がオン状態である際にドリフト層１１へ正孔が供給されることを抑制している。このため、リカバリ電流を低減でき、リカバリ損失Ｅｒｒの低減を図ることができる。

具体的には、本発明者らが検討したところ、図５に示されるように、ＨＳ層１３が形成されている本実施形態の半導体装置では、ＨＳ層１３が形成されていない半導体装置と比較して、最大逆方向電流Ｉｒｒおよびテール電流を低減できることが確認された。そして、この図中の逆方向電流Ｉｒの積分値、つまり電流値がマイナスとなる領域の面積がリカバリ損失Ｅｒｒに相当することから、最大逆方向電流Ｉｒｒを低下することにより、リカバリ損失Ｅｒｒを低減することが可能となることが確認される。

以上説明した本実施形態では、ＩＧＢＴ領域１ａとＦＷＤ領域１ｂとの間に境界領域１ｃを形成している。このため、ＦＷＤ素子がオン状態である際、ＩＧＢＴ領域１ａの第１ベース層１２ａからＦＷＤ領域１ｂに正孔が流入することを抑制できる。そして、境界領域１ｃでは、ドリフト層１１と第２ベース層１２ｂとの間に、ＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際に、境界領域１ｃからドリフト層１１へ正孔が供給されることを抑制できる。したがって、リカバリ損失Ｅｒｒの低減を図ることができる。

また、本実施形態では、境界領域１ｃにおける第２ベース層１２ｂは、ＩＧＢＴ領域１ａにおける第１ベース層１２ａよりも不純物濃度が低くされ、上部電極２０とショットキー接触している。このため、境界領域１ｃにおける第２ベース層１２ｂが第１ベース層１２ａと同じ不純物濃度とされて上部電極２０とオーミック接触している場合と比較して、ＦＷＤ素子がオン状態である際に、境界領域１ｃでは、第２ベース層１２ｂに供給される正孔を低減できる。したがって、リカバリ損失Ｅｒｒの低減をさらに図ることができる。

また、本実施形態では、ＩＧＢＴ領域１ａにおいて、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層１３を形成している。このため、ＩＧＢＴ素子がオン状態である際、ドリフト層１１に供給された正孔がベース層１２側に抜け難くなり、オン電圧の低減を図ることができる。

（第１実施形態の変形例）
上記第１実施形態の変形例について説明する。上記第１実施形態において、図６に示されるように、ＩＧＢＴ領域１ａには、ＨＳ層１３が形成されていなくてもよい。また、上記第１実施形態において、特に図示しないが、第２ベース層１２ｂは、第１ベース層１２ａと同じ不純物濃度とされていてもよい。さらに、上記第１実施形態において、境界領域１ｃは、半導体基板１０の他面１０ｂ側がカソード層２３とされていてもよい。これらのような半導体装置としても、少なくとも境界領域１ｃにＨＳ層１３が形成されていれば、ＦＷＤ素子がオン状態である際には、ドリフト層１１への正孔の供給が抑制されるため、リカバリ損失Ｅｒｒの低減を図ることができる。なお、後述する各実施形態においても、これらの構成は適宜適用可能である。

（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、境界領域１ｃにおけるゲート電極１８の接続形態を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図７に示されるように、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極と同電位とされるようになっている。つまり、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極１８と同様に、所望のゲート電圧が印加されるようになっている。

以上説明した本実施形態によれば、境界領域１ｃのゲート電極１８がＩＧＢＴ領域１ａのゲート電極１８と同電位とされるようになっている。このため、ゲート電極１８に所定電圧が印加されている場合には、図７に示されるように、第２ベース層１２ｂのうちのトレンチ１４の側面に接する部分にチャネルｃｈが形成される。なお、図７では、境界領域１ｃのチャネルｃｈのみを示しているが、実際には、ＩＧＢＴ領域１ａにもチャネルｃｈが形成されている。そして、この状態でＦＷＤ素子がオン状態となると、境界領域１ｃでは、チャネルｃｈによってベース層１２を正孔が通過できる領域が減少するため、ドリフト層１１に供給される正孔が少なくなる。したがって、本実施形態の半導体装置では、リカバリ損失Ｅｒｒの低減をさらに図ることができる。

（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１ｂにもＨＳ層１３を形成したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図８に示されるように、ＦＷＤ領域１ｂにおいても、ドリフト層１１と第２ベース層１２ｂとの間にＨＳ層１３が形成されている。ここで、本実施形態では、ＨＳ層１３のうちのＩＧＢＴ領域１ａおよび境界領域１ｃに形成されている部分を第１ＨＳ層１３ａとし、ＦＷＤ領域１ｂに形成されている部分を第２ＨＳ層１３ｂとする。

そして、本実施形態では、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度が低くされている。本実施形態では、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度のピーク濃度が低くされることにより、第１ＨＳ層１３ａよりも不純物濃度が低くされている。但し、第２ＨＳ層１３ｂにおいても、不純物濃度は、ドリフト層１１より高くされている。なお、本実施形態では、第２ＨＳ層１３ｂと第１ＨＳ層１３ａとは、半導体基板１０の厚さ方向に沿った厚さが等しくされている。

以上説明した本実施形態では、ＦＷＤ領域１ｂにもＨＳ層１３が形成されている。このため、ＦＷＤ素子がオン状態である際、ＦＷＤ領域１ｂおいても、第２ベース層１２ｂからドリフト層１１に正孔が供給されることを抑制できる。したがって、リカバリ損失Ｅｒｒをさらに低減することができる。但し、ＦＷＤ領域１ｂにＨＳ層１３を形成することにより、第２ベース層１２ｂからドリフト層１１に正孔が供給され難くなることで順方向電圧Ｖｆが増加することが懸念される。したがって、本実施形態では、さらに、第２ＨＳ層１３ｂは、第１ＨＳ層１３ａよりも不純物濃度が低くされている。これにより、本実施形態では、順方向電圧Ｖｆが増加することを抑制しつつ、リカバリ損失Ｅｒｒをさらに抑制できる。

（第３実施形態の変形例）
上記第３実施形態の変形例について説明する。上記第３実施形態において、第２ＨＳ層１３ｂは、不純物濃度が第１ＨＳ層１３ａ以上とされていてもよい。このような半導体装置としても、ＦＷＤ領域１ｂに第２ＨＳ層１３ｂが形成されていることにより、さらに、リカバリ損失Ｅｒｒの低減を図ることができる。

（第４実施形態）
第４実施形態について説明する。本実施形態は、第３実施形態に対し、ＨＳ層１３の構成を変更したものである。その他に関しては、第３実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、第１ＨＳ層１３ａおよび第２ＨＳ層１３ｂは、不純物濃度のピーク濃度が等しくされているが、図９に示されるように、第１ＨＳ層１３ａが第２ＨＳ層１３ｂよりも厚く形成されている。そして、本実施形態では、このように厚さが異なることにより、第２ＨＳ層１３ｂの不純物濃度が第１ＨＳ層１３ａの不純物濃度よりも低くされている。なお、本実施形態では、第２ＨＳ層１３ｂは、ベース層１２との境界が第１ＨＳ層１３ａとベース層１２との境界と等しくなる位置に形成されている。

このように、第１ＨＳ層１３ａを第２ＨＳ層１３ｂより厚くすることで第２ＨＳ層１３ｂの不純物濃度が第１ＨＳ層１３ａの不純物濃度より低くなるようにしても、上記第３実施形態と同様の効果を得ることができる。

（第４実施形態の変形例）
上記第４実施形態の変形例について説明する。第４実施形態において、第２ＨＳ層１３ｂは、図１０に示されるように、ドリフト層１１との境界が第１ＨＳ層１３ａとドリフト層１１との境界と等しくなる位置に形成されていてもよい。

（第５実施形態）
第５実施形態について説明する。本実施形態は、第１実施形態に対し、半導体基板１０の一面１０ａにおける第３コンタクト領域１６ｃと第２ベース層１２ｂとの比率を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１１に示されるように、各第３コンタクト領域１６ｃの幅は、第２コンタクト領域１６ｂの幅よりも狭くされている。そして、本実施形態では、第３コンタクト領域１６ｃと第２ベース層１２ｂのうち第３コンタクト領域１６ｃが形成されていない部分との面積比は、１：２となるように、第３コンタクト領域１６ｃの幅が調整されている。

以上説明した本実施形態では、第３コンタクト領域１６ｃの幅が第２コンタクト領域１６ｂの幅よりも狭くされている。このため、境界領域１ｃでは、ＦＷＤ領域１ｂよりも、単位面積当たりの高濃度Ｐ型層の形成面積やオーミック接触面積比が少なくなる。したがって、境界領域１ｃでは、さらに第２ベース層１２ｂに供給される正孔を低減でき、さらにリカバリ損失Ｅｒｒの低減を図ることができる。

（第５実施形態の変形例）
上記第５実施形態の変形例について説明する。上記第５実施形態において、図１２に示されるように、第３コンタクト領域１６ｃは形成されていなくてもよい。すなわち、境界領域１ｃでは、上部電極２０が第２ベース層１２ｂのみとショットキー接触されるようにしてもよい。

また、上記第５実施形態や第５実施形態の変形例のように、境界領域１ｃにおいて、ＦＷＤ領域１ｂよりも単位面積当たりの高濃度Ｐ型層の形成面積やオーミック接触面積比を少なくした場合には、この構成によっても境界領域１ｃで第２ベース層１２ｂに供給される正孔を低減できる。このため、境界領域１ｃには、ＨＳ層１３が形成されていなくてもよい。

（第６実施形態）
第６実施形態について説明する。本実施形態は、第１実施形態に対し、ＦＷＤ領域１ｂにおける他面１０ｂ側の構成を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１３および図１４に示されるように、ＦＷＤ領域１ｂでは、他面１０ｂ側において、カソード層２３内に部分的にＰ^＋型の不純物層にて構成される抑制層２５が形成されている。本実施形態では、抑制層２５は、トレンチ１４の長手方向に沿って複数本延設されていると共に、それぞれが等間隔に配置されている。なお、抑制層２５の不純物濃度については任意であるが、コレクタ層２２と同時に形成する場合、コレクタ層２２と同じ濃度となる。また、図１３中のＦＷＤ領域１ｂは、図１４中のXIII－XIII線に沿った断面にも相当している。

以上説明した本実施形態では、Ｎ型のカソード層２３内にＰ型の抑制層２５が形成されている。このため、ＦＷＤ素子がオン状態である際、上部電極２０から注入されたホールが抑制層２５に到達した場合には無効キャリアとすることができる。このため、さらにホールを低減することが可能になり、さらにリカバリ損失Ｅｒｒを低減することができる。

（第６実施形態の変形例）
上記第６実施形態の変形例について説明する。上記第６実施形態において、図１５Ａに示されるように、抑制層２５は、トレンチ１４の長手方向と交差する直交方向に延設されていてもよい。また、図１５Ｂに示されるように、抑制層２５は、カソード層２３内において点在するように形成されていてもよい。つまり、抑制層２５は、カソード層２３が格子状となるように形成されていてもよい。

さらに、上記第６実施形態において、境界領域１ｃは、半導体基板１０の他面１０ｂ側がカソード層２３とされ、当該カソード層２３内に抑制層２５が形成された構成とされていてもよい。

（第７実施形態）
第７実施形態について説明する。本実施形態は、第６実施形態に対し、抑制層２５の配置の仕方を変更したものである。その他に関しては、第６実施形態と同様であるため、ここでは説明を省略する。

本実施形態では、図１６に示されるように、ＦＷＤ領域１ｂでは、半導体基板１０の他面１０ｂにおいて、境界領域１ｃ側の外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積は、外縁領域１ｄの内縁側に位置する内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくされている。本実施形態では、外縁領域１ｄに抑制層２５が格子状に形成されることにより、外縁領域１ｄのカソード層２３の形成面積が内縁領域１ｅのカソード層２３の形成面積より小さくされている。さらに詳しくは、外縁領域１ｄのカソード層２３の形成面積は、内縁領域１ｅ側から境界領域１ｃ側に向かって徐々に小さくされている。

以上説明した本実施形態によれば、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積は、内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくされている。このため、ＦＷＤ素子がオン状態である際、ＦＷＤ領域１ｂでは、外縁領域１ｄの方が内縁領域１ｅよりも電流密度が小さくなる。したがって、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積が内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積以上とされている場合と比較して、ＦＷＤ素子がオン状態である際、境界領域１ｃおよびＩＧＢＴ領域１ａからＦＷＤ領域１ｂに正孔が流入することを抑制できる。したがって、さらにリカバリ損失Ｅｒｒを低減することができる。

（第７実施形態の変形例）
上記第７実施形態の変形例について説明する。上記第７実施形態では、外縁領域１ｄに抑制層２５が格子状に形成されることにより、外縁領域１ｄのカソード層２３の形成面積が内縁領域１ｅのカソード層２３の形成面積より小さくされている例について説明した。しかしながら、上記第７実施形態では、外縁領域１ｄにおける単位面積当たりのカソード層２３の形成面積が、内縁領域１ｅにおける単位面積当たりのカソード層２３の形成面積より小さくなるのであれば、カソード層２３および抑制層２５の形状は適宜変更可能である。

（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。

例えば、上記各実施形態において、第１導電型はＰ型とされ、第２導電型はＮ型とされていてもよい。

また、上記各実施形態において、ＦＷＤ領域１ｂと境界領域１ｃの第２ベース層１２ｂの不純物濃度は、異なった濃度とされていてもよい。

さらに、上記各実施形態において、ＩＧＢＴ領域１ａは、隣合うトレンチゲート構造の間の第１ベース層１２ａにエミッタ領域１５が形成されていない部分を備えるようにしてもよい。すなわち、ＩＧＢＴ領域１ａは、いわゆる間引き構造を備えるようにしてもよい。

また、上記各実施形態で示したＩＧＢＴ素子やＦＷＤ素子の素子構造は一例を示したに過ぎず、他の構造とすることもできる。例えば、上記各実施形態では、ＩＧＢＴ素子について、第１ベース層１２ａは、チャネル領域としてだけでなくボディ領域としても機能させるようにした例を説明したが、チャネル領域としてのみ機能する構成としてもよい。そして、第１ベース層１２ａの表層部に、第１ベース層１２ａよりも不純物濃度が高くされたボディ領域を形成するようにしてもよい。この場合、例えば、各トレンチゲート構造の間において、トレンチ１４に接するようにエミッタ領域１５を形成し、エミッタ領域１５を挟んでトレンチ１４と反対側、つまりトレンチ１４から離れた位置にＰ型のボディ領域を形成した構造としてもよい。そして、ボディ領域の表面が第１ベース層１２ａにおける第１コンタクト領域１６ａを構成するようにしてもよい。

さらに、上記各実施形態を適宜組み合わせるようにしてもよい。例えば、上記第２実施形態を上記第３～第７実施形態に組み合わせ、境界領域１ｃのゲート電極１８は、ＩＧＢＴ領域１ａのゲート電極１８と同電位とされるようにしてもよい。また、上記第３、第４実施形態を上記第５～第７実施形態に組み合わせ、ＦＷＤ領域１ｂにもＨＳ層１３を形成するようにしてもよい。また、上記第５実施形態を上記第６、第７実施形態に組み合わせ、半導体基板１０の一面１０ａにおける第３コンタクト領域１６ｃと第２ベース層１２ｂとの面積比を変更するようにしてもよい。そして、上記各実施形態を組み合わせたもの同士をさらに組み合わせるようにしてもよい。

１ａ ＩＧＢＴ領域
１ｂ ＦＷＤ領域
１ｃ 境界領域
１０ 半導体基板
１１ ドリフト層
１２ ベース層
１３ ＨＳ層（ホールストッパ層）
２２ コレクタ層
２３ カソード層

Claims (8)

1. ＩＧＢＴ素子を有するＩＧＢＴ領域（１ａ）と、ＦＷＤ素子を有するＦＷＤ領域（１ｂ）とが共通の半導体基板（１０）に形成されている半導体装置であって、
   前記ＩＧＢＴ領域と、前記ＦＷＤ領域と、前記ＩＧＢＴ領域と前記ＦＷＤ領域との間に形成される境界領域（１ｃ）とを有し、第１導電型のドリフト層（１１）と、前記ドリフト層の表層部に形成された第２導電型のベース層（１２）と、前記ＩＧＢＴ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第２導電型のコレクタ層（２２）と、前記ＦＷＤ領域において、前記ドリフト層のうちの前記ベース層側と反対側に形成された第１導電型のカソード層（２３）と、を含み、前記ベース層側の表面を一面（１０ａ）とし、前記コレクタ層および前記カソード層側の面を他面（１０ｂ）とする前記半導体基板と、
   前記ＩＧＢＴ領域、前記ＦＷＤ領域、および前記境界領域に形成され、一方向を長手方向とすると共に前記ベース層よりも深く形成されて前記ドリフト層に達する複数のトレンチ（１４）内に、ゲート絶縁膜（１７）およびゲート電極（１８）が配置されたトレンチゲート構造と、
   前記ＩＧＢＴ領域におけるベース層の表層部において、前記トレンチと接する状態で形成された第１導電型のエミッタ領域（１５）と、
   前記エミッタ領域および前記ベース層と電気的に接続される上部電極（２０）と、
   前記コレクタ層および前記カソード層と電気的に接続される下部電極（２３）と、を備え、
   前記境界領域には、前記ベース層と前記ドリフト層との間に位置する部分に、前記ドリフト層よりも不純物濃度が高くされた第１導電型のホールストッパ層（１３）が形成されている半導体装置。
2. 前記ＦＷＤ領域には、前記ベース層と前記ドリフト層との間に位置する部分に前記ホールストッパ層が形成されている請求項１に記載の半導体装置。
3. 前記ＦＷＤ領域に形成されたホールストッパ層は、前記境界領域に形成されたホールストッパ層よりも不純物濃度が低くされている請求項２に記載の半導体装置。
4. 前記境界領域に形成されたホールストッパ層は、前記ベース層のうちの前記ＦＷＤ領域に形成された部分よりも不純物濃度が高くされている請求項１ないし３のいずれか１つに記載の半導体装置。
5. 前記ベース層は、前記ＩＧＢＴ領域に形成された部分を第１ベース層（１２ａ）とし、前記ＦＷＤ領域および前記境界領域に形成された部分を第２ベース層（１２ｂ）とすると、前記第２ベース層の不純物濃度が前記第１ベース層の不純物濃度よりも低くされている請求項１ないし４のいずれか１つに記載の半導体装置。
6. 前記ＦＷＤ領域および前記境界領域では、前記第２ベース層の表層部に、前記第２ベース層よりも不純物濃度が高くされた第２導電型のコンタクト領域（１６ｂ、１６ｃ）が部分的に形成されており、
   前記半導体基板の一面において、前記境界領域における単位面積当たりの前記コンタクト領域の形成面積は、前記ＦＷＤ領域における単位面積当たりの前記コンタクト領域の形成面積より小さくされている請求項５に記載の半導体装置。
7. 前記ＦＷＤ領域では、前記カソード層内に第２導電型の抑制層（２５）が形成されている請求項１ないし６のいずれか１つに記載の半導体装置。
8. 前記ＦＷＤ領域では、前記半導体基板の他面において、前記境界領域側の外縁領域（１ｄ）における単位面積当たりの前記カソード層の形成面積が、前記外縁領域の内縁側に位置する内縁領域（１ｅ）における単位面積当たりの前記カソード層の形成面積より小さくされている請求項７に記載の半導体装置。

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