KR100415413B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명의 반도체장치는, 반도체기판의 이면측에 형성된 드레인영역과, 드레인영역상에 형성되고 부분적으로 복수의 개소에서 기판의 주면에 노출되는 부분을 갖는 베이스영역, 일면이 상기 베이스영역과 접하고 타면이 기판의 주면에 노출되는 소스영역, 기판의 주면으로부터 종방향으로 저면이 드레인영역 안에 배치되도록 형성된 트렌치의 실질적으로 측벽에만 형성된 게이트절연막, 트렌치내에 매립되고 그 상면이 소스영역과 베이스영역의 접합면보다 상부에 있으면서 기판 주면보다 낮은 위치에 형성되어 있는 게이트전극 및, 트렌치의 게이트전극이 매립되어 있지 않은 부분에 매립된 매립절연막을 구비한다.
Description
본 발명은 반도체기판에 형성된 트렌치내에 게이트전극을 매립하고, 그 트렌치 측면을 채널영역으로 하는 종형 파워 MOSFET의 게이트구조 및 그 제조방법에 관한 것이다.
종래의 반도체기판에 형성된 트렌치내에 게이트전극을 매립하고, 그 트렌치 측면을 채널영역으로 하는 종형 파워 MOSFET(이하, UMOS라 한다)는, 폴리실리콘 등의 게이트전극이 매립된 복수의 트렌치를 갖추고, 그 트렌치간의 피치가 약 2.3∼3.0㎛정도로 구성되어 있다.
도 1은 종래의 트렌치 접속(trench contact)형 UMOS의 단면도이고, 도 2는 그 평면도이다. 도 2의 Ⅰ-Ⅰ선에 따른 부분의 단면도가 도 1이다. 반도체기판(101)은, 예컨대 p형 실리콘기판을 사용한다. 반도체기판(101)의 표면영역에는 n형 불순물이 도프된 n베이스영역(102)이 형성되어 있다.n베이스영역(102)의 위에는, 반도체기판(101)의 주면으로 되는 p소스영역(103)이 형성되어 있다. 이들 영역이 형성되어 있지 않은 반도체기판의 이면 측의 영역은 p드레인영역(101')으로 되어 있다.
반도체기판(101)의 주면으로부터 내부로 향하여 복수의 트렌치(110)가 형성되어 있다. 트렌치(110)는 p소스영역(103)이 형성된 주면으로부터 p드레인영역(101')의 소정의 깊이까지 도달하고 있다. 트렌치(110)의 측벽에는, 예컨대 열산화에 의해 형성된 실리콘산화막 등의 게이트절연막(104)이 형성되어 있다.
이 게이트절연막(104)은 트렌치(110) 측벽으로부터 트렌치 주변의 반도체기판(101)의 주면상에 연재(延在)되어 있고, 그 연재부분의 트렌치(110)의 개구단(開口端)으로부터 선단(先端)부분까지의 거리(d)는 0.4∼0.5㎛정도이다.
게이트절연막(104)에 피복된 트렌치(110)에는 폴리실리콘 등으로 이루어진 게이트전극(105)이 매립되어 있다. 이 폴리실리콘 게이트(105)의 표면은, 반도체기판(101)의 주면과 거의 동일 레벨로 되어 있다. 폴리실리콘 게이트(105)의 표면 및 게이트절연막(104)의 표면에는 CVD 등에 의해 형성된 실리콘산화막 등의 층간절연막(interlayer insulating film; 106)이 퇴적형성되어 있다. 더욱이, 반도체기판(101)의 주면에는 트렌치(110) 사이에 층간절연막(106)을 관통하여 베이스영역(104)에 도달하는 개구(107)가 형성되어 있다.
개구(107)는 트렌치(110) 사이에 있고, 도 2에 나타낸 바와 같이 반도체기판(101)의 주면에 엇비슷하게 교차된 모양으로 배치되어 있다. 또, 각 트렌치(110)내에 매립된 폴리실리콘 게이트(105)는 서로 전기적으로 접속되도록 배선되고(도시하지 않음), 반도체기판(101)의 주면에 형성된 게이트 인출전극(105a)과 전기적으로 접속되어 있다.
이상의 상태에서 반도체기판(101)의 주면은, 개구(107) 및 게이트 인출전극(105a)을 제외하고 층간절연막(106)에 의해 피복되어 있다. 층간절연막(106)상에는, 게이트 인출전극(105a)과는 전기적으로 절연되도록 소스전극(108)이 형성되어 있다.
소스전극(108)은 개구(107) 내부에도 매립되어 개구(107) 내부에 노출되어 있는 소스영역(103) 및 베이스영역(102)과 전기적으로 접속되어 있다. 소스전극(108)은, 예컨대 알루미늄으로 이루어지고, 소스영역(103) 및 베이스영역(102)과 접속하는 부분에는 장벽금속층(도시하지 않음)이 개재되어 있다. 또, 반도체기판(101)의 이면에는 드레인영역(101')과 전기적으로 접속된 드레인전극(109)이 형성되어 있다.
그러나, 이 구조에서는 폴리실리콘 게이트(105)와 소스전극(108) 사이의 절연을 보호하기 위해, 그리고 노광기술의 정합어긋남 마진을 확보하기 위해, 층간절연막(106)을 에칭하여 개구(107)를 형성할 때에 트렌치(110)의 개구단으로부터 개구(107)의 단(端)까지 거리를 갖게 하고 있다. 즉, 그 부분은 그 아래의 게이트절연막(104)과 더불어 층간절연막(106)이 에칭제거되지 않고 남겨져 있다. 그리고, 이 부분의 남겨지는 폭은 0.4∼0.5㎛정도이다. 이 부분이 전술한 연재부분이고, 트렌치(110)의 개구단으로부터 연재부분의 선단부분까지의 거리(d)는소스전극(108)과 폴리실리콘 게이트(105) 사이의 절연거리에 상당한다.
이와 같이, 이 구조에서는 층간절연막(106)의 남겨지는 폭(d)을 트렌치(110)의 개구폭에 대해 한쪽에서 0.4㎛이상 넓게 형성하고 있다. 또, 소스·베이스 인출전극(108)은 반도체기판(101)내에 매립하여 형성하기 때문에 그 개구폭은 적어도 0.8㎛는 필요하다.
이상의 요건으로부터 종래의 방법에서는 트렌치의 셀피치는 2㎛가 한계라고 생각되고, 그 이상의 축소(shrink)는 곤란하게 되어 있다. 이 때문에, 셀피치의 간격을 충분히 축소시킬 수 있는, 트렌치 측면을 채널로 하는 종형 파워 MOSFET를 갖춘 반도체장치 및 그 제조방법의 실현이 요망되고 있었다.
본 발명은 상기의 점을 감안하여 이루어진 것으로, 셀피치의 간격을 충분히 축소시킬 수 있는, 트렌치 측면을 채널로 하는 종형 파워 MOSFET를 갖춘 반도체장치 및 그 제조방법을 제공하는 것을 목적으로 한다.
도 1은 종래의 UMOS 구조의 반도체장치의 부분단면도,
도 2는 도 1의 반도체장치의 평면도(도 2중의 Ⅰ-Ⅰ선에 따른 단면도가 도 1에 도시됨),
도 3은 본 발명의 제1실시예에 따른 UMOS 구조를 갖는 반도체장치의 부분단면도,
도 4는 제1실시예의 반도체기판의 사시도,
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도,
도 6은 제1실시예의 반도체장치의 평면도(도 6중의 Ⅲ-Ⅲ선에 따른 단면도가 도 3에 도시됨),
도 7은 제1실시예의 반도체장치의 제조법을 설명하기 위한 단면도,
도 8은 제2실시예에 따른 UMOS 구조의 반도체장치의 단면도,
도 9는 제2실시예의 반도체기판의 사시도,
도 10은 도 9의 Ⅹ-Ⅹ선에 따른 단면도,
도 11은 제2실시예의 반도체장치의 평면도(도 11중의 Ⅷ-Ⅷ선에 따른 단면도가 도 8에 도시됨),
도 12a 및 도 12b는 제2실시예의 반도체장치의 제조법을 설명하기 위한 단면도,
도 13은 제2실시예의 반도체기판 전체를 나타낸 단면도,
도 14는 제3실시예에 따른 UMOS 구조의 반도체장치의 단면도,
도 15는 제3실시예의 반도체장치의 제조법을 설명하기 위한 단면도,
도 16은 제3실시예의 단면도로, 제2실시예의 도 10에 대응하는 도면이다.
본 발명의 제1국면(局面)의 반도체장치는, 대향하는 제1과 제2의 주면을 갖는 반도체기판과, 대향하는 2면을 갖는 층모양으로 상기 반도체기판에 형성되고 상기 반도체기판의 상기 제2의 주면에 일면이 노출되어 있는 드레인영역, 상기 반도체기판에 형성되고 상기 드레인영역의 타면과 접하며 부분적으로 복수의 개소에서 상기 반도체기판의 상기 제1의 주면에 노출되는 부분을 갖는 베이스영역, 상기 반도체기판에 형성되고 일면이 상기 베이스영역과 접하며 타면이 상기 반도체기판의제1의 주면에 노출되어 있는 소스영역, 상기 반도체기판의 상기 제1의 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 형성된 트렌치의 실질적으로 측벽에만 형성된 게이트절연막, 상기 트렌치내에 매립되고 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 제1의 주면보다 낮은 위치에 형성되어 있는 게이트전극, 상기 트렌치내의 상기 게이트전극이 매립되어 있지 않은 부분에 매립된 매립절연막 및, 상기 반도체기판의 상기 제1의 주면에 형성되고 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 구비하고, 상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 제1의 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 한다.
본 발명의 제2국면의 반도체장치는, 대향하는 제1과 제2의 주면을 갖는 반도체기판과, 대향하는 2면을 갖는 층모양으로 상기 반도체기판에 형성되고 상기 반도체기판의 상기 제2의 주면에 일면이 노출되어 있는 드레인영역, 상기 반도체기판에 형성되고 상기 드레인영역의 타면과 접하며 부분적으로 복수의 개소에서 상기 반도체기판의 상기 제1의 주면에 노출되는 부분을 갖는 베이스영역, 상기 반도체기판에 형성되고 일면이 상기 베이스영역과 접하며 타면이 상기 반도체기판의 제1의 주면에 노출되어 있는 소스영역, 상기 반도체기판의 상기 제1의 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 형성된 트렌치의 측벽에 형성되면서 상기 제1의 주면 위까지 연재(延在)되어 있는 게이트절연막, 상기 트렌치내에 매립되고 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서상기 반도체기판 주면보다 낮은 위치에 형성되어 있는 게이트전극, 상기 게이트전극의 상기 상면, 상기 트렌치의 상기 게이트전극이 매립되어 있지 않은 부분 및 상기 제1의 주면에 연재되는 상기 게이트절연막상에 형성된 매립절연막 및, 상기 반도체기판의 상기 제1의 주면에 형성되고 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 구비하고, 상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 제1의 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하며, 상기 반도체기판의 상기 제1의 주면으로부터 상기 게이트전극의 상기 상면까지의 거리가 상기 트렌치의 개구단으로부터 상기 게이트절연막의 연재부단까지의 거리보다 긴 것을 특징으로 한다.
본 발명의 제3국면의 반도체장치의 제조방법은, 반도체기판에 그 이면에 일면이 노출되어 있는 드레인영역, 상기 드레인영역의 타면과 접하고 부분적으로 복수의 개소에서 상기 반도체기판 주면에 노출되는 베이스영역 및 일면이 상기 베이스영역과 접하고 타면이 상기 반도체기판 주면에 노출되어 있는 소스영역을 형성하는 단계와,
상기 반도체기판의 상기 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 트렌치를 형성하는 단계,
실질적으로 상기 트렌치 측벽에만 게이트절연막을 형성하는 단계,
상기 트렌치내에 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 주면보다 낮은 위치에 매립되도록 게이트전극을 형성하는 단계,
상기 게이트전극상에 리플로우성의 절연막을 퇴적하는 단계,
상기 리플로우성의 절연막을 드라이 에칭법에 의해 에칭하여 적어도 상기 트렌치의 상부에 상당하는 상기 절연막을 남겨 두는 단계,
남겨 둔 상기 절연막을 가열하여 리플로우하는 단계 및,
상기 소스영역 및 상기 베이스영역에 접하도록 상기 반도체기판 주면에 소스전극을 형성하는 단계를 구비하고,
상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 한다.
본 발명의 제4국면의 반도체장치의 제조방법은, 반도체기판에 그 반도체기판 이면에 일면이 노출되어 있는 드레인영역, 상기 드레인영역의 타면과 접하고 부분적으로 복수의 개소에서 상기 반도체기판 주면에 노출되는 베이스영역 및 일면이 상기 베이스영역과 접하고 타면이 상기 반도체기판 주면에 노출되어 있는 소스영역을 형성하는 단계와,
상기 반도체기판 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 트렌치를 형성하는 단계,
상기 트렌치 내부를 포함하도록 상기 반도체기판의 상기 주면에 게이트절연막을 형성하는 단계,
상기 트렌치내에 그 표면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 주면보다 낮은 위치에 매립되고, 상기 반도체기판의 상기 주면으로부터 상기 게이트전극의 표면까지의 거리가 상기 트렌치의 개구단으로부터 상기 게이트절연막의 연재부단까지의 거리보다 길게 하도록 게이트전극을 형성하는 단계,
상기 게이트절연막상에 리플로우성의 절연막을 퇴적하는 단계,
상기 리플로우성의 절연막에 소정의 패턴을 갖는 마스크를 배치하고, 이 마스크를 이용하여 이방성 에칭법에 의해 에칭하여 상기 게이트전극의 상부 및 상기 트렌치 주변부의 상기 게이트절연막상에 상기 리플로우성의 절연막을 남겨 두는 단계,
상기 에칭된 리플로우성의 절연막을 리플로우함으로써 상기 절연막을 상기 트렌치내에 완전히 매립함과 더불어 그 표면에 둥그스름함을 띠게 하는 단계 및,
상기 반도체기판의 상기 주면에 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 형성하는 단계를 구비하고,
상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 한다.
(실시예)
이제부터 설명하는 실시예는, 다음과 같은 특징을 가지고 있다. 트렌치에 매립되는 폴리실리콘 등의 게이트전극을, 실리콘 등의 반도체기판 주면으로부터 소정의 깊이만큼 후퇴시켜 형성한다. 이 소정의 깊이는, 절연막 매립후의 소스·게이트간의 정격전압을 만족시킬 수 있는 깊이로 한다. 더욱이, 그 트렌치내에 리플로우성이 있는 절연막을 매립하고, 트렌치의 직상부(直上部)에만 절연막이 남도록 드라이 에칭 또는 이방성(anisotropic) 에칭 또는 CMP(Chemical Mechanical Polishing)를 행한 후에 절연막을 리플로우시킨다. 그 후, 소스영역 및 베이스영역에 전기적으로 접속되는 금속(metal)배선을 형성하여 소스전극으로 한다.
본 발명의 실시예에서는, 트렌치에 매립되는 폴리실리콘 등의 게이트전극을 실리콘 등의 반도체기판 주면으로부터 후퇴시키는 거리를 x㎛로 하고, 트렌치 단부로부터 게이트절연막의 종단부(終端部)까지의 거리를 y㎛로 했을 때에, x＞y, x≥0.2, 0≤y≤0.3의 조건을 갖는다. 이 경우, x+y의 두께는 소스전극과 게이트전극간의 절연거리와 실질적으로 같다.
보다 상세히 말하면, 종래구조의 반도체장치(도 1)에서는 전극간의 절연거리는, 실질적으로 기판의 수평방향으로만 취하지 않으면 안되었지만, 본 발명의 실시예에서는 기판의 종방향으로도 절연거리를 취할 수 있으므로 트렌치간의 거리를 축소할 수 있다.
또, 소스전극과 베이스영역 및 소스영역의 접속을 취하기 위해 종래 필요했던 개구부(도 1의 107)가 불필요하게 되므로, 트렌치간의 축소는 더 향상된다.
더욱이, 트렌치내에 리플로우성이 있는 층간절연막을 매립하고, 이 층간절연막을 리플로우시키고 나서 소스·베이스영역의 전극인 소스전극을 금속으로 형성하므로, 반도체기판 주면은 평탄하게 되어 소스전극으로 되는 알루미늄 등의 금속막의 형성이 용이해진다.
또, 게이트절연막과 리플로우성이 있는 절연막 사이에 실리콘질화막을 개재시키면, 이 실리콘질화막을 이방성 에칭에 의한 층간절연막 에칭시의 스토퍼로서 사용할 수 있다. 이 경우, 접속(contact)노광의 정합어긋남이 있어 이상하게 에칭된 개소가 있었다고 해도, 이 리플로우처리에 의해 정상의 상태로 되돌리는 것이 가능하게 된다.
또한, 실리콘질화막을 트렌치내의 라이너로서 사용하면, 리플로우성의 절연막으로서 사용되는 BPSG(Boron-doped Phospho-Silicate Glass)막 등에 포함되는 인 및 보론이 게이트전극내로 인입되는 일이 없으므로, 트랜지스터의 특성이 안정된다.
이하, 도면을 참조하면서 발명의 실시예를 설명한다.
제1실시예
먼저, 도 3∼도 7을 참조하여 제1실시예를 설명한다.
반도체기판(1)으로는, 예컨대 p형 실리콘 반도체를 사용한다. 반도체기판(1)의 표면영역에는 n형 불순물이 도프된 n베이스영역(2)이 형성되어 있다. n베이스영역(2)에 접하여 일면이 반도체기판(1)의 주면으로 되는 p소스영역(3)이 형성되어 있다. 이들 영역이 형성되어 있지 않은 이면 측의 영역은 p드레인영역(1')으로 되어 있다.
반도체기판(1)의 주면으로부터 내부로 향하여 복수의 가늘고 긴 트렌치(10)가 형성되어 있다. 트렌치(10)는 소스영역(3)이 형성된 주면으로부터 드레인영역(1')의 소정의 깊이까지 도달하고 있다. 즉, 트렌치(10)의 저면은 드레인영역(1') 안에 형성되어 있다. 트렌치(10)의 측벽에는, 예컨대 열산화에 의해형성된 실리콘산화막 등의 게이트절연막(4)이 형성되어 있다. 이 게이트절연막(4)은 실질적으로 트렌치(10)의 개구단까지 형성되어 있다. 에칭처리에 의해 약간 반도체기판(1)의 주면보다 아래에 형성되는 경우도 있다.
게이트절연막(4)에 피복된 트렌치(10)에는 폴리실리콘 등으로 이루어진 게이트전극(5)이 매립되어 있다. 이 폴리실리콘 게이트(5)의 표면은 반도체기판(1)의 주면보다 낮게 되어 있다. 폴리실리콘 게이트(5)의 표면과 반도체기판(1)의 주면 사이의 거리(x)는 0.2㎛이상이다.
게이트 인출부를 제외한 폴리실리콘 게이트(5) 표면의 반도체기판(1)의 주면으로부터의 깊이는 소스(3)/베이스(2) 접합부의 접합깊이보다 얕게 형성되어 있다. 폴리실리콘 게이트(5)의 표면 및 폴리실리콘 게이트(5)로부터 노출되어 있는 게이트절연막(4)의 표면에는 막두께 10∼100㎚정도의 실리콘질화막(7)이 형성되고, 이 위에 리플로우성이 높은 BPSG 등의 매립(층간)절연막(6)이 형성되어 있다. 이 매립절연막(6)은 리플로우되어 표면이 평탄화되어 완전히 트렌치(10) 내부에 매립되어 있다. 매립절연막(6)의 깊이방향의 막두께는 0.2㎛이상이고, 폴리실리콘 게이트(5)의 표면으로부터 소스전극(8)까지의 절연거리는 게이트·소스간의 정격전압(이 경우는 20V)을 보증할 수 있도록 형성되어 있다.
도 4에 나타낸 바와 같이, 트렌치(10)간의 소스/베이스/드레인영역에 있어서, 그 중간에 있는 베이스영역(2)의 n+고농도 접속영역(2')이 반도체기판(1)의 주면에 복수의 개소에서 노출되어 있다(도 5 참조). 즉, 반도체기판(1)의 주면에는소스영역(3)과 접속영역(2')이 교대로 배치되어 있다. 그 위에 베이스영역(2) 및 소스영역(3)에 전기적으로 접속된 소스전극(8)이 형성되어 있다.
도 6에 나타낸 바와 같이, 매립절연막(6)은 거의 트렌치(10)의 위에만 형성되어 소스영역(3) 및 베이스 접속영역(2')이 노출하고 있고, 소스전극(8)은 이들의 위에 퇴적된다. 또, 각 트렌치(10)내에 매립된 폴리실리콘 게이트(5)는 서로 전기적으로 접속되도록 배선되고, 반도체기판(1)의 주면에 형성된 게이트 인출전극(5a)과 전기적으로 접속된다. 게이트 인출전극(5a)에는 리드선(5b)이 접속된다.
소스전극(8)은, 예컨대 알루미늄으로 이루어지고, 소스영역(3) 및 접속영역(2')과 접속하는 부분은 TiW막 등의 장벽금속층이 개재되도록 해도 좋다. 또, 반도체기판(1)의 이면에는 드레인영역(1')과 전기적으로 접속된 드레인전극(9)이 형성된다.
이 실시예에서는, 게이트 표면을 반도체기판 주면보다 후퇴시켜 형성하고 있으므로, 폴리실리콘 게이트의 표면으로부터 반도체기판 주면까지의 거리(x)가 실질적으로 게이트전극과 소스전극간의 절연거리로 된다.
도 1에 나타낸 종래구조에서는, 층간절연막이 피복되어 있는 게이트절연막의 남겨진 폭(d)이 실질적인 절연거리이다. 본 실시예에서는, 종방향으로 절연거리를 취하므로, 게이트절연막의 반도체기판상의 남기는 폭을 없앨 수 있다.
또, 베이스영역의 접속영역(2')을 반도체기판의 주면에 노출시키고 있으므로, 종래 필요했던 소스영역과 베이스영역을 소스전극에 접속시키기 위한 개구를 형성할 필요가 없게 된다. 본 실시예에서는 그만큼 트렌치 사이를 좁힐 수 있다.따라서, 트렌치간의 피치를 충분히 축소시키는 것이 가능하게 된다. 실리콘질화막은 리플로우성의 절연막으로부터 게이트전극으로 이행하는 인이나 보론 등의 불순물을 포획하여 트랜지스터 특성을 안정화시킨다.
도 7은 이 UMOS 구조의 반도체장치를 형성하는 방법을 설명하기 위한 단면도이다. 반도체기판(1)의 p드레인영역(1')상에 부분적으로 복수의 개소에서 반도체기판(1)의 주면에 노출되는 n베이스영역(2), 및 일면(一面)이 상기 베이스영역(2)과 접하고 타면(他面)이 반도체기판(1)의 주면에 노출되어 있는 p소스영역(3)을 순차 형성한다.
다음에, 반도체기판(1)의 주면으로부터 종방향으로 저면이 드레인영역(1') 안에 배치되도록 트렌치(10)를 형성한다. 그 후, 주면 전면에 열산화처리에 의해 실리콘산화막을 형성하고, 이것을 패터닝하여 실질적으로 트렌치(10)의 측벽에만 게이트절연막(4)을 형성한다. 그리고, 트렌치(10)의 내부에 그 표면이 소스영역(3)과 베이스영역(2)의 접합면보다 상부에 있으면서 반도체기판(1)의 주면보다 낮은 위치에 매립되도록 폴리실리콘 게이트(5)를 형성한다.
다음에, 트렌치(10)의 내부를 포함하여 반도체기판(1)의 주면에 막두께 10∼100㎚정도의 실리콘질화막(7)을 형성한다. 더욱이, 실리콘질화막(7)의 위에, 예컨대 BPSG막 등의 리플로우성의 절연막(6)을 퇴적시킨다. 그 후, 리플로우성의 절연막(6)을 드라이 에칭법에 의해 에칭하여, 트렌치(10)의 폴리실리콘 게이트(5)가 매립되어 있지 않은 부분에 실리콘질화막(7)을 매개해서 반도체기판(1)의 상면과 거의 동일면으로 매립한다.
다음에, 매립된 리플로우성의 절연막(6)을 900℃정도의 온도로 리플로우한다. 리플로우성의 절연막(6)은 트렌치(10)내에 완전히 매립된다.
그 후, 반도체기판(1)의 이면에 드레인영역(1')과 접하도록 드레인전극(9)을 형성하고, 반도체기판(1)의 주면에 소스영역(3) 및 베이스영역(2)에 접하는 소스전극(8)을 스퍼터링법 등에 의해 형성한다.
상기와 같이 형성된 반도체기판 주면은 종래보다 평탄하게 되어 있으므로 전극의 부착성이 향상된다.
이 UMOS는, 트렌치를 세로길이방향으로 형성하고, 반도체기판 주면에 베이스 접속영역을 노출시키며, 층간절연막을 트렌치내에 매립하여 형성하는 구조이기 때문에, 게이트·소스간의 절연을 취하기 위한 반도체기판상의 영역이 불필요하게 된다. 따라서, 셀피치는 종래보다 좁은 1.0∼1.2㎛정도로 할 수 있다.
다음에, 층간절연막을 평탄화할 때의 층간절연막의 막두께 오차와 드라이 에칭에 의한 에칭 오차를 제어하는 것이 용이한 제2실시예를 설명한다.
제2실시예
제2실시예에서는, RIE(Reactive Ion Etching) 등의 이방성 에칭을 이용함으로써, 층간절연막의 막두께 오차와 드라이 에칭에 의한 에칭 오차를 제어한다. 이 방법에서는, 마스크를 패터닝하는 것에 의한 정합어긋남을 발생시킬 가능성이 높아 새로운 곤란이 생기지만, 이것은 리플로우성의 절연막을 사용함으로써 해결할 수 있다.
도 8은 제2실시예에 따른 UMOS의 단면도이다. 반도체기판(21)은, 예컨대 p형 실리콘 반도체를 사용한다. 반도체기판(21)의 표면영역에는 n형 불순물이 도프된 n베이스영역(22)이 형성되어 있다. n베이스영역(22)에 접하여 일면이 반도체기판(21)의 주면으로 되는 p소스영역(23)이 형성되어 있다. 이들 영역이 형성되어 있지 않은 이면 측의 영역은 p드레인영역(21')으로 되어 있다.
반도체기판(21)의 주면으로부터 내부로 향하여 복수의 세로길이의 트렌치(20)가 형성되어 있다. 트렌치(20)는 소스영역(23)이 형성된 주면으로부터 드레인영역(21')의 소정의 깊이까지 도달하고 있다. 즉, 트렌치(20)의 저면은 드레인영역(21') 안에 형성되어 있다.
트렌치(20)의 측벽에는, 예컨대 열산화에 의해 형성된 실리콘산화막 등의 게이트절연막(24)이 형성되어 있다. 이 게이트절연막(24)은 트렌치(20)의 측벽으로부터 트렌치 주변의 반도체기판(21)의 주면상에 약간 연재하고 있다. 그 연재부분의 트렌치(20)의 개구단으로부터 선단부까지의 거리(y)는 0∼0.3㎛정도로, 종래(0.4㎛∼0.5㎛정도)보다 짧게 되어 있다.
게이트절연막(24)에 피복된 트렌치(20)에는 폴리실리콘 등으로 이루어진 게이트(25)가 매립되어 있다. 이 매립된 폴리실리콘 게이트(25)의 표면은 반도체기판(21)의 주면보다 낮게 되어 있다. 폴리실리콘 게이트(25)의 표면과 반도체기판(21)의 주면 사이의 거리(x)는 0.2㎛이상이다. 다만, 게이트절연막(24)의 연재부분의 트렌치 개구단으로부터 선단부까지의 거리(y) 및 폴리실리콘 게이트 표면으로부터 반도체기판 주면까지의 거리(x)는, x＞y로 되도록 형성하고 있다. 더욱이, 폴리실리콘 게이트(25)의 표면과 소스전극(28)의 최단거리(매립절연막(24)의 깊이방향의 막두께에 상당)는 0.2㎛이상을 확보할 수 있도록 형성되어 있다.
그러나, 게이트 인출부를 제외한 폴리실리콘 게이트(25)는, 소스(23)/베이스(22) 접합부의 접합깊이보다 얕게 형성되어 있다. 폴리실리콘 게이트(25)의 표면 및 폴리실리콘 게이트(25)로부터 노출되어 있는 게이트절연막(24)의 표면에는 리플로우성이 높은 BPSG 등의 매립(층간)절연막(26)이 형성되어 있다. 이 매립절연막(26)은 리플로우되어 표면이 둥그스름함을 띠고 있다. 매립절연막(26)의 기판상의 단부에서의 접선이 기판과의 사이에 형성하는 각도(θ)는 90도 이하로 되어 있다.
도 9에 나타낸 바와 같이, 트렌치(20) 사이의 소스/베이스/드레인영역은, 그 중간에 있는 베이스영역(22)의 n+고농도 접속영역(22')이 반도체기판(21)의 주면에 복수의 개소에서 노출되어 있다(도 10 참조). 즉, 반도체기판(21)의 주면에는 소스영역(23)과 접속영역(22')이 교대로 배치되어 있다. 그 위에 베이스영역(22) 및 소스영역(23)에 전기적으로 접속된 소스전극(28)이 형성되어 있다.
도 9에 나타낸 바와 같이, 매립절연막(26)은 거의 트렌치(20)의 위에만 형성되어 소스영역(23) 및 베이스 접속영역(22')이 노출하고 있고, 소스전극(28)은 이들의 위에 퇴적된다. 또, 각 트렌치(20)내에 매립된 폴리실리콘 게이트(25)는 서로 전기적으로 접속되도록 배선되고, 배선된 이들 폴리실리콘 게이트(25)는 반도체기판(21)의 주면에 형성된 게이트 인출전극(25a)과 전기적으로 접속되어 있다. 게이트 인출전극(25a)에는 리드선(25b)이 접속되어 있다.
소스 인출전극(28)은, 예컨대 알루미늄으로 이루어지고, 소스영역(23) 및 접속영역(22')과 접속하는 부분은 TiW막 등의 장벽금속층이 개재되도록 해도 좋다. 또, 반도체기판(21)의 이면에는 드레인영역(21')과 전기적으로 접속된 드레인전극(29)이 형성되어 있다.
이 실시예에서는, 게이트 표면을 반도체기판 주면보다 후퇴시켜 형성하고 있으므로, 매립절연막으로 피복되어 있는 게이트절연막의 연재부분의 트렌치 개구단으로부터 선단부분까지의 거리(y) 및 폴리실리콘 게이트 표면으로부터 반도체기판 주면까지의 거리(x)의 합(x+y)은, 실질적으로 종래의 게이트전극과 소스전극간의 절연거리(d; 0.4∼0.5㎛정도)와 거의 같다. 도 1에 나타낸 종래구조에서는, 층간절연막으로 피복되어 있는 게이트절연막의 부분의 폭이 실질적인 절연거리(d)이므로, 종방향으로 절연거리를 취한 만큼 게이트절연막의 반도체기판 주면상에 남기는 부분의 폭을 작게 할 수 있다.
또, 베이스영역의 접속영역을 반도체기판 주면에 노출시키고 있으므로, 소스영역과 베이스영역을 소스전극에 접속시키기 위해 종래 형성했던 개구를 형성할 필요가 없게 되어, 그만큼 트렌치 사이를 좁힐 수 있다. 따라서, 트렌치의 셀피치를 충분히 축소시키는 것이 가능하게 된다. 또, 층간절연막의 표면은 둥그스름함을 띠고 있으므로 소스전극의 밀착성이 높아져서 단절(段切) 등이 없는 기계적 강도가 높은 구조를 얻을 수 있다.
도 12a 및 도 12b는 이 UMOS 구조의 반도체장치를 제조하는 방법을 설명하기 위한 단면도이다. 실리콘 등으로 이루어진 반도체기판(21)의 p드레인영역(21')상에 부분적으로 복수의 개소에서 반도체기판(21)의 주면에 노출되는 n베이스영역(22), 및 일면이 상기 베이스영역(22)과 접하고 타면이 반도체기판(21)의 주면에 노출되어 있는 p소스영역(23)을 순차 형성한다. 한편, 트렌치를 형성한 후에 소스를 형성하는 프로세스를 채용해도 좋다.
다음에, 반도체기판(21)의 주면으로부터 종방향으로 저면이 드레인영역(21') 안에 배치되도록 트렌치(20)를 형성한다. 다음에, 트렌치(20)의 측벽을 포함하여 반도체기판(21)의 주면에 실리콘산화막 등의 게이트절연막(24)을 형성한다.
다음에, 상기 트렌치(20) 내부를 포함하여 폴리실리콘막을 반도체기판(21)의 주면에 퇴적시키고, 이것을 패터닝하여 트렌치(20)내에 그 표면이 소스영역(23)과 베이스영역(22)의 접합면보다 상부에 있으면서 반도체기판(21)의 주면보다 낮은 위치에 매립되도록 폴리실리콘으로 이루어진 게이트전극(25)을 형성한다. 이 트렌치(20) 내부에 매립된 폴리실리콘 게이트(25)상 및 게이트절연막(24)상에 BPSG막 등의 리플로우성이 우수한 절연막을 퇴적시킨다.
절연막(26)에 포토레지스트로 이루어진 소정의 패턴을 갖는 마스크(27)를 배치한다(도 12a). 이 마스크(27)를 이용하여 이방성 에칭법에 의해 절연막(26)을 에칭하여 트렌치(20)의 폴리실리콘 게이트(25)가 매립되어 있지 않은 부분 및 상기 트렌치(20) 주변부의 상기 게이트절연막(24)상에, 절연막(26)을 패터닝한다. 마스크(27)는 트렌치(20)와 그 주변을 피복하고, 트렌치(20)의 개구폭을 a로 하면, a∼a+0.6㎛의 폭을 갖고 있다. 패터닝된 절연막(26)은 마스크(27)에 맞추어 형성된다.
다음에, 포토레지스트의 마스크(27)를 제거하고 나서, 에칭에 의해 패터닝된 절연막(26)을 900℃이상으로 리플로우함으로써, 절연막(26)을 완전히 트렌치(20)내에 매립함과 더불어 그 표면에 둥그스름함을 띠게 한다(도 12b).
다음에, 반도체기판(21)의 이면에 드레인영역(21')과 접속하도록 드레인전극(29) 및 주면측에 베이스영역(22) 및 소스영역(23)에 접속하도록 소스전극(28)을 형성한다(도 8 참조).
이 실시예에서는, 셀피치의 축소를 충분히 달성할 수 있고, 또 절연막(26)의 패터닝을 위한 접속노광에 정합어긋남이 있어도, 리플로우에 의해 정상의 위치로의 회복이 가능하게 된다.
도 13은 이 실시예의 완성된 반도체장치를 나타낸 반도체기판의 단면도이다. 복수의 UMOS의 베이스/소스영역이 n웰(220) 안에 형성되고, 소스전극(28), 드레인영역(21'), 드레인전극(29)을 공유하는 구조로 되어 있다.
제3실시예
도 14는 제3실시예에 따른 UMOS 구조의 반도체장치의 단면도이고, 도 15는 제조방법을 설명하기 위한 단면도이다. 반도체기판(31)은, 예컨대 p형 실리콘 반도체를 사용한다. 반도체기판(31)의 표면영역에는 n형 불순물이 도프된 n베이스영역(32)이 형성되어 있다. n베이스영역(32)에 접하여 1면이 반도체기판(31)의 주면으로 되는 p소스영역(33)이 형성되어 있다. 이들 영역이 형성되어 있지 않은 이면 측의 영역은 p드레인영역(31')으로 되어 있다.
반도체기판(31)의 주면으로부터 내부로 향하여 복수의 가늘고 긴 트렌치(30)가 형성되어 있다. 트렌치(30)는 소스영역(33)이 형성된 주면으로부터 드레인영역(31')의 소정의 깊이까지 도달하고 있다. 즉, 트렌치(30)의 저면은 드레인영역(31') 안에 형성되어 있다.
트렌치(30)의 측벽에는, 예컨대 열산화에 의해 형성된 실리콘산화막 등의 게이트절연막(34)이 형성되어 있다. 이 게이트절연막(34)은 트렌치(30)의 측벽으로부터 트렌치 주변의 반도체기판(31)의 주면상에 약간 연재하고 있다. 그 연재부분의 트렌치(30)의 개구단으로부터 선단부까지의 거리(y)는 0∼0.3㎛정도로, 종래보다 짧게 되어 있다.
게이트절연막(34)에 피복된 트렌치(30)에는 폴리실리콘 등으로 이루어진 게이트(35)가 매립되어 있다. 이 매립된 폴리실리콘 게이트(35)의 표면은 반도체기판(31)의 주면보다 낮게 되어 있다. 더욱이, 폴리실리콘 게이트(35)는 소스(33)/베이스(32) 접합부의 접합깊이보다 얕게 형성되어 있다.
폴리실리콘 게이트(35)의 표면과 반도체기판(31)의 주면 사이의 거리(x)는 0.2㎛이상이다. 다만, 게이트절연막(34)의 연재부분의 트렌치 개구단으로부터 선단부까지의 거리(y) 및 폴리실리콘 게이트 표면으로부터 반도체기판 주면까지의 거리(x)는, x＞y로 되도록 형성되어 있다. 더욱이, 폴리실리콘 게이트(35)의 표면과 소스전극(38)의 최단거리(매립절연막(34)의 깊이방향의 막두께에 상당)는 0.2㎛이상으로, 게이트·소스간 정격전압 20V를 확보할 수 있도록 되어 있다.
폴리실리콘 게이트(35)의 표면 및 폴리실리콘 게이트(35)로부터 노출되어 있는 게이트절연막(34)의 표면에는 막두께가 10∼100㎚정도의 실리콘질화막(37)이 형성되고, 그 위에 리플로우성이 높은 BPSG 등의 매립절연막(36)이 형성되어 있다. 이 매립절연막(36)은 리플로우되어 표면이 둥그스름함을 띠고 있다. 그 단부에서의 접선이 기판과의 사이에 형성하는 각도(θ)는 90도 이하로 되어 있다.
도 16에 나타낸 바와 같이, 트렌치(30)간의 소스/베이스/드레인영역은, 그 중간에 있는 베이스영역(32)의 n+고농도 접속영역(32')이 반도체기판(31)의 주면에 복수의 개소에서 노출되어 있다. 즉, 반도체기판(31)의 주면에는 소스영역(33)과 접속영역(32')이 교대로 배치되어 있다. 그 위에 베이스영역(32) 및 소스영역(33)에 전기적으로 접속된 소스전극(38)이 형성되어 있다.
도 11과 마찬가지로, 층간절연막(36)은 거의 트렌치(30)의 위에만 형성되어 소스영역(33) 및 접속영역(32')이 노출하고 있고, 소스전극(38)은 이들의 위에 퇴적된다.
또, 각 트렌치(30)내에 매립된 폴리실리콘 게이트(35)는 서로 전기적으로 접속되도록 배선되고, 배선된 이들 폴리실리콘 게이트(35)는 제1 및 제2실시예와 마찬가지로 반도체기판(31)의 주면에 형성된 게이트 인출전극과 전기적으로 접속되어 있다. 게이트 인출전극에는 리드선이 접속되어 있다.
소스 인출전극(38)은, 예컨대 알루미늄으로 이루어지고, 소스영역(33) 및 접속영역(32')과 접속하는 부분은 TiW막 등의 장벽금속층이 개재되도록 해도 좋다. 또, 반도체기판(31)의 이면에는 드레인영역(31')과 전기적으로 접속된 드레인전극(39)이 형성되어 있다.
이 실시예에서는, 게이트 표면을 반도체기판 주면보다 후퇴시켜 형성하고 있으므로, 매립절연막으로 피복되어 있는 게이트절연막의 연재부분의 트렌치 개구단으로부터 선단부분까지의 거리(y) 및 폴리실리콘 게이트 표면으로부터 반도체기판 주면까지의 거리(x)의 합(x+y)은, 실질적으로 게이트전극과 소스전극간의 절연거리와 거의 같다. 도 1에 나타낸 종래구조에서는, 층간절연막으로 피복되어 있는 게이트절연막의 부분의 폭이 실질적인 절연거리이므로, 종방향으로 절연거리를 취한 만큼 반도체기판상의 게이트절연막의 폭을 작게 할 수 있다.
또, 베이스영역의 접속영역을 반도체기판 주면에 노출시키고 있으므로, 종래와 같이 소스영역과 베이스영역을 소스전극에 접속시키기 위한 개구를 형성할 필요가 없게 되어, 그만큼 트렌치 사이를 좁힐 수 있다. 따라서, 트렌치의 셀피치를 충분히 축소시키는 것이 가능하게 된다. 또, 층간절연막의 표면은 둥그스름함을 띠고 있으므로 소스전극의 밀착성이 높아져서 전극의 단절 등이 없는 기계적 강도가 높은 구조를 얻을 수 있다.
또, 리플로우성의 절연막을 이방성 에칭법에 의해 에칭하여 접속을 형성할(패터닝할) 때에 정합어긋남이 있어도, 패터닝후에 레지스트를 제거하고, 그 후에 900℃정도 이상으로 절연막의 리플로우를 행하므로, 절연막이 소정의 위치에 형성되어 문제로는 되지 않는다.
이 실시예의 제조방법에서는, 리플로우에 의해 절연막이 완전히 트렌치내에 매립됨과 동시에, 절연막의 코너부에 둥그스름함을 부여할 수 있다. 또, 실리콘질화막은 리플로우성의 절연막으로부터의 인이나 보론을 포획할 뿐만 아니라 이방성에칭의 에칭 스토퍼로서도 사용된다.
본 발명은, 상기의 실시예에서 설명한 바와 같이, 게이트전극과 소스전극의 절연거리를 반도체기판 주면의 수평방향으로부터 두께방향인 종방향에 중점을 둔 구조를 갖추고 있고, 또 트렌치 사이에 소스전극을 소스영역 및 베이스영역에 접속시키기 위한 개구를 층간절연막에 형성할 필요가 없게 되므로, 셀피치를 충분히 축소시킬 수 있다.
또, 리플로우성의 절연막을 매립절연막으로서 이용하므로 표면을 평탄하게 하거나, 또는 둥그스름함을 띠게 할 수 있으므로, 반도체기판 주면의 전극이 강고(强固)히 형성된다. 더욱이, 이방성 에칭시에 있어서, 접속노광시에 정합어긋남이 있어도, 리플로우처리에 의해 절연막을 정상의 위치에 형성할 수 있는 이점을 갖는다.
이상 설명한 바와 같이 본 발명에 의하면, 셀피치의 간격을 충분히 축소시킬 수 있는, 트렌치 측면을 채널로 하는 종형 파워 MOSFET를 갖춘 반도체장치 및 그 제조방법을 제공할 수 있다.
Claims (20)
- 대향하는 제1과 제2의 주면을 갖는 반도체기판과,대향하는 2면을 갖는 층모양으로 상기 반도체기판에 형성되고, 상기 반도체기판의 상기 제2의 주면에 일면이 노출되어 있는 드레인영역,상기 반도체기판에 형성되고, 상기 드레인영역의 타면과 접하며, 부분적으로 복수의 개소에서 상기 반도체기판의 상기 제1의 주면에 노출되는 부분을 갖는 베이스영역,상기 반도체기판에 형성되고, 일면이 상기 베이스영역과 접하며, 타면이 상기 반도체기판의 제1의 주면에 노출되어 있는 소스영역,상기 반도체기판의 상기 제1의 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 형성된 트렌치의 실질적으로 측벽에만 형성된 게이트절연막,상기 트렌치내에 매립되고, 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 제1의 주면보다 낮은 위치에 형성되어 있는 게이트전극,상기 트렌치내의 상기 게이트전극이 매립되어 있지 않은 부분에 매립된 매립절연막 및,상기 반도체기판의 상기 제1의 주면에 형성되고, 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 구비하고,상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 제1의 주면에서동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 반도체기판의 상기 제2의 주면에 상기 드레인영역과 접속하도록 형성된 드레인전극을 더 구비한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트전극의 상면 및 상기 트렌치의 상기 게이트전극이 매립되어 있지 않은 부분에 노출되는 상기 게이트절연막상에 형성된 실리콘질화막을 더 구비한 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 매립절연막이 리플로우에 의해 형성된 절연막인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 게이트전극상에 형성된 상기 매립절연막이 상기 게이트전극과 상기 소스전극간의 정격전압에서 파괴되지 않는 최저막두께를 갖고 있는 것을 특징으로 하는 반도체장치.
- 제5항에 있어서, 상기 최저막두께는, 상기 정격전압이 20V인 경우에 있어서, 0.2㎛이상인 것을 특징으로 하는 반도체장치.
- 대향하는 제1과 제2의 주면을 갖는 반도체기판과,대향하는 2면을 갖는 층모양으로 상기 반도체기판에 형성되고, 상기 반도체기판의 상기 제2의 주면에 일면이 노출되어 있는 드레인영역,상기 반도체기판에 형성되고, 상기 드레인영역의 타면과 접하며, 부분적으로 복수의 개소에서 상기 반도체기판의 상기 제1의 주면에 노출되는 부분을 갖는 베이스영역,상기 반도체기판에 형성되고, 일면이 상기 베이스영역과 접하며, 타면이 상기 반도체기판의 제1의 주면에 노출되어 있는 소스영역,상기 반도체기판의 상기 제1의 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 형성된 트렌치의 측벽에 형성되면서 상기 제1의 주면 위까지 연재(延在)되어 있는 게이트절연막,상기 트렌치내에 매립되고, 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판 주면보다 낮은 위치에 형성되어 있는 게이트전극,상기 게이트전극의 상기 상면, 상기 트렌치의 상기 게이트전극이 매립되어 있지 않은 부분 및 상기 제1의 주면에 연재되는 상기 게이트절연막상에 형성된 매립절연막 및,상기 반도체기판의 상기 제1의 주면에 형성되고, 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 구비하고,상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 제1의 주면에서동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하며,상기 반도체기판의 상기 제1의 주면으로부터 상기 게이트전극의 상기 상면까지의 거리가 상기 트렌치의 개구단으로부터 상기 게이트절연막의 연재부단까지의 거리보다 긴 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 반도체기판의 상기 제2의 주면에 상기 드레인영역과 접하도록 형성된 드레인전극을 더 구비한 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 게이트절연막과 상기 매립절연막 사이에 개재하는 실리콘질화막을 더 구비한 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 매립절연막이 리플로우에 의해 형성된 절연막인 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 게이트전극상에 형성된 상기 매립절연막이 상기 게이트전극과 상기 소스전극간의 정격전압에서 파괴되지 않는 최저막두께를 갖고 있는 것을 특징으로 하는 반도체장치.
- 제11항에 있어서, 상기 최저막두께는, 상기 정격전압이 20V인 경우에 있어서, 0.2㎛이상인 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 매립절연막은 표면이 둥그스름함을 띠고 있고, 상기 매립절연막의 단부 표면의 접선과 상기 반도체기판의 이루는 각도가 90도보다 작은 것을 특징으로 하는 반도체장치.
- 제7항에 있어서, 상기 트렌치의 개구단으로부터 상기 게이트절연막의 상기 연재부단까지의 거리가 0.3㎛이하인 것을 특징으로 하는 반도체장치.
- 반도체기판에, 그 이면에 일면이 노출되어 있는 드레인영역, 상기 드레인영역의 타면과 접하고 부분적으로 복수의 개소에서 상기 반도체기판 주면에 노출되는 베이스영역 및 일면이 상기 베이스영역과 접하고 타면이 상기 반도체기판 주면에 노출되어 있는 소스영역을 형성하는 단계와,상기 반도체기판의 상기 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 트렌치를 형성하는 단계,실질적으로 상기 트렌치 측벽에만 게이트절연막을 형성하는 단계,상기 트렌치내에 그 상면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 주면보다 낮은 위치에 매립되도록 게이트전극을 형성하는 단계,상기 게이트전극상에 리플로우성의 절연막을 퇴적하는 단계,상기 리플로우성의 절연막을 드라이 에칭법에 의해 에칭하여 적어도 상기 트렌치의 상부에 상당하는 상기 절연막을 남겨 두는 단계,남겨 둔 상기 절연막을 가열하여 리플로우하는 단계 및,상기 소스영역 및 상기 베이스영역에 접하도록 상기 반도체기판 주면에 소스전극을 형성하는 단계를 구비하고,상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제15항에 있어서, 상기 반도체기판 이면에 상기 드레인영역과 접하도록 드레인전극을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제15항에 있어서, 상기 게이트전극의 형성단계와 상기 절연막의 퇴적단계 사이에, 상기 트렌치 내부를 포함하여 상기 반도체기판 주면에 실리콘질화막을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 반도체기판에, 그 반도체기판 이면에 일면이 노출되어 있는 드레인영역, 상기 드레인영역의 타면과 접하고 부분적으로 복수의 개소에서 상기 반도체기판 주면에 노출되는 베이스영역 및 일면이 상기 베이스영역과 접하고 타면이 상기 반도체기판 주면에 노출되어 있는 소스영역을 형성하는 단계와,상기 반도체기판 주면으로부터 종방향으로 저면이 상기 드레인영역 안에 배치되도록 트렌치를 형성하는 단계,상기 트렌치 내부를 포함하도록 상기 반도체기판의 상기 주면에 게이트절연막을 형성하는 단계,상기 트렌치내에 그 표면이 상기 소스영역과 상기 베이스영역의 접합면보다 상부에 있으면서 상기 반도체기판의 상기 주면보다 낮은 위치에 매립되고, 상기 반도체기판의 상기 주면으로부터 상기 게이트전극의 표면까지의 거리가 상기 트렌치의 개구단으로부터 상기 게이트절연막의 상기 연재부단까지의 거리보다 길게 하도록 게이트전극을 형성하는 단계,상기 게이트절연막상에 리플로우성의 절연막을 퇴적하는 단계,상기 리플로우성의 절연막에 소정의 패턴을 갖는 마스크를 배치하고, 이 마스크를 이용하여 이방성 에칭법에 의해 에칭하여 상기 게이트전극의 상부 및 상기 트렌치 주변부의 상기 게이트절연막상에 상기 리플로우성의 절연막을 남겨 두는 단계,상기 에칭된 리플로우성의 절연막을 리플로우함으로써 상기 절연막을 상기 트렌치내에 완전히 매립함과 더불어 그 표면에 둥그스름함을 띠게 하는 단계 및,상기 반도체기판의 상기 주면에 상기 소스영역 및 상기 베이스영역에 접하는 소스전극을 형성하는 단계를 구비하고,상기 소스영역과 상기 베이스영역이 상기 반도체기판의 상기 주면에서 동일면으로 형성되어 상기 반도체기판내에서 상기 접합면을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제18항에 있어서, 상기 반도체기판 이면에 상기 드레인영역과 접하도록 드레인전극을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
- 제18항에 있어서, 상기 게이트전극의 형성단계와 상기 절연막의 퇴적단계 사이에, 상기 트렌치 내부를 포함하여 상기 반도체기판 주면에 실리콘질화막을 형성하는 단계를 더 구비한 것을 특징으로 하는 반도체장치의 제조방법.
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