TWI433303B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法
本發明係關於一種用於製造一半導體裝置之方法，且更特定言之，係關於一種包括一內埋式閘極之半導體裝置及其製造方法。
本發明主張於2009年1月30日申請之韓國專利申請案第10-2009-0007591號之優先權，其揭示內容以引用方式全部併入本文中。
正開發用於製造諸如動態隨機存取記憶體(DRAM)之半導體裝置的方法以改良該半導體裝置之整合程度。因此，已嘗試藉由使用一內埋式閘極或一內埋式字線來確保該半導體裝置之可靠性及整合程度。該內埋式閘極(或該內埋式字線)可藉由形成一內埋至一半導體基板中之閘極來實施且可減小一字線與一位元線之間的寄生電容。另外，藉由使用該內埋式閘極，可改良該半導體裝置之一感測邊限。
同時，當在該內埋式閘極技術中使用一多晶矽層時，不可使用包括一安置於該多晶矽層上之低電阻金屬層的雙層結構，因為水平空間受限。因此，在該內埋式閘極技術中，該低電阻層之用途可限於在一閘極介電層上用作一閘極電極，而未使用該多晶矽層。
圖1說明使用習知內埋式閘極之半導體裝置的視圖。
參看圖1，該習知半導體裝置包括：一半導體基板11，其中藉由一裝置隔離層12界定一作用區13；一渠溝14，其藉由同時蝕刻該作用區13及該裝置隔離層12而形成；一內埋式閘極16，其填充該渠溝14之一部分；及一層間介電層17，其形成於該內埋式閘極16上以間隙填充該渠溝14之剩餘部分。一閘極介電層15形成於該內埋式閘極16與該渠溝14之間。
在圖1中所說明之先前技術中，該層間介電層17間隙填充於該內埋式閘極16之上側上以防止該內埋式閘極16在隨後加熱製程中被氧化且降級。該層間介電層17使用氧化矽層。
然而，在諸如氧化製程之隨後加熱製程期間，該內埋式閘極16可能會降級。亦即，雖然該內埋式閘極16形成於該層間介電層17下方，但在高溫之氧化氛圍中執行氧化製程時，氧容易滲透該層間介電層17及該裝置隔離層12且到達該內埋式閘極16，以使得該內埋式閘極16被氧化，參看參考數字、及。因此，因為該內埋式閘極16之電阻大體上增加且該閘極介電層15之可靠性劣化，所以包括該內埋式閘極16及該閘極介電層15之電晶體的可靠性亦劣化。
另外，雖然未展示，但在各種隨後加熱製程以及氧化製程期間，該內埋式閘極16可能會降級。
圖2A及圖2B說明展示先前技術方法之問題的影像。亦即，圖2A為缺陷圖，且圖2B為缺陷之透射電子顯微鏡(TEM)影像。
參看圖2A及圖2B，在作為電極之具有金屬材料之內埋式閘極16上形成氧化物層作為層間介電層17之情況下，應注意，該內埋式閘極可相對容易被氧化，因為在高溫之氧化氛圍中，氧可滲透該層間介電層且到達該內埋式閘極。亦即，可形成由參考數字19表示的金屬電極之氧化物。
本發明之例示性實施例旨在提供一種半導體裝置及其製造方法，其能夠防止一內埋式閘極在隨後加熱製程(諸如，氧化製程及加熱製程)期間降級。
本發明之例示性實施例亦旨在提供一種半導體裝置及其製造方法，其能夠增強一內埋式閘極之一抗氧化特性且確保一電晶體之可靠性。
根據本發明之一態樣，提供一種半導體裝置，其包括：一基板，其包括一渠溝；一內埋式閘極，其填充該渠溝之一部分；一層間介電層，其形成於該內埋式閘極上以間隙填充該渠溝之剩餘部分；及一保護層，其大體上覆蓋包括該層間介電層之該基板之一整個表面。該保護層可包括氮化物層。該氮化物層可包括藉由LPCVD製程形成之氮化矽層。該層間介電層可包括氧化物層或氮化物層。該層間介電層可包括密封該內埋式閘極之一頂表面及該渠溝之一暴露側壁的一第一層間介電層及形成於該第一層間介電層上以間隙填充該渠溝之剩餘部分的一第二層間介電層。
根據本發明之另一態樣，提供一種半導體裝置，其包括：一基板，其分成一周邊電路區及一單元區，一渠溝形成於該單元區中；一內埋式閘極，其填充該渠溝之一部分；一層間介電層，其形成於該內埋式閘極上以間隙填充該渠溝之剩餘部分；及一保護層，其大體上覆蓋對應於該單元區之該基板之一整個表面。該半導體裝置可進一步包括在對應於該周邊區之該基板上的用於形成於該周邊電路區中之一電晶體的一閘極介電層。
根據本發明之又一態樣，提供一種用於製造一半導體裝置之方法，該方法包括：提供一基板；藉由部分地蝕刻該基板來形成一渠溝；形成一填充該渠溝之一部分的內埋式閘極；在該內埋式閘極上形成一層間介電層以間隙填充該渠溝之剩餘部分；及形成一大體上覆蓋包括該層間介電層之該基板之一整個表面的保護層。
根據本發明之再一態樣，提供一種用於製造一半導體裝置之方法，該方法包括：藉由蝕刻對應於一單元區之一基板之一部分來形成一渠溝，其中該基板分成該單元區及一周邊電路區；形成一內埋式閘極以填充該渠溝之一部分；在該內埋式閘極上形成一層間介電層以間隙填充該渠溝之剩餘部分；及形成一大體上覆蓋對應於該單元區之該基板之一整個表面的保護層。
可藉由以下描述來理解本發明之其他目標及優點，且參考本發明之實施例，本發明之其他目標及優點變得顯而易見。
在諸圖中，層及區之尺寸可僅為說明性的且可能並不精確。相似參考數字在全文中指代相似元件。亦應理解，在一層、一膜、一區或一板被稱為在另一者「上」，其可直接在另一者上，或亦可存在一或多個介入層、膜、區或板。
根據本發明，可藉由形成一保護層來防止一內埋式閘極在一隨後加熱製程(諸如，氧化製程及熱處理製程)期間降級，該保護層覆蓋形成該內埋式閘極的一單元區或一半導體基板之整個表面。
圖3說明根據本發明之第一實施例的使用內埋式閘極之半導體裝置的橫截面圖。
參看圖3，根據本發明之第一實施例的半導體裝置包括：一半導體基板21，其中藉由一裝置隔離層22界定一作用區23；一渠溝25，其藉由同時蝕刻該作用區23及該裝置隔離層22而形成；一內埋式閘極27A，其填充該渠溝25之一部分；一層間介電層28B，其形成於該內埋式閘極27A上以間隙填充該渠溝25之剩餘部分；及一保護層29，其覆蓋包括該層間介電層28B之半導體基板21之一整個表面。此外，一單元閘極介電層26形成於該作用區23中之渠溝25之一表面上。此處，參考數字24A表示用作硬遮罩層之氧化物層。
特定言之，藉由執行淺渠溝隔離(STI)製程形成該裝置隔離層22且其因此由諸如旋塗式介電(SOD)層之氧化物層形成。該渠溝25變成該內埋式閘極27A下之一通道區，且因此通道長度增加。
該內埋式閘極27A可包括選自由以下各者組成之群的金屬層：氮化鈦(TiN)層、氮化鉭(TaN)層、氮化鉭碳(TaCN)層、氮化鎢(WN)層、鎢(W)層、及其組合。因此，該內埋式閘極27A顯著地減小閘極之薄層電阻且適用於亞30nm設計之極大規模整合(VLSI)半導體裝置。該內埋式閘極27A可具有TiN層與W層之堆疊結構。此處，該TiN層包括經由原子層沈積(ALD)方法形成之原子層沈積(ALD)氮化鈦(TiN)層。
如上所述，因為形成內埋式閘極27A以填充渠溝25之該部分且因此相對較容易執行諸如接觸製程之隨後製程，所以該內埋式閘極27A在達成極大規模整合方面可優於凹入式閘極或鞍型結構。
該層間介電層28B可為氧化物層或氮化物層之單一層。該氧化物層可包括旋塗式介電(SOD)層(例如，由聚矽氮烷(PSZ)製成之SOD層)，且該氮化物層可包括氮化矽層。較佳的是，由該氧化物層形成該層間介電層28B以防止電晶體歸因於機械應力而降級。
形成該保護層29以覆蓋該半導體基板21之整個表面，且因此防止該內埋式閘極27A在隨後加熱製程中降級。較佳地，該保護層29包括在防止氧滲透方面極佳之氮化物層。舉例而言，該保護層29較佳使用具有極佳抗氧化特性之經由低壓化學氣相沈積(LPCVD)方法形成的氮化矽層。該保護層29具有約50至約500之厚度。
參看圖3，因為該保護層29覆蓋該半導體基板21之整個表面，所以雖然該內埋式閘極27A暴露於隨後氧化製程及隨後加熱製程，但仍可防止該內埋式閘極27A降級。亦即，因為如參考數字所表示藉由該保護層29防止氧滲透，所以可防止該內埋式閘極27A氧化。此外，亦藉由該保護層29防止形成於該裝置隔離層22中之內埋式閘極27A氧化。
圖4說明根據本發明之第二實施例的使用內埋式閘極之半導體裝置的橫截面圖。
參看圖4，根據本發明之第二實施例的半導體裝置包括：一半導體基板21，其中藉由一裝置隔離層22界定一作用區23且該半導體基板21分成一單元區及一周邊電路區；一渠溝25，其藉由同時蝕刻該作用區23及該裝置隔離層22而形成；一內埋式閘極27A，其填充該渠溝25之一部分；一層間介電層28B，其形成於該內埋式閘極27A上以間隙填充該渠溝25之剩餘部分；及一保護層29，其覆蓋對應於該單元區之包括該層間介電層28B的該半導體基板21之一整個表面。此外，一單元閘極介電層26形成於該作用區23中之渠溝25之一表面上，且一周邊電路閘極介電層31形成於對應於該周邊電路區之半導體基板21上。此處，參考數字24A表示用作硬遮罩層之氧化物層。
首先，將該半導體基板21分成該單元區及該周邊電路區，且經由STI製程形成該裝置隔離層22且該裝置隔離層22包括諸如SOD層之氧化物層。
形成於該單元區中之渠溝25變成該內埋式閘極27A下之一通道區，且因此通道長度增加。
該內埋式閘極27A可包括選自由以下各者組成之群的金屬層：TiN層、TaN層、TaCN層、WN層、W層、及其組合。因此，該內埋式閘極27A顯著地減小閘極之薄層電阻且適用於亞30nm設計之VLSI半導體裝置。該內埋式閘極27A可具有TiN層與W層之堆疊結構。此處，該TiN層包括經由ALD方法形成之ALD TiN層。
如上所述，因為形成該內埋式閘極27A以填充該渠溝25之該部分且因此相對較容易執行諸如接觸製程之隨後製程，所以該內埋式閘極27A在達成極大規模整合方面可優於凹入式閘極或鞍型結構。
該層間介電層28B可包括氧化物層或氮化物層之單一層。該氧化物層可包括SOD層(例如，由聚矽氮烷(PSZ)製成之SOD層)，且該氮化物層可包括氮化矽層。較佳的是，由該氧化物層形成該層間介電層28B以防止電晶體歸因於機械應力而降級。
形成該保護層29以覆蓋對應於該單元區之該半導體基板21之整個表面，且因此防止內埋式閘極27A在形成該周邊電路閘極介電層31之加熱製程中降級。較佳地，該保護層29包括在防止氧滲透方面極佳的氮化物層(諸如，氮化矽層)。舉例而言，較佳的是，使用具有極佳抗氧化特性之經由低壓化學氣相沈積(LPCVD)方法形成的氮化矽層來形成保護層29。該保護層29具有約50至約500之厚度。
參看圖4，因為該保護層29覆蓋對應於該單元區之該半導體基板21之整個表面，所以雖然該內埋式閘極27A暴露於形成該周邊電路閘極介電層31的氧化氛圍之隨後加熱製程下，但仍可防止該內埋式閘極27A降級。亦即，因為如參考數字所表示藉由該保護層29防止氧滲透，所以可防止該內埋式閘極27A氧化。此外，亦藉由該保護層29防止形成於該裝置隔離層22中之內埋式閘極27A氧化。
圖5A至圖5G說明用於製造圖4中所描述之半導體裝置之方法的橫截面圖。根據一實例，用於製造根據本發明之第一實施例之半導體裝置的方法可限於下文所述之單元區。
參看圖5A，經由STI製程在該半導體基板21中形成該裝置隔離層22。此時，該裝置隔離層22可包括諸如高密度電漿(HDP)氧化物層及SOD層的氧化物層。藉由該裝置隔離層22界定該作用區23。在該半導體基板21中界定該單元區及該周邊電路區。
接著，使用該硬遮罩層24作為蝕刻障壁經由蝕刻製程來形成待形成該內埋式閘極27A的渠溝25，其中該硬遮罩層24包括彼此堆疊之氧化物層24A及氮化物層24B。此處，亦可藉由蝕刻該作用區23及該裝置隔離層22來形成該渠溝25。大體上，因為閘極具有線型，所以該渠溝25亦具有線型。因此，形成與該作用區23以及該裝置隔離層22交叉的具有線型之渠溝25。然而，因為該作用區23之蝕刻選擇性與該裝置隔離層22之蝕刻選擇性不同，所以該渠溝25之深度在該裝置隔離層22中可能較大，因為該裝置隔離層22可比該作用區23更傾於被蝕刻。舉例而言，形成於該作用區23中之渠溝具有約1,000至約1,500之深度，且形成於該裝置隔離層22中之渠溝具有約1,500至約2,000之深度。
形成該渠溝25之蝕刻製程使用該硬遮罩層24作為蝕刻障壁，其中該硬遮罩層24係藉由光阻圖案(未圖示)來圖案化。該硬遮罩層24可包括在蝕刻該半導體基板21時具有高蝕刻選擇性的材料。舉例而言，該硬遮罩層24包括氧化物層24A與氮化物層24B之堆疊結構。該氧化物層24A具有約30至約100之厚度，且該氮化物層24B具有約300至約700之厚度。
在使用該硬遮罩層24之情況下，可在形成該渠溝25後剝離該光阻圖案。
參看圖5B，在該渠溝25之一側壁及一底部上形成該單元閘極介電層26。可藉由使該渠溝25之一表面氧化來形成該單元閘極介電層26。使該渠溝25之表面氧化的製程可包括諸如形成典型閘極介電層之製程中所使用之氧化製程的氧化製程。舉例而言，可藉由熱氧化製程或自由基氧化製程來執行該氧化製程，或可藉由組合熱氧化製程與自由基氧化製程來執行該氧化製程。藉由該氧化製程來形成氧化矽層。因為該半導體基板21為矽基板，所以藉由該氧化製程來形成該氧化矽(Six Oy )層。同時，可隨後使藉由該氧化製程形成之該氧化矽層氮化。
接著，在該單元閘極介電層26上形成一金屬層27以覆蓋半導體基板21之整個表面並填充該渠溝25。此時，該金屬層27可包括選自由以下各者組成之群的任一者：TiN層、TaN層、TaCN層、WN層、W層、及其組合。較佳地，藉由堆疊TiN層與W層來形成該金屬層27。此處，可使用ALD方法來形成該TiN層。
參看圖5C，對該金屬層27執行諸如化學機械拋光(CMP)製程之平坦化製程，直至暴露該硬遮罩層24之頂表面為止。
隨後，經由回蝕製程使該經蝕刻之金屬層凹入。因此，該金屬層保留於該渠溝25中以填充該渠溝25之一部分，且剩餘金屬層變成該內埋式閘極27A。該內埋式閘極27A可具有約500至約1,300之高度。
參看圖5D，在圖5C中所描述之所得結構之整個表面上形成一介電層28，直至間隙填充該渠溝25中之內埋式閘極27A上的一部分為止，且接著對該介電層28平坦化，直至暴露該硬遮罩層24之頂表面為止。因此，該介電層28保留在該內埋式閘極27A上以間隙填充該渠溝25之剩餘部分，以使得該層間介電層28A得以形成。
該層間介電層28A具有極佳之間隙填充特性且充當一保護層以防止該內埋式閘極27A在隨後加熱製程中被氧化。該層間介電層28A可由氧化物層或氮化物層形成。該氧化物層可包括具有極佳間隙填充特性之SOD層(例如，由聚矽氮烷(PSZ)製成之SOD層)，且該氮化物層可包括氮化矽層。較佳的是，由該氧化物層形成該層間介電層28A以防止電晶體歸因於機械應力而降級。使用ALD方法或化學氣相沈積(CVD)方法來形成該層間介電層28A。
參看圖5E，移除該硬遮罩層24之氮化物層24B。此時，亦移除由該氮化物層形成之該層間介電層28A之一部分，且因此該層間介電層28A之高度可減小。可使用磷酸(H3 PO4 )溶液執行濕式蝕刻製程以移除該氮化物層24B。
如上所述，藉由參考數字28B表示在移除該氮化物層24B後形成之層間介電層。因為該氧化物層24A對磷酸溶液具有蝕刻選擇性，所以其未被移除。
保留該氧化物層24A之原因為防止該半導體基板21受在形成該保護層之隨後製程中引起之應力損害。
參看圖5F，在包括該層間介電層28B之該半導體基板21之整個表面上形成該保護層29後，可藉由使用該周邊電路開放遮罩30選擇性地蝕刻該保護層29使該保護層29僅保留在該單元區上。可使用一光阻層來形成該周邊電路開放遮罩30。
該保護層29由氮化物層形成。特定言之，該保護層29較佳經由LPCVD方法由氮化矽層形成。該保護層29可具有約50至約500之厚度。
另外，可應用濕式蝕刻或乾式蝕刻製程來移除該周邊電路區中之保護層。
因為形成該保護層29以覆蓋該單元區之整個表面，所以有可能保護該單元區使之免受隨後加熱製程及隨後氧化製程損害。舉例而言，該保護層29可防止該內埋式閘極27A在氧化氛圍之隨後加熱製程中降級。
同時，可藉由在蝕刻該周邊電路區中之該保護層29後另外移除該氧化物層24A來暴露對應於該周邊電路區之半導體基板21。因此，該氧化物層24A僅保留於該單元區中。移除該周邊電路區中之氧化物層24A的原因為隨後將形成一周邊電路閘極介電層。
參看圖5G，在移除該周邊電路開放遮罩30後，在對應於該周邊電路區之半導體基板21上形成用於該周邊電路區中之電晶體的周邊電路閘極介電層31。
可藉由使對應於該周邊電路區之半導體基板21之一頂表面氧化或藉由使用(例如)CVD方法來形成該周邊電路閘極介電層31。使該基板21之表面氧化的製程與形成典型閘極介電層之製程相同。舉例而言，可藉由進行熱氧化製程或自由基氧化製程來執行該氧化製程，或可藉由組合熱氧化製程與自由基氧化製程來執行該氧化製程。藉由該氧化製程來形成氧化矽層。因為該半導體基板21為矽基板，所以藉由該氧化製程來形成該氧化矽(Six Oy )層。同時，可隨後使藉由該氧化製程形成之該氧化矽層氮化。
因為在形成該周邊電路閘極介電層31時該單元區之整個表面由該保護層29覆蓋，所以氧不可滲透至該內埋式閘極27A中。因此，填充該作用區23中之渠溝的內埋式閘極及填充該裝置隔離層22中之渠溝的內埋式閘極兩者均不降級。
根據上述的本發明之第一實施例及第二實施例，有可能藉由形成覆蓋該單元區或該半導體基板21之整個表面的保護層29來防止該內埋式閘極27A在隨後加熱製程期間降級。
圖6說明根據本發明之第三實施例的使用內埋式閘極之半導體裝置的橫截面圖。
參看圖6，根據本發明之第三實施例的半導體裝置包括：一半導體基板41，其中藉由一裝置隔離層42界定一作用區43；一渠溝45，其藉由同時蝕刻該作用區43及該裝置隔離層42而形成；一內埋式閘極47A，其填充該渠溝45之一部分；一第一層間介電層48B及一第二層間介電層49B，其形成於該內埋式閘極47A上以間隙填充該渠溝45之剩餘部分；及一保護層50，其覆蓋包括該第二層間介電層49B之半導體基板41之整個表面。此外，一單元閘極介電層46形成於該作用區43中之渠溝45之一表面上。此處，參考數字44A表示用作硬遮罩層之氧化物層。
藉由執行STI製程由諸如SOD層之氧化物層形成裝置隔離層42。
該渠溝45變成該內埋式閘極47A下之一通道區，且因此通道長度增加。
該內埋式閘極47A可包括一選自由以下各者組成之群的金屬層：TiN層、TaN層、TaCN層、WN層、W層、及其組合。因此，該內埋式閘極47A可顯著地減小閘極之薄層電阻且適用於亞30nm設計之VLSI半導體裝置。該內埋式閘極47A可具有TiN層與W層之堆疊結構。此處，該TiN層可包括經由ALD方法形成之ALD TiN層。
如上所述，因為形成該內埋式閘極47A以填充該渠溝45之該部分且因此相對較容易執行諸如接觸製程之隨後製程，所以該內埋式閘極47A在達成極大規模整合方面可優於凹入式閘極或鞍型結構。
該第一層間介電層48B經形成以密封該內埋式閘極47A之一頂表面及該渠溝45之一暴露側壁，且包括諸如經由LPCVD方法形成之氮化矽層的氮化物層。該第二層間介電層49B包括氧化物層。特定言之，該第二層間介電層49B可包括具有相對優良之間隙填充特性的SOD層(例如，由聚矽氮烷(PSZ)製成之SOD層)。
因為該保護層50覆蓋該半導體基板41之整個表面，所以可防止該內埋式閘極47A在隨後加熱製程中降級。較佳地，該保護層50可包括在防止氧滲透方面具有相對較好之特性的氮化物層(諸如，氮化矽層)。舉例而言，可希望經由LPCVD方法使用具有相對較好之抗氧化特性之氮化矽層來形成保護層50。該保護層50具有約50至約500之厚度。
因為如圖6中所描述該保護層50覆蓋該半導體基板41之整個表面，所以雖然該內埋式閘極47A暴露於隨後氧化氛圍，但仍有可能防止該內埋式閘極47A降級。亦即，因為如參考數字所表示藉由該保護層50防止氧滲透，所以可防止該內埋式閘極47A氧化。亦藉由該保護層50防止形成於該裝置隔離層42中之內埋式閘極47A氧化。
此外，因為該層間介電層包括具有優良間隙填充特性之第一層間介電層48B及第二層間介電層49B且該第一層間介電層48B包括具有相對較小厚度之氮化物層，所以有可能藉由增強該內埋式閘極47A之抗氧化特性以及最小化機械應力來改良電晶體之可靠性。若該層間介電層僅由氮化物層形成，則該電晶體之可靠性可歸因於由該氮化物層之大厚度產生之高機械應力而劣化。
圖7說明根據本發明之第四實施例的使用內埋式閘極之半導體裝置的橫截面圖。
參看圖7，根據本發明之第四實施例的半導體裝置包括：一半導體基板41，其中藉由一裝置隔離層42界定一作用區43；一渠溝45，其藉由同時蝕刻該作用區43及該裝置隔離層42而形成；一內埋式閘極47A，其填充該渠溝45之一部分；一第一層間介電層48B及一第二層間介電層49B，其形成於該內埋式閘極47A上以間隙填充該渠溝45之剩餘部分；及一保護層50，其覆蓋包括該第二層間介電層49B的該半導體基板41之一單元區的整個表面。此外，一單元閘極介電層46形成於該作用區43中之渠溝45之一表面上。一周邊電路閘極介電層52形成於對應於一周邊電路區之半導體基板41上。此處，參考數字44A表示用作硬遮罩層之氧化物層。
首先，將該半導體基板41分類成單元區及周邊電路區。藉由執行STI製程來形成該裝置隔離層42且其因此由諸如SOD層之氧化物層形成。
該渠溝45變成該內埋式閘極47A下之一通道區，且因此通道長度增加。
該內埋式閘極47A可包括一選自由以下各者組成之群的金屬層：TiN層、TaN層、TaCN層、WN層、W層、及其組合。因此，該內埋式閘極47A可顯著地減小閘極之薄層電阻且適用於亞30nm設計之VLSI半導體裝置。該內埋式閘極47A可具有TiN層與W層之堆疊結構。此處，該TiN層可包括經由ALD方法形成之ALD TiN層。
如上所述，因為形成該內埋式閘極47A以填充該渠溝45之該部分且因此相對較容易執行諸如接觸製程之隨後製程，所以該內埋式閘極47A在達成極大規模整合方面可優於凹入式閘極或鞍型結構。
該第一層間介電層48B經形成以密封該內埋式閘極47A之一頂表面及該渠溝45之一暴露側壁，且可包括諸如經由LPCVD方法形成之氮化矽層的氮化物層。該第二層間介電層49B可包括氧化物層。特定言之，該第二層間介電層49B可包括具有相對優良之間隙填充特性的SOD層(例如，由聚矽氮烷(PSZ)製成之SOD層)。
因為該保護層50覆蓋對應於該單元區之半導體基板41之整個表面，所以防止該內埋式閘極47A在形成周邊電路閘極介電層52之隨後加熱製程中降級。較佳地，該保護層50可包括在防止氧滲透方面具有相對較好之特性的氮化物層(諸如，氮化矽層)。舉例而言，較佳的是，藉由使用LPCVD方法由具有相對優良之抗氧化特性的氮化矽層來形成該保護層50。該保護層50具有約50至約500之厚度。
參看圖7，因為該保護層50覆蓋對應於該單元區之半導體基板41之整個表面，所以即使該內埋式閘極47A暴露於用於形成該周邊電路閘極介電層52的具有氧化氛圍的隨後加熱製程，仍有可能防止該內埋式閘極47A降級。亦即，因為如參考數字所表示藉由該保護層50防止氧滲透，所以可防止該內埋式閘極47A氧化。亦藉由該保護層50防止形成於該裝置隔離層42中之內埋式閘極47A氧化。
此外，因為該層間介電層包括具有相對優良之間隙填充特性的第一層間介電層48B及第二層間介電層49B且該第一層間介電層48B包括具有相對較小厚度之氮化物層，所以有可能藉由增強該內埋式閘極47A之抗氧化特性以及最小化機械應力來改良電晶體之可靠性。
圖8A至圖8H說明用於製造圖7中所描述之半導體裝置之方法的橫截面圖。根據一實例，用於製造根據本發明之第三實施例之半導體裝置的方法可限於下文所述之單元區。
參看圖8A，經由STI製程在該半導體基板41中形成該裝置隔離層42。此時，該裝置隔離層42可包括諸如HDP氧化物層及SOD層的氧化物層。藉由該裝置隔離層42界定該作用區43。在該半導體基板41中界定該單元區及該周邊電路區。
接著，使用該硬遮罩層44作為蝕刻障壁經由蝕刻製程來形成待形成該內埋式閘極47A的渠溝45，其中該硬遮罩層44包括彼此堆疊之氧化物層44A及氮化物層44B。此處，亦可藉由蝕刻該作用區43及該裝置隔離層42來形成該渠溝45。大體上，因為閘極具有線型，所以該渠溝45亦具有線型。因此，形成與該作用區43以及該裝置隔離層42交叉的具有線型之渠溝45。然而，因為該作用區43之蝕刻選擇性可與該裝置隔離層42之蝕刻選擇性不同，所以該渠溝45之深度在該裝置隔離層42中可較大，因為該裝置隔離層42可比該作用區43更傾於被蝕刻。舉例而言，形成於該作用區43中之渠溝具有約1,000至約1,500之深度，且形成於該裝置隔離層42中之渠溝具有約1,500至約2,000之深度。
形成該渠溝45之蝕刻製程使用該硬遮罩層44作為蝕刻障壁，其中該硬遮罩層44係藉由光阻圖案(未圖示)來圖案化。該硬遮罩層44可為在蝕刻該半導體基板41時具有高蝕刻選擇性的材料。舉例而言，該硬遮罩層44可包括氧化物層44A與氮化物層44B之堆疊結構。該氧化物層44A具有約30至約100之厚度，且該氮化物層44B具有約100至約500之厚度。
在使用該硬遮罩層44之情況下，可在形成該渠溝45後剝離該光阻圖案。
參看圖8B，在該渠溝45之一側壁及一底部上形成該單元閘極介電層46。可藉由使該渠溝45之一表面氧化來形成該單元閘極介電層46。使該渠溝45之表面氧化的製程可包括諸如形成典型閘極介電層所使用之氧化製程的氧化製程。舉例而言，可藉由熱氧化製程或自由基氧化製程來執行該氧化製程，或可藉由組合熱氧化製程與自由基氧化製程來執行該氧化製程。可藉由該氧化製程來形成氧化矽層。因為該半導體基板41為矽基板，所以可藉由該氧化製程來形成該氧化矽(Six Oy )層。同時，可隨後使藉由該氧化製程形成之該氧化矽層氮化。
接著，在該單元閘極介電層46上形成一金屬層47(其將為該內埋式閘極47A)以覆蓋該半導體基板41之整個表面並填充該渠溝45。此時，該金屬層47可包括選自由以下各者組成之群的任一者：TiN層、TaN層、TaCN層、WN層、W層、及其組合。較佳地，藉由堆疊TiN層與W層來形成金屬層47。此處，可使用ALD方法來形成該TiN層。
參看圖8C，對金屬層47執行諸如CMP製程之平坦化製程，直至暴露該硬遮罩層44之頂表面為止。
隨後，經由回蝕製程使該經蝕刻之金屬層凹入。因此，該金屬層保留於該渠溝45中以填充該渠溝45之一部分，且剩餘金屬層變成該內埋式閘極47A。該內埋式閘極47A可具有約500至約1,300之高度。
參看圖8D，在圖8C中所描述之所得結構之整個表面上形成第一介電層48。該第一介電層48防止該內埋式閘極47A在隨後加熱製程中降級以及充當該層間介電層。藉由使用ALD方法或CVD方法來形成該第一介電層48。
較佳地，該第一介電層48包括諸如氮化矽層之氮化物層。因為在沈積相當厚之氮化物層時可能會出現機械應力，所以可希望相對薄地沈積該氮化物層。因此，可希望在該內埋式閘極47A上形成具有相對較小厚度且能夠阻止氧滲透以防止該內埋式閘極47A被氧化的材料層。該第一介電層48可具有約30至約70之厚度且可包括經由LPCVD方法形成之氮化矽層以具有相對優良之抗氧化特性。以前述方式，在作為該第一介電層48薄薄地密封氮化物層時，有可能增強該內埋式閘極47A之抗氧化特性。
隨後，在該第一介電層48上形成一形成第二介電層49的氧化物層。該氧化物層包括具有極佳間隙填充特性之氧化物層。舉例而言，該氧化物層可由一由PSZ製成之SOD層形成。根據本發明之第四實施例，因為包括該氮化物層之第一介電層48可預先形成於該內埋式閘極47A上，所以有可能阻止在形成該第二介電層49時可能會發生之氧滲透。
參看圖8E，對該第二介電層49及該第一介電層48執行平坦化製程，直至暴露該硬遮罩層44之頂表面為止。因此，該第一經平坦化介電層48A及該第二經平坦化介電層49A保留在該內埋式閘極47A上以間隙填充該渠溝45之剩餘部分。
參看圖8F，在移除該第二經平坦化介電層49A之一部分後，移除該硬遮罩層44之氮化物層44B。此時，亦移除該第一經平坦化介電層48A之一部分，且因此可減小該第一經平坦化介電層48A之高度。可執行使用磷酸(H3 PO4 )溶液之濕式蝕刻製程以移除該氮化物層44B。可執行使用HF溶液之濕式蝕刻製程以部分移除該第二經平坦化介電層49A。
如上所述，在移除達該氮化物層44B後，如分別由參考數字48B及49B所表示，該第一層間介電層及該第二層間介電層可保留。
參看圖8G，在包括該第二層間介電層49B之半導體基板41之整個表面上形成保護層50後，可藉由使用周邊電路開放遮罩51選擇性地蝕刻該保護層50使該保護層50僅保留在該單元區上。可使用一光阻層來形成該周邊電路開放遮罩51。
較佳藉由使用LPCVD方法由具有優良抗氧化特性之氮化物層來形成該保護層50。該保護層50具有約50至約500之厚度。
此外，可應用濕式蝕刻或乾式蝕刻製程來移除該周邊電路區中之保護層50。
因為形成該保護層50以覆蓋該單元區之整個表面，所以其可保護該單元區中之內埋式閘極47A使之免受隨後加熱製程損害。
同時，有可能藉由在蝕刻該周邊電路區中之保護層50後另外移除該氧化物層44A來暴露對應於該周邊電路區之半導體基板41。因此，該氧化物層44A僅保留於該單元區中。移除該周邊電路區中之氧化物層44A的原因中之至少一者為隨後將形成該周邊電路閘極介電層52。
參看圖8H，在移除該周邊電路開放遮罩51後，形成用於該周邊電路區中之電晶體的周邊電路閘極介電層52。
可藉由使對應於該周邊電路區之半導體基板41之一頂表面氧化或藉由使用(例如)CVD方法來形成該周邊電路閘極介電層52。使該渠溝之表面氧化的製程與形成典型閘極介電層之製程相同。舉例而言，可藉由熱氧化製程或自由基氧化製程來執行該氧化製程，或可藉由組合熱氧化製程與自由基氧化製程來執行該氧化製程。可藉由該氧化製程來形成氧化矽層。因為該半導體基板41為矽基板，所以可藉由該氧化製程來形成該氧化矽(Six Oy )層。同時，可隨後使藉由該氧化製程形成之該氧化矽層氮化。
因為在形成該周邊電路閘極介電層52時該單元區之整個表面由該保護層50覆蓋，所以可防止氧滲透至該內埋式閘極47A中。因此，填充該作用區43中之渠溝的內埋式閘極47A及填充該裝置隔離層42中之渠溝的內埋式閘極47A兩者可均不降級。
根據上述的本發明之第四實施例，有可能藉由形成覆蓋該單元區之整個表面的保護層50來防止該內埋式閘極47A在隨後加熱製程期間降級。
此外，根據本發明之第四實施例，由氮化物層與氧化物層之雙層結構形成間隙填充該內埋式閘極之上側的層間介電層。換言之，用作該第一層間介電層48B之氮化物層經形成以具有相對較小之厚度，且該第二層間介電層49B由具有相對優良之間隙填充特性的氧化物層形成。因此，在薄氮化物層上形成氧化物層時，可最小化機械應力，且因此有可能確保電晶體之可靠性。此外，藉由預先薄薄地形成氮化物層，與僅用氧化物層間隙填充該內埋式閘極之上側的情況相比，可顯著地減少缺陷出現，且可防止該內埋式閘極在隨後高溫及氧環境中氧化。
最終，根據第四實施例，有可能藉由由氮化物層與氧化物層之雙層結構形成間隙填充該內埋式閘極之上側的材料來增強該內埋式閘極之抗氧化特性並確保電晶體之可靠性。
圖9A說明在僅用氧化物層保護內埋式閘極時的缺陷圖。圖9B說明在用包括氮化物層及氧化物層之兩個層保護內埋式閘極時的缺陷圖。
參看圖9A及圖9B，應注意，在本發明中可防止除(例如)典型微粒缺陷外之缺陷。
根據本發明，藉由在形成內埋式閘極之半導體基板之整個表面上形成保護層，雖然該內埋式閘極暴露於隨後加熱製程，但仍有可能防止該內埋式閘極降級。
此外，藉由用該保護層覆蓋該單元區之整個表面，雖然在周邊電路區中執行隨後氧化製程及隨後加熱製程，但仍有可能防止形成於該單元區中之內埋式閘極降級。
藉由由氮化物層與氧化物層之雙層來形成層間介電層(其中該層間介電層間隙填充該內埋式閘極之上側)，有可能增強該內埋式閘極之抗氧化特性且同時確保電晶體之可靠性。
雖然已關於特定實施例來描述本發明，但熟習此項技術者將顯而易見的是，在不脫離如以下申請專利範圍中所界定的本發明之精神及範疇的情況下可進行各種改變及修改。
11．．．半導體基板
12．．．裝置隔離層
13．．．作用區
14．．．渠溝
15．．．閘極介電層
16．．．內埋式閘極
17．．．層間介電層
19．．．金屬電極之氧化物
21．．．半導體基板
22．．．裝置隔離層
23．．．作用區
24．．．硬遮罩層
24A．．．氧化物層
24B．．．氮化物層
25．．．渠溝
26．．．單元閘極介電層
27．．．金屬層
27A．．．內埋式閘極
28．．．介電層
28A．．．層間介電層
28B．．．層間介電層
29．．．保護層
30．．．周邊電路開放遮罩
31．．．周邊電路閘極介電層
41．．．半導體基板
42．．．裝置隔離層
43．．．作用區
44．．．硬遮罩層
44A．．．氧化物層
44B．．．氮化物層
45．．．渠溝
46．．．單元閘極介電層
47．．．金屬層
47A．．．內埋式閘極
48．．．第一介電層
48A．．．第一經平坦化介電層
48B．．．第一層間介電層
49．．．第二介電層
49A．．．第二經平坦化介電層
49B．．．第二層間介電層
50．．．保護層
51．．．周邊電路開放遮罩
52．．．周邊電路閘極介電層
圖1說明使用習知內埋式閘極之半導體裝置的視圖；
圖2A及圖2B說明展示先前技術方法之問題的影像；
圖3說明根據本發明之第一實施例的使用內埋式閘極之半導體裝置的橫截面圖；
圖4說明根據本發明之第二實施例的使用內埋式閘極之半導體裝置的橫截面圖；
圖5A至圖5G說明用於製造圖4中所描述之半導體裝置之方法的橫截面圖；
圖6說明根據本發明之第三實施例的使用內埋式閘極之半導體裝置的橫截面圖；
圖7說明根據本發明之第四實施例的使用內埋式閘極之半導體裝置的橫截面圖；
圖8A至圖8H說明用於製造圖7中所描述之半導體裝置之方法的橫截面圖；
圖9A說明在僅用氧化物層保護內埋式閘極時的缺陷圖；及
圖9B說明在用包括氮化物層及氧化物層之兩個層保護內埋式閘極時的缺陷圖。
41．．．半導體基板
42．．．裝置隔離層
43．．．作用區
44A．．．氧化物層
45．．．渠溝
46．．．單元閘極介電層
47A．．．內埋式閘極
48B．．．第一層間介電層
49B．．．第二層間介電層
50．．．保護層
52．．．周邊電路閘極介電層

Claims (42)

  1. 一種半導體裝置，其包含：一基板，其包括一渠溝；一內埋式閘極，其填充該渠溝之一部分；一層間介電層，其形成於該內埋式閘極上以間隙填充該渠溝之剩餘部分；及一保護層，其覆蓋包括該層間介電層之該基板之一整個表面。
  2. 如請求項1之半導體裝置，其中該保護層包含一層氮化物層。
  3. 如請求項1之半導體裝置，其中該保護層包含一層氮化矽層，該氮化矽層係藉由一低壓化學氣相沈積(LPCVD)製程形成。
  4. 如請求項1之半導體裝置，其中該內埋式閘極包含以下各者中之一者：氮化鈦(TiN)層、氮化鉭(TaN)層、氮化鉭碳(TaCN)層、氮化鎢(WN)層、鎢(W)層、及其一組合。
  5. 如請求項1之半導體裝置，其中該內埋式閘極包含TiN層與W層之一堆疊結構。
  6. 如請求項1之半導體裝置，其中該層間介電層包含：一第一層間介電層，其密封該內埋式閘極之一頂表面及該渠溝之一暴露側壁；及一第二層間介電層，其形成於該第一層間介電層上以間隙填充該渠溝之剩餘部分。
  7. 如請求項6之半導體裝置，其中該第一層間介電層包含一層氮化物層，且該第二層間介電層包含一層氧化物層。
  8. 如請求項7之半導體裝置，其中該氮化物層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  9. 如請求項7之半導體裝置，其中該氧化物層包含一旋塗式介電層。
  10. 如請求項1之半導體裝置，其中該層間介電層包含一層氮化物層或一層氧化物層。
  11. 一種半導體裝置，其包含：一基板，其分成一周邊電路區及一單元區，一渠溝形成於該單元區中；一內埋式閘極，其填充該渠溝之一部分；一層間介電層，其形成於該內埋式閘極上以間隙填充該渠溝之剩餘部分；及一保護層，其覆蓋對應於該單元區之該基板之一整個表面。
  12. 如請求項11之半導體裝置，其進一步包含在對應於該周邊區之該基板上的用於形成於該周邊電路區中之一電晶體的一閘極介電層。
  13. 如請求項11之半導體裝置，其中該保護層包含一層氮化物層。
  14. 如請求項11之半導體裝置，其中該保護層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  15. 如請求項11之半導體裝置，其中該內埋式閘極包含以下各者中之一者：TiN層、TaN層、TaCN層、WN層、W層、及其一組合。
  16. 如請求項11之半導體裝置，其中該內埋式閘極包含TiN層與W層之一堆疊結構。
  17. 如請求項11之半導體裝置，其中該層間介電層包含：一第一層間介電層，其密封該內埋式閘極之一頂表面及該渠溝之一暴露側壁；及一第二層間介電層，其形成於該第一層間介電層上以間隙填充該渠溝之剩餘部分。
  18. 如請求項17之半導體裝置，其中該第一層間介電層包含一層氮化物層，且該第二層間介電層包含一層氧化物層。
  19. 如請求項18之半導體裝置，其中該氮化物層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  20. 如請求項18之半導體裝置，其中該氧化物層包含一旋塗式介電層。
  21. 如請求項11之半導體裝置，其中該層間介電層包含一層氮化物層或一層氧化物層。
  22. 一種用於製造一半導體裝置之方法，該方法包含：提供一基板；藉由蝕刻該基板形成一渠溝；形成填充該渠溝之一部分的一內埋式閘極；在該內埋式閘極上形成一層間介電層以間隙填充該渠溝之剩餘部分；及形成一保護層，該保護層覆蓋包括該層間介電層之該基板之一整個表面。
  23. 如請求項22之方法，其中該保護層包含一層氮化物層。
  24. 如請求項22之方法，其中該保護層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  25. 如請求項22之方法，其中該內埋式閘極包含以下各者中之一者：TiN層、TaN層、TaCN層、WN層、W層、及其一組合。
  26. 如請求項22之方法，其中該內埋式閘極包含TiN層與W層之一堆疊結構。
  27. 如請求項22之方法，其中形成該層間介電層包含：形成密封該內埋式閘極之一頂表面及該渠溝之一暴露側壁的一第一層間介電層；在該第一層間介電層上形成一第二層間介電層以間隙填充該渠溝之剩餘部分；及對該第二層間介電層及該第一層間介電層進行平坦化。
  28. 如請求項27之方法，其中該第一層間介電層包含一層氮化物層，且該第二層間介電層包含一層氧化物層。
  29. 如請求項28之方法，其中該氮化物層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  30. 如請求項28之方法，其中該氧化物層包含一旋塗式介電層。
  31. 如請求項22之方法，其中該層間介電層包含一層氮化物層或一層氧化物層。
  32. 一種用於製造一半導體裝置之方法，該方法包含：藉由蝕刻對應於一單元區之一基板之一部分來形成一渠溝，其中該基板分成該單元區及一周邊電路區；形成一內埋式閘極以填充該渠溝之一部分；在該內埋式閘極上形成一層間介電層以間隙填充該渠溝之剩餘部分；及形成一保護層，該保護層覆蓋對應於該單元區之該基板之一整個表面。
  33. 如請求項32之方法，在形成該保護層後，該方法進一步包含：在對應於該周邊區之該基板上形成用於形成於該周邊電路區中之一電晶體的一閘極介電層。
  34. 如請求項32之方法，其中該保護層包含一層氮化物層。
  35. 如請求項32之方法，其中該保護層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  36. 如請求項32之方法，其中該內埋式閘極包含以下各者中之一者：TiN層、TaN層、TaCN層、WN層、W層、及其一組合。
  37. 如請求項32之方法，其中該內埋式閘極包含TiN層與W層之一堆疊結構。
  38. 如請求項32之方法，其中形成該層間介電層包含：形成密封該內埋式閘極之一頂表面及該渠溝之一暴露側壁的一第一層間介電層；在該第一層間介電層上形成一第二層間介電層以間隙填充該渠溝之剩餘部分；及對該第二層間介電層及該第一層間介電層進行平坦化。
  39. 如請求項38之方法，其中該第一層間介電層包含一層氮化物層，且該第二層間介電層包含一層氧化物層。
  40. 如請求項39之方法，其中該氮化物層包含一層氮化矽層，該氮化矽層係藉由一LPCVD製程形成。
  41. 如請求項39之方法，其中該氧化物層包含一旋塗式介電層。
  42. 如請求項32之方法，其中該層間介電層包含一層氮化物層或一層氧化物層。
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