KR100226468B1 - 비트라인 사이의 기생정전용량 감소방법 - Google Patents
비트라인 사이의 기생정전용량 감소방법 Download PDFInfo
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Abstract
본 발명은 메모리 셀의 비트라인 사이의 기생정전용량 감소 방법에 관한 것으로서, 특히 절연막을 평탄화 시킨 후 도체(특히 DRAM에서 비트라인)를 증착시킴으로서 횡방향에서 생기는 기생정전 용량을 감소시키는 방법에 관한 것이다.
이를 위하여 본 발명은 기판에 다수 개의 워드라인을 형성하고, 상기 다수 개의 워드라인의 측면에 사이드 월을 형성하는 단계와, 상기 기판 전면에 상기 다수 개의 워드라인 사이를 채우도록 O3-TEOS 산화막을 증착하고 에치백하여 평탄화시키는 단계와, 상기 O3-TEOS 산화막의 상기 다수 개의 워드라인 사이의 소정 부분에 콘택홀을 형성하고 상기 O3-TEOS 산화막 상에 도전 물질을 상기 콘택트홀을 채우도록 증착한 후 상기 다수 개의 워드라인과 수직되게 패터닝하여 다수 개의 비트라인을 형성하는 단계를 포함한다.
Description
제1도는 종래의 워드라인 및 비트라인 구성도
제2도는 본 발명의 비트라인 제조 공정도
제3도는 본 발명의 워드라인 및 비트라인 구성도
도면의 주요 부분에 대한 부호의 설명
1 : 실리콘 기관 2 : 워드라인
3 : 사이드 월 4 - O3:TEOS 산화막
5 : 비트라인
본 발명은 메모리 셀의 비트라인 사이의 기생정전용량 감소 방법에 관한 것으로서, 특히 절연막을 평탄화 시킨 후 도체(특히 DRAM에서 비트라인)를 증착시키므로서 횡방향에서 생기는 기생정전 용량을 감소시키는 방법에 관한 것이다.
고집적 메모리 소자에서는 기생정전용량(CB) 대 축적 정전용량(CS)의 비(CB/CS)를 높여서 정보의 하이상태와 로우상태를 구별하는 감도를 증가시킬 필요가 있다.
제 1 도는 종래 DRAM의 워드라인 비트라인 및 구조로서, 워드라인이 하부에 형성되고 그 위에 비트라인이 수직으로 엇갈려서 형성된다.
상기에서 비트라인은 워드라인들 사이의 골에도 형성된다. 그러므로, 비트라인은 워드라인 사이에서 측면 면적이 증가되므로, 비트라인과 인접하는 비트라인 사이에서 기생 정전용량이 증가되게 된다. 즉, 기생 정전용량(C1)는,C1 = ε A1/t이 된다.
여기서 ε는 비트라인간 유전체의 유전율 A1는 비트라인의 측면면적 t는 비트라인간의 거리이다.
상기에서 비트라인은 워드라인들 사이의 움푹 파인 골에도 형성되어 측면 면적(A1)이 증가되므로 비트라인과 인접하는 비트라인 사이에서 기생 정전용량(C1)이 증가된다.
상기 비트라인과 인접하는 비트라인 사이에서 기생 정전용량(C1)이 증가되면 하이 또는 로우의 구별에 대한 감도가 떨어질뿐 아니라 동작속도도 떨어지는 문제점이 발생한다.
따라서, 본 발명의 목적은 비트라인들 사이의 기생정전 용량을 감소시켜 감도특성을 향상시키고 동작속도를 증가시킬 수 있는 비트라인 사이의 기생정전용량 감소 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 비트라인 사이의 기생정전용량 감소방법은 기판에 다수 개의 워드 라인을 형성하고, 상기 다수개의 워드라인의 측면에 사이드 월을 형성하는 단계와, 상기 기판 전면에 상기 다수 개의 워드라인 사이를 채우도록 O3-TEOS 산화막을 증착하고 에치백하여 평탄화시키는 단계와, 상기 O3-TEOS 산화막과 상기 다수개의 워드라인 사이의 소정 부분에 콘택홀을 형성하고 상기 O3-TEOS 산화막 상에 도전 물질을 상기 콘택트홀을 채우도록 증착한 후 상기 다수 개의 워드라인과 수직되게 패터닝하여 다수 개의 비트라인을 형성하는 단계를 포함한다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제 3 도는 본 발명에 따른 비트라인 사이의 기생정전용량 감소할 수 있는 구성이 도시되어 있다.
제 3 도는 기판에 다수 개의 워드라인이 형성되고, 워드라인에 사이드월을 형성한 다음 전면에 산화막이 워드라인들 사이의 움푹하게 파인 골을 채우도록 형성되어 표면이 평탄하게 된다. 그리고, 워드라인 사이의 소정 부분에 비트라인 콘택홀이 형성된다. 상기에서, 기판과 콘택을 이루는 부분 외에는 비트라인과 비트라인이 커플링하는 면적이 현저히 감소되어 있으므로 기생정전용량이 감소된다.
본 발명의 제조방법을 제 2 도를 참조하여 설명하면 다음과 같다.
먼저 제 2a 도와 같이 기판(1)위에 도전 물질과 절연물질을 순차적으로 증착한 후 포토리쏘그래피 방법으로 패터닝하여 다수 개의 워드라인(2)과 캐층을 형성한다.
그후, 제 2b 도와 같이 상술한 구조의 전 표면에 실리콘질화막을 증착한다. 그리고, 실리콘질화막을 기판(1) 및 캡층의 표면이 노출되게 에치백하여 워드라인(2)과 캡층의 측면에 사이드 월(3)을 형성한다.
계속해서 제 2c 도와 같이 기판(1) 상에 캡층 및 사이드 월(3)을 덮어 워드라인(2) 사이를 채우도록 O3-TEOS 산화막(4)을 증착시키고 에치백하여 평탄화시킨다.
이어서 제 2d 도와 같이 소정 워드라인(2) 사이의 소정 부분의 O3-TEOS 산화막(4) 상에 다결정 실리콘을 콘택홀을 채우도록 증착한 후 포토리쏘그래피 방법으로 패터닝하여 다수 개의 비트라인(5)을 형성한다. 상기에서 워드라인(2) 사이는 O3-TEOS 산화막(4)에 의해 콘택홀 내부를 채우는 것을 제외하고 평탄하므로 비트라인(5)의 측면면적(A2)는 감소된다.
이와같이 본 발명의 방법을 사용하여 워드 및 비트라인(2)(5)을 형성하므로, 비트라인(5)들 사이에서 유기되는 기생정전용량(C2)는,C2 = ε A2/t이 된다.
여기서 ε은 비트라인간 유전체의 유전율 A2는 비트라인의 측면면적 t는 비트라인간의 거리이다.
상기에서 비트라인(5)의 측면 면적(A2)이 감소되므로 비트라인(5)들 사이에서 유기되는 기생정전용량(C2)은 감소된다.
이와 같이 비트라인들 사이에서 유기되는 기생정전용량을 감소시키므로 DRAM회로에서 센스 증폭기의 간도를 증가시키고 액세스 속도를 높이게 되는 효과가 있다.
Claims (1)
- 비트라인 사이의 기생정전용량 감소 방법에 있어서, 기판에 다수 개의 워드라인을 형성하고, 상기 다수 개의 워드라인의 측면에 사이드 월을 형성하는 단계와, 상기 기판 전면에 상기 다수개의 워드라인 사이를 채우도록 O3-TEOS 산화막을 증착하고 에치백하여 평탄화시키는 단계와, 상기 O3-TEOS 산화막의 상기 다수 개의 워드라인 사이의 소정 부분에 콘택홀을 형성하고 상기 O3-TEOS 산화막 상에 도전 물질을 상기 콘택홀을 채우도록 증착한 후 상기 다수개의 워드라인과 수직되게 패터닝하여 다수 개의 비트라인을 형성하는 단계를 포함하는 비트라인 사이의 기생정전용량 감소방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023302A KR100226468B1 (ko) | 1991-12-18 | 1991-12-18 | 비트라인 사이의 기생정전용량 감소방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023302A KR100226468B1 (ko) | 1991-12-18 | 1991-12-18 | 비트라인 사이의 기생정전용량 감소방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100226468B1 true KR100226468B1 (ko) | 1999-10-15 |
Family
ID=19325075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019910023302A KR100226468B1 (ko) | 1991-12-18 | 1991-12-18 | 비트라인 사이의 기생정전용량 감소방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100226468B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| US5051380A (en) * | 1989-12-27 | 1991-09-24 | Semiconductor Process Laboratory Co., Ltd. | Process for producing semiconductor device |
-
1991
- 1991-12-18 KR KR1019910023302A patent/KR100226468B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62286270A (ja) * | 1986-06-05 | 1987-12-12 | Sony Corp | 半導体メモリ装置 |
| US5051380A (en) * | 1989-12-27 | 1991-09-24 | Semiconductor Process Laboratory Co., Ltd. | Process for producing semiconductor device |
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