TW548832B - Method of producing semiconductor integrated circuit device and semiconductor integrated circuit device - Google Patents

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TW548832B
TW548832B TW091100594A TW91100594A TW548832B TW 548832 B TW548832 B TW 548832B TW 091100594 A TW091100594 A TW 091100594A TW 91100594 A TW91100594 A TW 91100594A TW 548832 B TW548832 B TW 548832B
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Hiroyuki Enomoto
Nobuya Saito
Tsuyoshi Kawagoe
Hisaomi Yamashita
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Hitachi Ulsi Sys Co Ltd
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548832 A7 B7 五、發明説明（1 ) 發明之技術領域 本發明係有關於半導體積體電路裝置及其製造技術，尤 其針對具有動態存機存取記憶體（DRAM，Dynamic Random Access Memory)之半導體積體電路裝置及其製造，提供一 種有效技術。 先前技藝 半導體積體電路裝置的製造流程中，在對半導體基板上 所堆疊之氧化矽膜進行蝕刻並形成開孔時，為防止開孔底 部外露的下層氧化矽膜過度蝕刻，故於上層氧化矽膜與下 層氧化矽膜之間設置氮化矽膜，作為蝕刻停止層之用（例如 曰本特開平1 1-26574號公報等）。 此外，近年來的大容量DRAM等之製造流程中，係採用自 行對位接觸（SAC, Self Align Contact)技術，其係於形成開 孔用以令位元線及容量元件與半導體基板在微小化的字元 線空間内接觸時，先以氮化矽膜構成覆蓋字元線上部之絕 緣膜（罩絕緣膜）以及覆蓋側壁之絕緣膜（側壁絕緣膜），利用 氧化矽膜與氮化矽膜之蝕刻率差，令上述開孔對準字元線 之空間，自行對位形成之（例如日本特開平9-252098號公報 等）。 此外，日本特開2000-77622號公報所揭示之内容，雖為利 用氧化矽膜形成字元線的罩絕緣膜及側壁絕緣膜之DRAM 相關技術，但其在對字元線上部的層間絕緣膜進行蝕刻， 以形成開孔之時，為防止包含氧化矽膜之側壁絕緣膜過度 -5- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 548832 五、發明説明（2 ) 姓刻’而利用氮切膜與其上部形成之氧化賴構成上述 層間絕緣膜，作為下層氮化矽膜之蝕刻停止層。 本發明所欲解決之課題 本發明者於開發256百萬位元（M bh)DRAM以及丨億位元 bit)DRAM之過程中，著手探討減低位元線容量之可能 ，俾便作為延長更新（reflesh)時間間隔之對策。 一位元線電容之成分，雖分為對鄰接位元線、對基板、對 ::電極、對字元線及對平板電極等電容，但若為所謂的 甩令位兀線（Capacntor 〇ver BltUne，c〇By·造之記憶胞， 亦即於位元線上方配置資訊蓄積用容量元件時，為拉近位 兀線與字元線之距離，會以對字元線電容成分占最大成分 ，因此，欲降低位元線電容，則首要之務應為減低對字元 線電容。 如前所述，過去採用自行對位接觸（SAC)技術之製造流程 中，字元線上部與側壁係覆蓋以相對於氧化矽膜的蝕刻選 擇比大之氮化矽膜。但是，由於氮化矽膜之比較介電率= 大於乳化矽膜者兩倍，因此以氮化矽膜覆蓋字元線上部與 側壁時，會導致位元線對字元線電容增大。 另一方面，為減低位元線對字元線電容，當字元線之側 壁絕緣膜或者罩絕緣膜係以氧化矽膜構成時，於字元膜的 空間内形成連接位元線與基板之開孔（接觸孔）時，由於側壁 絕緣膜或罩絕緣膜會被深削，使開孔底部接近字元線，故 在此情況下’亦會導致位元線對字元線電容增大。 本發明之目的在於提供一種技術，俾便減低記憶胞尺寸 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 548832 五 、發明説明（3 經微小化的DRAM之位元線電容。. 本發明除前述以外之其他目的與新特徵 之敘述以及附件圖式中明示之。 白於本。兄明書 角午決問題之手段 概要專明書所揭不之發明中，舉其具代表性者之 概要，間早說明如下。 半導體積體電路裝置，係於半導體基板上 •複數個弟一導體片’其係相互平行延展而形成 — 側壁絕緣膜’其係包含氧化石夕膜，且於前述第一導體片之 :;壁：成第二導體片’其係形成於前述第一導 :第其係包含氮化㈣，且形成於前述複數 弟…片之上部；以及第二絕緣膜’其係包含 乳化…且形成於前述第一絕緣膜之上部；在前述複數 ㈣上部之前述第_及第二絕緣膜上，形成第— :孔’而於前述第一開孔㈣，形成第三導體片，里俜盘 W述第二導體片呈電性連接。 ’、 驟本發明之半導體積體電路裝置的製造方法具有下列步 於半辱體基板上形成第—導體片，並於第_導體片及半 夺體基板之上部’形成第—絕緣膜；於前 «-開孔’令其位於前述第一導體片之間，其後=: 这第開孔之側壁’形成包含氧化矽膜之第_側壁絕緣膜 三於前述第-開孔内部’形成第二導體片；於前述第一及 第二導體片之上部’形成包含氮化石夕膜之第二絕緣膜，並 本纸張尺度適财關家料(CNS) A4^(21Gx^^y 548832 A7 ____ B7 五、發明説明（4 ) 於前述第二絕緣膜之上部，形成包含氧化矽膜之第三絕緣 膜，及於別述第一開孔上部之前述第三絕緣膜及前述第二 系巴緣膜上’形成第二開孔，令前述第二導體片於前述第二 開孔底部外露後，再於前述第二開孔之内部，形成第三導 體片’令其與前述第二導體片呈電性連接。 發明之實施形態 以下即根據圖式，詳細說明本發明之實施形態。用以說 明實施形態的全圖中，凡是具有相同功能之零組件，一律 標註相同之符號，並省略重覆說明。 (實施形態一） 圖 1 為本實施形態之 dram (Dynamic Rand〇m Access
Memory，動態隨機存取記憶體）所形成之半導體晶片 全體平面圖。 在長方形的半導體晶片1A之主面上形成有DR AM，其係 具有例如256 M bh(百萬位元）之記憶容量。此DRAM具有包 含複數個記憶體陣列（MARY)之記憶區，以及配置於該等記 憶區周圍之周邊電路區PC。此外，半導體晶片}八的中央部 分，配置有一排複數個接線墊BP，用以連接線路或者凸塊 電極等。 圖2為半導體基板（以下簡稱基板）之截面圖，其係顯示記 憶體陣列（MARY)之其中一端。 例如，於包含P型單晶矽的基板1之主面上’形成有p型深 井2,而p型深井2中係形成有元件隔離溝〇藉此元件隔離 溝4界定周圍的p型深井2之作用區域中，形成有複數個記憶 -8- 548832 A7 B7 五、發明説明（5 )
胞’各個記憶胞之構成，係包括一個由η通道型MISFET (Metal Insulator Semiconductor Field Effect Transisto「金 屬絕緣場效電晶體）所構成之記憶胞選擇用ΜΙ5ρΕΤ(^，以 及一個於其上部形成之資訊蓄積用容量元件c。記憶胞選擇 用MISFETQt之構成，主要包括閘極絕緣膜6、作用區以外 的區域中構成字元線WL之閘電極7,以及一對11型半導體區 域（源極、汲極區域）8。閘電極7(字元線WL)係包括三層導 體膜，該導體膜係由摻雜諸如p(磷）in型多晶矽膜、WN(氮 化鎢）膜以及W(鎢）膜沉積而成。 圖3為基板1之戴面圖，其係顯示部分周邊電路區（pc)。 周邊電路區（pc)之基板i中，形成有？型深井2An型深井3， P型冰井之作用區域中，形成有n通道型MISFETQn，而η型 /木井j之作用區域中，形成有ρ通道型misfet办。η通道型 MISFETQn主要包括閘極絕緣膜6、閘電極7以及一對旷型 半導體區域（源極、汲極區域）17，而p通道型^^£丁办則 主要包括閘極絕緣膜6、閘電極7以及一對ρτ型半導體區域 (源極、没極區域）18。亦即，周邊電路區（PC)之構成係包含 互補型MISFET，其係由n通道型MISFETQn及p通道型 MISFETQp所組成。 如圖2所不’记憶胞選擇用misfet以之閘電極字元線 WL)側壁’形成有兩層側壁絕緣㈣和"。外側的側壁絕 緣膜1丨中包含氧化矽膜’其係具有例如3〇腹左右之膜厚度 ，而内側的側壁絕缕胺；！ n + ^t 緣勝10中包含氮化矽膜，其膜厚度係薄 於第一側壁絕緣膜π (例如盔彳η .. 丄 I j々為10 nm〜b nm左右）。以氧化矽
548832 、發明説明（ 粗所構成的側壁絕賴η之高度，係高於 一 WL)之頂端，且低於罩絕緣膜9之上端部分， =兀線 覆蓋於閘電極7(字元線机)之上部。 緣膜係 閘：：7和7的空間内’係藉由上述兩層側壁絕緣膜1。和 I成包圍在外圍之接觸孔(開孔)12及13，而接觸孔P和 攻内部，則埋入有栓塞（導體層川，該栓 如P(磷）型多晶矽膜。 匕3乜雜例 記憶胞選擇用瞻卿之上部，形成有兩層絕緣膜（從下 ，曰至上層’依序為氮化石夕膜19及氧化石夕膜Μ)，而氧化石夕膜 3 1之上部形成有位元線BL ’用來對記憶胞進行資料之嚐入 及讀出動作。位元線BL係包含例如w(鶴）等金屬膜所:成 ，位几線BL係透過氧化矽膜31與氮化矽膜19上所形成之穿 孔32’以及其下部之前述接觸孔12，而與記憶胞選擇= MiSFETQt之n型半導體區域（源極、汲極）8之—端呈電性連 接。穿孔32之内部中埋有检塞33,其係包含例如於训膜之 上部經W膜沉積後之金屬膜。 位兀線BL之上部形成有氧化矽膜34及氮化矽膜Μ，氮化 之上部則形成有資訊蓄積用容量元件c。資訊蓄積用 容量元件c係包括··下部電極41，其係將氮切膜35上部膜 厚度較厚之氧化梦膜39予以㈣，形成深溝40後，形成於 該深溝40之内部；以及容量絕緣膜、2與上部電極43，其係 形成於下部電極4 1之上部。 μ 資訊蓄積用容量元件C之下部電極41，係由例如Ru⑻膜 所構成，透過穿孔36及其下部之接觸孔13，而與記憶胞選 -10 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) 548832
擇用MISFETQt之n型半導體區域（源極、汲極）8之另一端。 電性連接。容量絕·缘膜42係包含例如BST (BaxSrixTi〇j
Bamnn Strontlum Tltanate ’鈦酸銘鋇）膜上部電極μ則由 例如Ru膜所構成。此資訊蓄積用容量元件C之上部，隔著氧 化矽膜51形成有A1合金配線52。 如圖3所示，周邊電路區（PC)的n通道型囊阳如以及p 通道請SFETQP等兩側壁上，形成有兩層側壁絕緣膜ι〇和 U。外側的側壁絕緣膜21中包含氧化矽膜，其係具有例如 7〇 nm左右之膜厚度，而内側的侧壁絕緣膜⑺，係如前述弋 憶胞選擇用MISFETQt之側壁絕緣膜！ 〇，㈣由氣化石夕膜所 構成。 、 η通道型MISFETQn之上部形成有第一層配線料和化，而p 通道型MISFETQp之上部，形成有第一配線層牝和”。該等 第一層配線44〜47，係如前所述之位元線BL，同樣以金屬 膜構成，且於位元線BL之形成步驟中同時形成。 第一層配線44和45，係透過其下部之絕緣膜（氧化矽膜31 、氮化矽膜19及氧化矽膜22)上所形成之接觸孔48，而與n 通道型MISFETQn之型半導體區域（源極、汲極區域）丨了呈 電性連接。此外，第一層配線46和47，係透過其下部之絕 緣膜（氧化矽膜31、氮化矽膜19及氧化矽膜22)上所形成之接 觸孔49，而與ρ通道型MISFETQpip+型半導體區域（源極、 汲極區域）18呈電性連接。接觸孔48和49之内部埋有栓宸33 ’其係包含例如於TiN膜之上部經w膜沉積後之金屬膜。 第一層配線44〜47之上部，自下層起依序形成有氧化矽
裝
線 -11 - 548832 五、發明説明（8 膜34、氮化矽膜35、膜厚度較厚之氧化矽膜μ，以及氧化 矽膜51，而氧化石夕膜51之上部，形成有八丨合金配線^、μ f兩層配線。以合金配線53係透過其下部之絕緣膜（氧化石夕 膜5j、氧化石夕膜39、氮化石夕膜35以及氧化石夕膜叫上所形成 之穿孔55，而與第一層配線44呈電性連接。穿孔兄之内部 中埋有栓塞56，其係包含例如於TlN膜之上部經賴沉積後 之金屬膜。 接著利用圖4〜圖58，針對如上所構成之本實施形態之 dram製造方法，依序說明其步驟。 首先’如圖4(記憶體陣列其中一端之平面圖）、圖5(圖4中 A — A線之戴面圖）以及圖6(周邊電路區之部分戴面圖），於 基板1的主面上之元件隔離區域中，形成元件隔離溝4。元 件隔離’冓4之形成’係先將基板丨之主面進行蝕刻後，形成 深約300〜400 nm之溝道，接著於包含此溝道内部之基板！ 上以化學氣相沉積法（CVD，Chemical Vapor Deposition) 堆疊膜厚度約600 nm之氧化石夕膜5之後，再以化學機械研磨 (CMP ’ Chemical Mechanical p〇Ushing)法研磨並去除溝 道外部6所不需要的氧化矽膜5而成。如圖4所示，藉由形成 元件隔離溝4,於記憶體陣列中形成多個作用區域L，其中 具有外圍以元件隔離溝4所包圍之細長形島狀圖案。 兩接著，如圖7(記憶體陣列其中一端之截面圖）和圖周邊 電路區之部分截面圖）所示，於部分基板丨上進行以硼）之離 子植入，並於其他部分進行p(磷）之離子植入後，將基板1進 订熱處理，令此等雜質於基板i内擴散，藉此形成p型深井2 297公釐） -12 - 548832 A7 B7 五、發明説明（9 及η型深井3。 接著，如圖9、圖1〇及圖U所示，將基心進行熱氣化處 理，分別於卩型深井Μη型深井3之表面，形成包含氧化石夕 且膜厚度約6 nm〜7 nm之閘極絕緣膜6，接著於閘極絕缘膜 6之上部，分別形成記憶體陣列選擇用MISFETQt、n通道型 MlSFETQn以及p通道型奶啦丁办之閘電極7。閘電極7之形 成，係以CVD法於閘絕緣膜6上，堆疊np(碟）推雜且膜厚度 7〇 nm之n型多晶矽膜，接著以濺鍍法，於其上部堆疊膜 厚度約5 nmiWN(氮化鎢）膜以及膜厚度約6〇 nmiW(鶴^膜 再進步於其上部堆《膜厚度約200 nm之罩絕緣膜9之後 ’以光阻劑膜作為光罩’對上料膜進行乾式㈣。罩絕 緣膜9係由氮化梦膜（或者氧切膜與氮切膜之沉積膜）構 成。閘電極7由複晶金屬矽化物膜（多晶矽膜與高融點金屬 石夕化物膜之沉積層）構成亦可。 如圖9所不，記憶胞選擇用MiSFETQt2閘電極7，係於作 用區域L以外之區域中構成字元線WL，與作用區域l之長邊 呈斜向交叉延伸。記憶胞選擇用⑷”打以的閘電極7之問 極長度，例如約為〇.13//111〜1.4//111左右，與其鄰接之閘電 極7(干元線WL)之空間，例如約為〇 12 " m左右。 接著如圖12及圖13所示，藉由對p型深井2進行As(砷）之離 子植入，於記憶體陣列之p型深井2形成半導體區域（源極、 汲極區域）8，並於周邊電路區之p型深井2形成n—型半導體 區域15。此外，藉由對周邊電路區型深井3進行β(硼 離子植入，形成Ρ型半導體區域1 6。藉由上述步驟，記恒 -13 本紙張尺度相中S S家料(CNS) Α4規格(21G X 297公爱） 548832 A7 ___ B7 五、發明説明（1〇 ) 胞選擇用MISFETQt即大致完成。 接著如圖14及圖15所示，以CVD法於基板丨上堆疊膜厚度 約10 nm〜15 nm之薄層氮化矽膜1〇A之後，於其上部以cVD 法堆疊膜厚度約70 nm之氧化矽膜21A，藉此於閘電極？（字 元線WL)的空間中埋入氧化矽膜2丨八。氧化矽膜2 1 a之堆疊 ，其膜厚度係大於閘電極7(字元線WL)的一半空間，令該空 間中無法產生空隙。氮化矽膜1〇A係作為蝕刻停止層之用， 以便在之後的步驟中進行乾式蝕刻，以於閘電極7的空間内 形成接觸孔（開孔）時，防止元件隔離溝4内部的氧化矽膜5被 削除。因此，如無氧化矽膜5削除量的問題時，亦可省略氮 化矽膜10A。 接著如圖16所示，對周邊電路區的氧化矽膜21 a及氮化矽 膜10A進行異向蝕刻，於閘電極7的側壁形成兩層側壁絕緣 膜2 1和1 〇。接著如圖1 7及所示，藉由對周邊電路區的p型深 井2進行P(磷）之離子植入，形成n+型半導體區域（源極、汲 極區域）17，並籍由對n型深井3進行B(硼）之離子植入，形成 P ·型半導體區域（源極、汲極區域）1 8。藉由上述步驟，周 邊電路區之η通道型MISFETQri以及p通道型MiSFETQp即大 致完成。 接著如圖18及圖19所示，以CVD法於基板1上堆疊膜厚度 約600 nm之厚層氧化矽膜22後，以化學機械研磨法對此氧 化矽膜22進行研磨、平坦化，藉此令氧化矽膜22之表面高 度，與記憶體陣列及周邊電路一致。此時，使用構成部分 罩絕緣膜9之氮化矽膜作為研磨之停止層，令氧化發膜22之 -14- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公爱) ' 548832 五、發明説明（11 ) 表面高度退至罩絕緣膜9之頂端為止亦可。 接著如圖20及圖21(圖9中B—B線之戴面圖）所示，以〔Μ 法於氧化石夕膜22之上部’堆疊膜厚度約1〇⑽之薄層氧化石夕 ㈣’接著於氧化石夕膜23之上#，以cvd法堆疊膜厚度約 7〇賊之多晶石夕膜24A之後，於多晶矽膜24A之上部，自旋 塗佈膜厚约60 nm之反射防止膜25，以及膜厚度約4〇〇聰之 光阻劑該。堆疊氧化石夕膜Η之目的，係為了修補化學機 械研磨法在研磨時，於下層的氧化石夕膜22表面所造成的微 細刮傷。 接著如圖22及圖23所示’以光阻劑膜“作為光罩，分別 對反㈣止膜25以及多晶㈣24A之其中—部分進行乾式飯 刻，藉此形成抗钱刻光罩24。圖24為利用？晶石夕膜24a所構 成之上述抗钱刻光罩24圖案（灰色網底部分）之平面圖。如圖 所示，抗钱刻光罩24係橫跨記憶體陣列，且具有狹長縫隙 狀或溝狀開孔27’該開孔係朝作用區域[之長邊方向延伸。 有關於問電極7之空間内為形成接觸孔(開孔)丨2、Η所設之 桄蝕刻光罩24中’設有此種縫隙狀(溝狀)開孔部”之理由容 後再述。 接著，於去除光阻劑膜26及反射防止膜25後，如圖以及 圖26所示，以抗蝕刻光罩24作為光罩，對開孔”内的氣化 矽膜23、22、21A進行乾式钱刻，藉此於㈣ 極、沒極區域之上部，亦即於閘電極7的空間内，形= 觸孔（開孔）12和13。接觸孔12、π的其中一端（接觸孔⑺， 如用來連接η型半導體區域（源極、汲極區域）8的其中一端以 本紙張尺㈣鮮_家鮮(_鐵格―公爱) 15- 五、發明説明（12 ) 及位元線BL，其另一端（接觸孔13)則用來連接n型半導體區 域（源極 '汲極區域）8之另一端，以及資訊蓄積用容量元件 C之下部電極41。 立進行上述氧化㈣23、22、21A之乾以刻時，係以構成 邙分罩絕緣膜9之氮化矽膜以及氮化矽膜作為蝕刻停止 層，如此一來，進行氧化石夕膜21Α、22#〇23之乾式钱刻時， 不僅可防止兀件隔離溝4内部的氧化矽膜5被削除，又可防 止罩絕緣膜9被削除而導致閘電極％字元線WL)頂端外露等 一良h形此外，藉由進行此乾式蝕刻，可於閘電極7(字 元線WL)的侧壁，形成包含氮切膜iqa之側壁絕緣膜⑺。 接著如圖27及圖28所示，於基板以以⑽法堆疊膜厚度 咖的氧化石夕膜11A之後，如圖29所示，藉由對氧化石夕 版進行異向㈣，於閘電極7(字元線叫的側壁形成包 合乳切則蚊侧壁絕賴η。此時，如圖3Q所示， 縫隙狀（溝狀）開孔27的延伸方向而設的氧化石夕膜η和^之 側壁亦形成有包含氧化㈣UA之側壁絕緣膜]卜 進仃上述礼化石夕膜！ i A的異向姓刻時，係利用包含氮化石夕 =側壁絕緣㈣，以及罩絕緣膜9中—部分的氮化石夕膜， 所二：刻停止層。如此一來’於閘電極7(字元線WL)的側壁 =9絕緣膜U之高度，便會低於罩絕_之頂端 旦 。此外，對側壁絕緣膜11所施予的異向钱刻之钱刻 里’右考慮到於後以罩絕緣膜9的氮化㈣作㈣刻停0 :=學機械研磨法下所進行之罩絕緣膜9之膜削減量： 取月—包含乳化石夕膜的側壁絕緣M11之上端，確實低於 本紙張 X 297公釐) 16- 548832 A7 B7 五 、發明説明（13 ) " ' -- 罩絕緣祺9之頂端，以確保侧壁絕緣膜11的上端與罩絕緣膜 9的頂^之高度差。另-方面，於氧化矽膜22和21A的側壁 斤形成之側壁絕緣膜丨丨，其上端之位置係高於閘電極7(字 兀線WL)之侧壁上所形成之钠壁絕緣膜u(圖3〇)。 错由上述步驟，記憶胞選擇用MISFETQt的閘電極7(字元 、、泉WL)之側壁上，形成兩層側壁絕緣膜和1 1，其係包含 薄層之氮化矽膜（10八）以及較其厚之厚層氧化矽膜（ιΐΑ/ =外，包含氧化矽膜（nA)之侧壁絕緣膜u，由於其位在閘 電極7(字元線WL)侧壁之高度低於罩絕、緣膜9之頂端，故於 閘電極7(字元線WL)的空間内所形成之接觸孔12、13之閘極 長端戴面，如圖29所示，其上方直徑⑷大於底部直徑0)0 > b)。 接著如圖31及圖32所示，以乾式蝕刻去除殘留在接觸孔 及極區域）8之表面外露。接著將在此乾式蝕刻下遭受損傷 之η型半導體區域（源極、汲極區域）8的表面，進行薄層乾式 1虫刻以除去損傷，之後以氟酸清洗該表面。 接著如圖33及圖34所示，以CVD法沉積ρ(磷）摻雜且膜厚 度約100 nmin型多晶矽膜14Α，藉此於接觸孔12和丨3的: 部埋入η型多晶矽膜14Α。當周邊電路區中具有直徑大於接 觸孔12、13的接觸孔時，接觸孔内部的11型多晶矽膜“A之 膜厚度將不足，而於下一個步驟中對11型多晶矽獏14八進行 研磨時，恐有削除接觸孔底部的基板丨之虞，因此可在η型 多晶矽膜14Α的上部6，以CVD法等進一步堆疊膜厚度約2〇〇 -17- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548832 A7 B7 五、發明説明（14 ) nm之氧化矽膜。 接著如圖3：)及圖36所示，以化學機械研磨法研磨^型多晶 矽膜14Α、包含多晶矽之抗蝕刻光罩24以及其下層之氧化矽 膜21Α、22和23，藉此去除接觸孔12和13外部的11型多晶矽 膜14Α，於接觸孔12和13的内部，形成包含^型多晶矽膜 才王基14進行此化學機械研磨時，係以氮化;^夕膜作為 4丁止層α亥氮化石夕膜係構成罩絕緣膜9之其中一部分。.、、、 /如上所述，本實施形態中，首先使用抗蝕刻光罩以，其 仏具有朝作用區域L的長邊方向延伸之縫隙狀（溝狀）開孔η ，對氧切助A、22和23進行乾式㈣，於閘電極？的空 間内，形成接觸孔（開孔部）12和13。接著，再於構成接觸孔 12和B壁面的閘電極7之側壁，以及氧化石夕膜22和21八之側 成包含氧切膜11A之側壁絕緣膜η後，於接觸孔12 和1〇内部形成栓塞14。 此外，本實施形態中，藉由 _ 夕膜構成部分罩絕緣膜9 之積層構化，於前述η型多晶 ’可你，斤 4A戶、知化學機械研磨時 了使用丽述氮化矽膜作為停 膜9之膜厚度。 ^因此易於控制罩絕緣 此本H施形悲之罩絕緣膜9係為積厚構 於可述化學機械研磨之時，於作為停止、““其仏 之下声今右气 ^之用的氮化石夕膜 下層。又有乳化矽膜，因此前述 光阻選擇比。戈者對隹#挥仏 進订加工時，從對 伴比次者對鎢运擇比的觀點來 氮化矽膜之膜户择 ^ , t㈣較不重要的 、腠厗度，可確保化學機 膜9之膜厚产。 ^总凡成時的罩絕緣
t ϋ®^^(〇Ν8) A4^(2l〇X^7^iT -18- 548832 五、發明説明（π 圖π⑷係為接觸孔12之概略平面圖，該接觸孔12係由具 上述縫隙狀(溝狀)開孔27之抗蝕刻光罩所形成。由於此接 孔12的側壁’形成有包含氧切膜之側壁絕緣膜11，故 ':壁絕緣膜11的内側區域(灰色斜線區域)會形成接觸區域 ’其接觸外露於接觸孔12底部之η型半導體區域8和检塞14。 圖，係為接觸孔12之概略平面圖，其係由抗㈣光罩 斤形成，該抗钱刻光罩係於接觸孔開孔區域中，具有穴狀 =30。在此情況下’由於此接觸孔12的側壁形成有側壁 曰接㈣域，其接觸外露於接觸孔12底部之㈣半導體 =8和栓塞14。然而’使用具有此種穴狀開孔3。的抗钱刻 二罩所形成之接觸孔12’若因光罩的對位偏離，而使得開 —。之位置向作用區域L的長邊方向偏移時，則如圖”⑷所 不’ 11型半導體區域8與栓塞14之接觸區域將縮，J'。因此， =^觸孔12所使用的抗㈣光罩，如係具有朝作用區耻 的長邊方向延伸之縫隙狀（溝狀）開孔部27時則即使因光罩 :::位偏離’而造成開孔27的位置向作用區域L的長邊方向 ’也不致於讓n型半導體區域δ和栓塞14之接觸區域減 的尸根據本實施形態’使用具有縫隙狀（溝狀）開孔27 之;;…光罩，形成接觸孔12時，可確保埋人接觸孔12中 塞^14與η型+導體區域8之最大接觸面積，故可抑制栓 土、 "、11型半導體區域之間的接觸電阻增大。 ㈣光罩上所形叙開孔形狀a，所導致检塞14〜 +守體區域8兩者的接觸面積之差，如以習知的自行對位 裝 訂 -19- 本纸張尺^A4規格(21〇 ^297公釐） 548832 五、發明説明（16
(SAC)技術，先於閘電極側壁形成側壁絕緣膜後，再於 極的空間内形成接觸孔，比較本實形態之做法，先^ I =的空：内形成接觸孔後，再於閉電極側壁形成側壁：： 膜，兩者的結果不同。 '’· 接著如圖38及圖39所示，於基板！上以CVD法堆叠膜严产 约的氮化石夕膜19，接著於氮化石夕膜19的上部，以C子 2堆豐膜厚度约· nm的氧化石夕膜31後，以化學機 法將氧化石夕膜31研磨至⑽細左右，藉此令其表面平扭化 2進仃乳化石夕膜31之平坦化處理，目的在於提高後項步驟 中所形成之穿孔（3 2、3 6)之開^ 、 )之開孔扣確度，該穿孔係於記情胞 選擇用MISFETQt之上部形成。 Π 接者如H4G及圖41所示，以光阻劑膜28作為光罩，對 觸孔12上部的氮化㈣31進行乾式㈣。進行氧切膜w 之乾式敍刻時，係以其下層的氮化石夕膜19作為音虫刻停止層 亦I7此乾式I虫刻之條件，係依據氧化石夕膜3 i相對於气 化石夕膜19的㈣選擇比較大者進行，以避免將接觸孔^ 部的氮化矽膜19被完全去除。 接者如圖42、圖43及圖44所示’以上述光阻劑膜以作為 光罩，對接觸孔12上部的氮化石夕膜19進行乾式飯刻，芦此 於接觸孔12的上部形成穿孔32。氮化石夕膜Η的乾式钱刻之 條件，^依據相對於氧切膜之_選擇比較大者進行。 在此利用圖心及圖46，說明於氧化石夕膜31之下層設置氮 化夕膜19之理由。圖4)為圖42中A — A線（作用區域L的長邊 方向）戴面圖，圖46則為同圖中β—β線（字元較的延伸方 X 297公釐) 本紙張尺度適财® S豕搭罕(CNS) Α4規格(2ΐί 20 五、發明説明（17 ) 向）截面圖’兩者皆表示氧切膜31的下層尚未設職 膜19時之圖例。 細觀作用區域L的長邊方向的載面（圖45)，可看出問電極 7(字兀線WL)的上部’係覆蓋著包含氮化石夕膜之罩絕緣膜9 ，因此’以光阻劑膜28作為光罩，對接觸孔12上部的氧化 石夕膜3!進行乾式钱刻時，穿孔32及其下部的接觸孔η之位 置，即使發生^干偏差，但有了罩絕緣膜9作為姓刻停止岸 ，故穿：32的底部向下低於罩絕緣膜9頂端的陷落量極少。 再觀字元㈣沿伸方向的截面（圖46),則接觸子⑴的下方 刻停止層之氮化㈣(19)’因此，如對 ㈣進灯钱刻，其下層的氧化石夕膜22以及包含氧化石夕膜之 側壁絕緣膜u，亦會一併钱刻，使得穿孔32的底部大幅 W低於罩絕緣膜9之頂端(圖中箭頭所示之處)。結果於後 述步驟中，將金屬栓塞33埋人穿孔32的内部，並進_牛 检塞33的上部形成位元線料，由於栓塞33與閉電極;;字 元：叫之間的距離縮短，將導致位元線BL與間電極7((: 兀線WL)之間所形成的容量增大。 因此，根據本實施形態’於氧化矽膜的下 矽膜19’將如前述圖44所示，穿孔 二 側壁絕緣膜，到些許削除，故可確保穿== 入之检塞33與閉電極7(字元線叫之間的距離，並可防止位 兀線BL與開電極7(字元線WL)之間所形成之容量增加。 膜Γ9ΠΓ7所示’利用氧化石夕膜31上部所形成之光阻劍 先罩，依序對周邊電路區的氧化石夕膜3ί、氮切膜 本纸張尺度適用t國國χ 29湖 -21 - 548832
19和氧化矽膜22進行蝕刻，藉此通道型型 半導體區域（源極、汲極區域）17之上部形成接觸孔48，並無 P通道型MISFETQp的型半導體區域（源極、汲極區域）18 之上部形成接觸孔49。 接著如圖48〜圖50所示，於穿孔32及接觸孔“和的之内 部，形成栓塞33。栓塞33之形成方法，係以CVD法等於氧 化石夕膜31之上部’堆疊包含TlN等阻障金屬$，接著於阻障 金屬膜之上部，以CVD法堆疊w膜，藉此於穿孔32及接觸 孔48、49之内部埋入上述等膜後’以化學機械研磨法’將 牙孔及接觸孔48、49外部的這些膜去除。 接著如圖51〜圖53所示，於氧化矽膜3丨的上部，形成位 兀線BL。再如圖54所示，於周邊電路區的氧化矽膜31之上 部，形成第一層配線44〜47。形成位元線BL及第一層配線 44〜47之方法，係於例如氧化矽膜31之上部，以濺鍍法堆 疊膜厚度約10 nm的TiN膜（或者WN膜）以及膜厚度約5〇 nm 的W膜，之後以光阻劑膜作為光罩，對上述等膜進行乾式 蝕刻。位元線BL係經由穿孔32内部所埋設之栓塞33，以及 接觸孔12内部所埋設之栓塞14，電性連接至記憶胞選擇用 MISFETQt之η型半導體區域（源極、汲極區域）8之其中一端。 因此本實施形態之DRAM，係於記憶胞選擇用MISFETQt 的閘電極7之側壁，形成包含氮化矽膜之側壁絕緣膜1〇以及 包含氧化石夕膜之側壁絕緣膜11 ’藉由該等側壁絕緣膜1〇和 1 1，將栓塞14埋入包圍著周邊的閘電極7空間内（接觸孔12 和13)。由此一來，相較於以往之自行對位（SAC)技術，其 •22- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 一 ----- 五、發明説明（19 ) 側壁絕緣膜係單純以介電率比大於氧化石夕膜之氮化石夕膜構 成，而本實施形態可實際降低側壁絕緣膜之介電率比例， 故可降低位元線容量主要成分之字元線容量成分。 此外，本實施形態2DRAN1，其閘電極7上部之罩絕緣膜9 係由積層膜構成，該積層膜係包括氧化矽膜與氮化矽膜， 由此來，相較於以往之自行對位（SAC)技術，其罩絕緣膜 係早純以介電率比大於氧化石夕膜之氮化石夕膜構《，而本實 施：態可實際降低罩絕緣膜之介電率比例，故可降低位元 線容量主要成分之字元線容量成分。 此外，本實施形態之DRAM，在對位元線下部的氧化 矽膜31進行蝕刻以形成穿孔32時，已預先於氧化矽膜3丨之 下層形成氮化矽膜19作為餘刻停止層，以抑制穿孔3 2底部 的氧化矽膜22及側壁絕緣膜丨丨被削除。如此一來，可確保 穿孔32内部所埋設之栓塞33與閘電極7(字元線wl)之間的距 離，亚可進一步降低位元線容量中字元線容量成分之比重。 接著如圖55所示，於位元線BL上部以CVD法堆疊膜厚度 約300 nm之氧化矽膜34後，以化學機械研磨法將其表面平 坦化。接著於氧化矽膜34之上部，以CVD法堆疊膜厚度約 50 nm之氮化矽膜35之後，對氮化矽膜35、氧化矽膜35、η 以及氮化矽膜19依序進行乾式蝕刻，藉此於埋設有栓塞Μ 的接觸孔13之上部，形成穿孔36。 匕凊’兄下，藉由於氧化石夕膜31之下層形成氮化石夕膜Η ’即使因光罩的對位偏離而造成穿孔36與接觸孔13之位置 發生若干偏移，由於有氮化矽膜19作為蝕刻停止層，仍可
本紙張尺度適用中國國家標準 (CNS) A4規格（210X297公釐) 548832
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548832 五、發明説明（21 孔12和1〇之截面，其上部直徑會大於底部直徑（如圖29)。亦 即，接觸孔12和13内部所埋設的栓塞14之直徑，其接觸孔 上部徑寬係大於底部。 如此一來，於接觸孔13之上部形成穿孔36時，即使因光 罩對位偏離，造成穿孔36的中心自接觸孔13的中心偏移， 仁由於接觸孔13的表面面積廣大，故仍足以確保兩者的接 觸面積。 接著如圖56所示，於穿孔36的上部，形成包含下部電極 谷i、.’邑緣膜42以及上部電極43之資訊蓄積用容量元件c 二經由穿孔36内部所埋設之栓塞37以及接觸孔η内部所埋 才暴14龟性連接至資訊蓄積用容量元件C：的下部電極 與記憶胞選擇用如51:打(^之11型半導體區域（源極、汲極 區域）8之另一端，記憶胞即大致完成。 貪訊蓄積用容量元件C係以下述方法形成：首先，於氮化 二5之上部，以CVD法堆疊膜厚度約1 #爪之厚層氧化矽 膜W，接著以光阻劑膜（未予圖示）作為光罩，進行氧化矽膜 j9之乾式蝕刻，藉此於穿孔36之上部形成溝道4〇。進行氧 化矽膜39蝕刻時，係以氮化矽膜35作為蝕刻停止層，以免 削除下層之氧化矽膜34。 接著，於包含溝道4〇内部之氧化矽膜39之上部，以cvd 法堆疊膜厚度約70 nm〜80謹之㈣，接著，為防止溝道 内。卩的Ru膜被去除，於溝道40的内部埋入光阻劑膜後， 利用乾式蝕刻去除此光阻劑膜所未覆蓋的溝道4〇外部之— 肤，亚以灰化處理，去除溝道40内部所埋設之光阻劑膜， -25- 裝 訂
22 稭此於溝道40的側壁及底面，形成包含Ru膜之下部電極 接著，於氧化矽膜39上，形成容量絕緣膜42，該氧化矽 膜係包含由下部電極41所形成之料糊#。容量絕緣膜 42係包含例如以CVD法堆疊旗厚度約2Q㈣之咖膜。容量 絕緣膜42除了 BST膜之外，亦可由高（強）介電質膜構成，其 中包含例如BaTiO〆鈦酸鋇）、PbTi〇3(鈦酸鉛）、ρζτ、 、PLZT等鈦鈣礦型金屬氧化物。 接著，於容量絕緣膜42之上部，形成上部電極“。上部 電極43係由例如“膜構成，其係以CVD法或者濺鍍法堆疊 至：厚度約200 nm左右。藉由上述步驟，即完成資訊蓄積 用容量元件c之製造，其中包含由Ru膜構成之下部電極41、 由BST膜構成之容量絕緣膜42，以及由“膜構成之上部電 極43 〇 接著如圖57所示，於資訊蓄積用容量元件c之上部，以 C V D法堆$氧化石夕膜5 1後，再如圖5 8所示，對周邊電路區 之氧化矽膜5 1和3 9、氮化矽膜3 5以及氧化矽膜3 4依序進行 钱刻’而於第一層配線44的上部形成穿孔55之後，於穿孔 55的内部形成栓塞5 6。栓塞5 6係由例如TiN膜與W膜之沉積 膜構成。 ' 之板’再將氧化碎膜5 1上部以藏鍍法所形成之μ合金膜 圖案化’形成A1合金配線52〜54，如此即大致完成前述圖2 及圖3所示之DRAM。 (貫施形態二） 以下利用圖59〜圖62，針對本實施形態之dram製造方法 -26- 本纸張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 548832 五、發明説明（a ’依序說明其步驟。首杏4 ^ 如圖59所示，以前述實施形態一 、/ /於°己憶體陣列中形成記憶胞選擇用MISFETQt I &周4電路區形成n通道型MISFETQn、p通道型 Μ删TQp後，於該等上部形成氧切膜η和η，再於氧化 石夕膜23的上部，形成包含多晶石夕膜之抗钱刻光罩24。以上 步驟:系與前述實施形態一中圖4〜圖24所示之步驟相同。 ★接著士 H 60所不，刻光罩24作為光罩，對氧化石夕 膜2 1A、2 2和2 3進行齡沬^办丨 — 气钱刻，精此於閘電極7的空間内， ，成接觸孔（開孔）12和13。此時，在本實施形態中，亦對覆
盍在"形半導體區域(源極、汲極區域)8上部之氮化矽膜10A 進行姓刻’令n型半導體區域（源極、汲極區域）δ之表面，於 接觸孔（開孔）12和13的底部外露。相同於前述實施形離一， 藉由上述步驟’可於閘電極7(字元線wl)的側壁，形成包含 氮化矽膜10A之側壁絕緣膜1〇。 接著’將上述乾式㈣下遭受損傷之n型半導體區域（源極 、没極區域)8的表面進行薄層乾式蝕刻，再以氟酸清洗後 ，如圖6 1所示，於基板1卜以Γ 、土 m 土极1上以CVD去堆豎膜厚度約3〇 ηιη( 氡化石夕膜HA’接著如圖62所示，對氧切膜nAit行異向 蝕刻’藉此於閘電極7(字元線WL)的側壁，形成側壁絕緣膜 11 ’其係包含膜厚度約30 nm之氧切膜11A。之後的步驟 均與前述實施形態一相同。 v 如上所述，本實施形態之製造方法，S於去除接觸孔12 和13底部之氮切賴錢，於閘電極7(字元線WL)的側壁 形成側壁絕緣膜11，因此側壁絕緣瞑11的底部，不會殘留 -27· 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公爱) 裝 訂 線 548832 A7 ___ —__B7 五、24~) " 一-—~ -- 氮化矽膜10A(如圖62)。 相對的，前述實施形態-之製造方法，係先於間電極7(字 元線WL)的側壁形成側壁絕緣膜11後’再去除接觸孔12和 ^底部的氮化石夕膜10A’因此會於側壁絕緣膜u的底部殘留口 氣化石夕膜10A(如圖川。如此，閘電極7(字元線WL)的側壁 端部一旦殘留氮化矽膜1〇A，此氮化矽膜i〇a及其下層之= 絕緣膜6之界面即會帶電，而成為記憶胞漏電電流產：變二 的主要原因。 因此，根據本實施形態之製造方法’不於閘電極7(字元線 WL)的侧壁端部殘留氮化矽膜1〇A，可防止此種不良情形， 有效抑止記憶胞的特性變動。 (實施形態三） 以下利用圖63〜圖80，針對本實施形態之DRAM製造方法 ，依序說明其步驟。首先，如圖63及圖64所示，以前述實 施形態-之相同方法，於記憶體陣列中形成記憶胞選擇用 MISFETQt ’並於周邊電路區形成n通道型以及p 通道型MISFETQp後，以化學機械研磨·法，對該等上部所堆 疊之氧化矽膜22進行研磨及平坦化處理。以上步驟係與前 述貫施形態-中圖4〜圖19示之步驟相同。其中，在本實施 形態中，係使用構成部分罩絕緣膜9之氮化矽膜作為研磨之 停止層，令氧化矽膜22之表面高度，退落至罩絕緣膜9之頂 端為止。 接著如圖65〜圖67所示，於氧化矽膜22的上部以〔▽〇法 堆璺氧化矽膜23之後，以氧化矽膜23的上部所形成之光阻 -28- 本纸張尺度適用中國國家標準(CNS) A4規格-----— 五、發明説明（25 “ ：0作為光罩’對乳化梦膜23、22和21錢行乾式钱刻， ^於η型半導體區域（源極、汲極區域）8的上部，亦即於閉 電極7的空間内，形成圓孔狀的接觸孔(開孔⑹和以。進： 上述氧切助、22ίσ21Α之乾式㈣時，係以構成部分罩 I巴緣联9之氮切膜以及氮切膜iqa作為㉟刻停止層，如 此一來’進行氡切助人、22和23之乾式㈣時，不僅可 防止兀件隔離溝4内部的氧化矽膜5被削除，又可防止罩絕 緣膜9被肖除而導致閘電極7(字元線WL)表面外露等不良^ 形。此外，藉由進行此乾式蝕刻，可於閘電極7(字元線wl) 的側壁，形成包含氮化矽膜10A之側壁絕緣膜丨〇。 如上所述，在本實施形態中，係以氧化矽膜U的上部所 形成之光阻劑膜60作為光罩，再利用乾式蝕刻，於閘電極7 的空間内，形成圓孔狀之接觸孔（開孔）61和62，如此一來， 相較於前述實施形態一之方法，其係以包含多晶矽膜之抗 蝕刻光罩24作為光罩，而在蝕刻下於閘電極7的空間内形成 接觸孔（開孔）12和13，本實施形態較可縮短製造步驟。 接著如圖68及圖69所示，對基板1上堆疊之氧化矽膜進行 蝕刻，藉此於閘電極7(字元線WL)的側壁，形成側壁絕緣膜 11。如前所述，在本實施形態中，對氧化矽膜22進行研磨 、平坦化處理時，會令其表面高度退落至罩絕緣膜9的頂端 (如圖63 )，因此側壁絕緣膜1 1之高度，係相等於作用區域的 長邊方向（A—A線方向）以及與之交叉的閘電極7(字元線^^ 之延伸方向（B — B線方向）。此外，側壁絕緣膜1丨的上端， 係低於罩絕緣膜9的頂端。 -29 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 548832
接著如圖70及圖71所示’以乾式钱刻去除接觸孔61和62 底部所殘留之薄層氮切膜10A’令n型半導體區域（源極、 及極區域）8的表面外露之後，於接觸孔61和62的内部埋入 例如經過以鱗）摻雜之η型多曰1石夕膜，#此形成检塞Μ。 根據本實施形態之製造方法，因側壁絕緣膜㈣上端係 低於所有方向的罩絕緣膜9之頂端，因此埋於接觸孔6_2 内部的栓塞14之表面，會大於前述實施形態一者之面積， 因此’接觸孔61及其上部所形成之穿孔32之接觸面積，、以 及接觸孔62及其上部所形成之穿孔36之接觸面積，兩者皆 大於前述實施形態一的該等接觸面積。 接著如圖72及圖73所示，於基板^以咖法堆疊膜厚产 約rnn的氮化珍膜19,接著於氮化碎膜19的上部，以cvd 法堆疊膜厚度約300 nm的氧化矽膜31後，以化學機械研磨 法將氧化石夕膜31研磨至100nm左右，藉此令其表面平土曰化。 接著如圖74及圖75所示，以光阻劑膜“作為光罩’對接 觸孔61上部的氧㈣膜31進行乾式钱刻。進行氧化石夕膜Μ 之乾式㈣時’係以其下層的氮切膜19料㈣停止層 。亦即，此乾式姓刻之條件，係依據氧化石夕膜31相對於& 化石夕膜19的㈣選擇比較大者進行，以避免將接觸孔^上 部的氮化矽膜1 9被完全去除。 接著如圖76、圖77及圖78所示’以上述光阻劑膜28作為 光罩，對接觸孔61上部的氮化矽膜ο進行乾式蝕刻，藉此 於接觸孔6丨的上部形成穿孔32。氮化矽膜19的乾式蝕^之 條件，係依據相對於氧化矽膜之蝕刻選擇比較大者進行。 30 - 548832 A7 B7
如上所述，藉由於氧化矽膜3丨的下層設置氮化矽膜1 9， 則穿孔32底部的氧化矽膜22及側壁絕緣膜丨丨僅受到些許削 除，故如同前述實施形態一，同樣可確保穿孔32内部所埋 入之栓塞33與閘電極7(字元線WL)之間的距離，並可防止位 元線BL與閘電極7(字元線WL)之間所形成之容量增加。 接著如圖79〜圖80所示，以前述方法於穿孔32之内部， 形成栓塞33。之後的步驟均與前述實施形態一相同，故在 此省略說明。 以上已就本發明者所發明之實施形態進行具體說明，但 本發明不僅限於前述之實施形態，只要在不離其要旨的範 圍内，皆可進行種種變更。 在前述實施形態中，係針對DRAM*適用的情形進行說明 ，但本發明不限於此，亦即本發明如以氧化矽膜構成閘電 極的側壁絕緣膜中至少一部分時，亦可適用於具有以下製 辁之半導體積體電路裝置··對覆蓋閘電極上部之氧化矽膜 進行飯刻，並於閘電極的空間内形成接觸孔（開孔）。 發明之效果 本申凊書中所揭示之發明，舉其中具有代表性的特徵所 得之效果，簡單說明如下： 根據本务明’可減低位元線之容量，如此一來，即可於 。貝取貧訊畜積用容量元件中所蓄積的電荷（資訊）時，增大其 訊號電壓，故可擴增讓訊號的雜訊邊限，延長更新週期， 達到減少電力消耗之效果。 此外’由於本發明可增加連接至單條位元線的記憶胞數 • 31 - 本紙張@家標準(CNS) μ規格(21〇 x 297公爱 1-
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548832 A7 ~' -----B7 五、發明説明（28 ) --—^- 量’因此可減少感測放大器的數量，進而縮小晶片面積， 増加每片晶圓之晶片取得數’故可提升製造之良率。 圖式之簡要說明 圖1係為本發明之一種實施形態’其係為DRAM形成後之 半導體晶片之全體平面圖。 、圖2仏為本發明之一種實施形態，其係顯示dram結構之 半導體基板之要部截面圖。 、圖〇係為本發明之一種實施形態，其係顯示dram結構之 半導體基板之要部截面圖。 圖4係為本發明之一種實施形態，其係顯示dram製造方 法之半導體基板之要部平面圖。 圖）係為本發明之一種實施形態，其係顯示DRAM製造方 法之半導體基板之要部截面圖。 圖6係為本發明之一種實施形態，其係顯示dram製造方 法之半導體基板之要部戴面圖。 圖7係為本發明之一種實施形態，其係顯示D RAM製造方 法之半導體基板之要部戴面圖。 圖8係為本發明之一種實施形態，其係顯示〇 ram製造方 法之半導體基板之要部戴面圖。 圖9係為本發明之一種實施形態，其係顯示〇 ram製造方 法之半導體基板之要部平面圖。 圖1 〇係為本發明之一種實施形態，其係顯示D ram製邊方 法之半導體基板之要部載面圖。 圖11係為本發明之一種實施形態，其係顯示dram製造方 -32- 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 548832 A7 B7 五、發明説明（29 ) 法之半導體基板之要部截面圖。 圖12係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖13係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖14係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖15係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖1 6係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖17係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖18係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖19係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖20係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖2 1係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖22係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖23係為本發明之一種實施形態， -33 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 548832 A7 B7 五、發明説明（3〇) 法之半導體基板之要部截面圖。 圖24係為本發明之一種實施形態， 法之半導體基板之要部平面圖。 圖25係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖26係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖27係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖28係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖29係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖30係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖31係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖32係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖33係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖34係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖35係為本發明之一種實施形態， -34 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 548832
發明説明 31 法之半導體基板之要部截面圖。 、圖36係為本發明之—種實施形態，其係、顯示DRAM製造方 法之半導體基板之要部截面圖。 圖37⑷係為使用抗餘刻光罩所形成的接觸孔之概略平面 圖，/該抗蝕刻光罩係具有縫隙狀（溝狀）開孔部；圖37(b)及 ⑷係為使用抗姓刻光罩所形成的接觸孔之概略平面圖，該 抗敍刻光罩係具有穴狀開孔部。 、圖38係為本發明之—種實施形態，其係顯示DRAM製造方 法之半導體基板之要部戴面圖。 、圖39係為本發明之—種實施形態，其係顯示DRAM製造方 法之半導體基板之要部截面圖。 圖40、為本發明之一種貫施形態，其係顯示d製造方 法之半導體基板之要部截面圖。 圖4 1仏為本發明之一種貫施形態，其係顯示〇 製造方 法之半導體基板之要部戴面圖。 圖iT、為本發明之一種貫施形態，其係顯示〇 製造方 法之半導體基板之要部平面圖。 圖iT'為本發明之一種實施形態，其係顯示DRAM製造方 法之半導體基板之要部截面圖。 圖44係為本發明之一種實施形態，其係顯示dram製造方 法之半導體基板之要部截面圖。 圖45係說明本發明者檢討後之問題點之戴面圖。 圖46說明本發明者檢討後之問題點之戴面圖。 圖47係為本發明之一種實施形態，其係顯示^^八^製造方
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35 - 548832 A7 B7 五、發明説明（32 ) 法之半導體基板之要部截面圖。 圖48係為本發明之一種實施形態， 法之半導體基板之要部戴面圖。 圖49係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖50係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖5 1係為本發明之一種實施形態， 法之半導體基板之要部平面圖。 圖52係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖53係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖54係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖55係為本發明之一種實施形態， 法之半導體基板之要部載面圖。 圖56係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖57係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖58係為本發明之一種實施形態， 法之半導體基板之要部截面圖。 圖59係為本發明之其他實施形態， -36 本纸張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 548832 A7 B7 五、發明説明（33 ) 法之半導體基板之要部截面圖。 圖60係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖6 1係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖62係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖63係為本發明之其他實施形態， 法之半導體基板之要部戴面圖。 圖64係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖65係為本發明之其他實施形態， 法之半導體基板之要部平面圖。 圖66係為本發明之其他實施形態， 法之半導體基板之要部戴面圖。 圖67係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖68係為本發明之其他實施形態， 法之半導體基板之要部戴面圖。 圖69係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖70係為本發明之其他實施形態， 法之半導體基板之要部戴面圖。 圖7 1係為本發明之其他實施形態， -37 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 548832 A7 B7 五、發明説明（34 ) 法之半導體基板之要部截面圖。 圖72係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖73係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖74係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖75係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖76係為本發明之其他實施形態， 法之半導體基板之要部平面圖。 圖77係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖78係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖79係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 圖80係為本發明之其他實施形態， 法之半導體基板之要部截面圖。 元件符號之說明 1 半導體基板 1 A 半導體晶片 2 # p型深井 3 η型深井 -38 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 其係顯示DRAM製造方 548832 A7 B7 五、發明説明（35 ) 4 元件隔離溝 5 氧化矽膜 6 閘極絕緣膜 7 閘電極 8 η型半導體區域（源極、〉及極） 9 罩絕緣膜 10 側壁絕緣膜 10A 氮化矽膜 11 側壁絕緣膜 1 1A 氡化矽膜 12、13 接觸孔（開孔部） 14 栓塞 14A η型多晶碎膜 15 η一型半導體區域 16 ρ_型半導體區域 17 η +型半導體區域（源極、〉及極區域） 18 ρτ型半導體區域（源極、汲極·區域） 19 氤化矽膜 21 側壁絕緣膜 21 A 氧化矽膜 22、23 氧化矽膜 24A 多晶石夕膜 24 抗钱刻光罩 25 反射防止膜 -39 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐) 548832 A7 B7 五、發明説明（36 ) 26 光阻劑膜 27 開孔部 28 光阻劑膜 29 光阻劑膜 30 開孔 3 1 氧化矽膜 32 穿孔 Ο 〇 j j 栓塞 34 氧化矽膜 35 氮化矽膜 36 穿孔 37 栓塞 38 阻障金屬膜 39 氧化矽膜 40 溝道 41 下部電極 42 容量絕緣膜 43 上部電極 44〜47 第一層配線 48、49 接觸孔 51 氧化矽膜 52〜54 A1合金配線 55 穿孔 56 栓塞 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 548832 A7 B7 五、發明説明（37 ) 60 光阻劑膜 61、62 接觸孔 BL 位元線 BP 接線墊 C 資訊蓄積用容量元件 L 作用區域 MARY 記憶體陣列 PC 周邊電路部 Qn η通道型MISFET Qp ρ通道型MISFET Qt 記憶胞選擇用MISFET WL 字元線
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Claims (1)

  1. 548832 A BCD 六、申請專利範圍 1. 一種半導體積體電路裝置之製造方法，其特徵係包含下 列步驟： (a) 於半導體基板上形成第一導體層後，將前述第一導 體層加工成規定形狀，藉此於前述半導體基板之第一區 域中，形成第一導體片； (b) 於前述第一導體片及前述半導體基板之上部，形成 第一絕緣膜； (c) 於前述第一絕緣膜上形成第一開孔，使其位於前述 第一導體片之間； (d) 於前述第一開孔之側壁，形成第一側壁絕緣膜，其 係包含氧化s夕膜； (e) 將前述第一側壁絕緣膜所形成之前述第一開孔内部 ，埋入第二導體層，藉此於前述第一開孔内部形成第二 導體片； (f) 於前述第一及第二導體片之上部，形成第二絕緣膜 ，其係包含氮化矽膜； (g) 於前述第二絕緣膜之上部，形成第三絕緣膜，其係 包含氧化矽膜； (h) 於前述第一開孔上部之前述第三絕緣膜及前述第二 絕緣膜上，形成第二開孔，藉此令前述第二導體片外露 於前述第二開孔之底部；及 (1)將前述第二開孔内部埋入第三導體層，藉此於前述 第二開孔之内部，形成第三導體片，與前述第二導體片 呈電性連接。 -42- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
    、申請專利範 圍 、申請專利範 圍 2. ，复:Ϊ利範圍第1項之半導體積體電路裝置之製造方法 下牛則述步驟（a)及前述步驟（b)之間，並進一步具有以 F步驟： /η 引述第一導體片及前述半導體基板之上部， 弟：絕緣膜，其係包含氮化石夕膜； 刻丄驟(C)中對於前述第一開孔之形成，係以乾式蝕 進仃其係調高了前述第一絕緣膜對前述第四絕緣 膜之蝕刻選擇比。 ，::ί利祀圍第2項之半導體積體電路裝置之製造方法 ”七述步騾（d)包含下列兩項步驟： ;$述第纟巴緣膜上部及前述開孔内部，形成前 迷氧化矽膜；及 ㈣將前述氧化矽膜進行異向蝕刻，藉此於前述第一 I::側壁形成前述第-側壁絕緣膜，其係包含前述氧 4. ίίμ圍第3項之半導體積體電路裝置的製造方法 下=削述步驟⑷及前述步驟⑷之間並進一步具有以 明⑻去除前述第四絕緣膜中未被前述第m緣膜所 设盍之部分，藉此令部分前述半導體基板外霖。 如：：專利範圍第】項之半導體積體電路裝置之製造方法 ’其中前述步驟（a)包含下列兩項步驟： 一⑹）於对述半導體基板上形成前述第_導體層後，於 料第一導體層之上部，形成第五絕緣膜，其係包含說 -43 本紙張尺度適财®目家標準規格—公釐) 548832 A B c D 六、申請專利範圍 化矽膜；及 (a-2)將前述第五絶緣膜及前述第一導體層加工成規定 的形狀，藉此於前述半導體基板之第一領域中，形成前 述第一導體片，其上部係以前述第五絕緣膜覆蓋之。 6. 如申請專利範圍第1項之半導體積體電路裝置之製造方法 ，其中前述步驟⑴之後，進一步具有以下步驟： (l) 於前述第三絕緣膜之上部，形成第四導體層，其係 與前述第三導體片呈電性連接。 7. 如申請專利範圍第6項之半導體積體電路裝置之製造方法 ，其中前述步驟⑴之後，進一步具有以下步驟： (m) 於前述第四導體層之上部形成介電體膜，並於前述 介電體膜之上部形成第五導體層，藉此形成容量元件， 其係包含前述第四導體層、前述介電體膜以及前述第五 導體層。 8. 如申請專利範圍第1項之半導體積體電路裝置之製造方法 ，其中前述步驟（a)包含以下步驟： (a-3)於半導體基板上形成前述第一導體層後，將前述 第一導體層加工成規定形狀，藉此於前述半導體基板之 第二區域中，形成第三導體片。 9. 如申請專利範圍第8項之半導體積體電路裝置之製造方法 ，其中前述第一絕緣膜包含前述第六絕緣膜，以及第六 絕緣膜上所形成之第七絕緣膜；前述步驟（b)包含下列步 驟： (b-Ι)於前述第一導體片、前述第三導體片以及前述半 -44- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    丞奴之上部 ίο. ’ 〜砍乐六絕緣膜， 三丨1):別述第六絕緣膜進行異性蝕刻’冑此於前述I 丄之側壁1成前述第二側壁絕緣膜，其係包， 則述弟六絕緣膜；及 (、=)於述第六絕緣膜之上部形成前述第七絕 ，進^述第七絕緣膜之表面平則匕。 一 ，:明士利乾圍第9項之半導體積體電路裝置之製造方g 所：I::弟::緣膜之膜厚度’大於前述第-導體片 :種半導體積體電路裝置之製造方法，其特 列步驟： ^ 6 p ⑷於半導體基板上，形成複數層第-導體層，盆传相 互平行延展； ' (b)於刖述?旻數層第一導體層及前述半導體基板之上部 ，形成第一絕緣膜，其係包含氧化矽膜； (0於則述第一絕緣膜上形成複數個第一開孔，使其位 於前述複數層第一導體層之間； ⑷於前述複數個第一開孔之各個側壁，形成第一側壁 絕緣膜； (e)將前述第一側壁絕緣膜所形成之前述複數個第一開 孔内部，埋入第二導體層； ⑴於前述複數層第一及第二導體層之上部，形成第二 絕緣膜，其係包含氮化矽膜； (g)於W述第二絕緣膜之上部，形成第三絕緣膜，其係
    裝 訂 -45- /、、申請專利範圍 包含氡化發膜； (h)於成述第三絕緣膜及前 個第二開孔，使其位於各c上’形成複數 底部；及 一外露於前述複數個第二開孔之 ⑴於前述複數個第二開 12·如申請專利範圍第U項之丰· / ’形成第三導體層。 法，JL中义、+，丰 、 分肢積體電路裝置之製造方 以下;^述步驟⑷及前述步驟⑻之間，並進—步具有 带第'述1數層第一導體層及前述半導體基板上部， …四絕緣膜’其係包含氮化石夕膜； 刖述步驟（c)中對於前 刻法進行，直户钢古& 形成’係以乾式蝕 膜之飯刻選擇比"7同了别述第—絕緣膜對前述第四絕緣 匕：申：：：範圍第12項之半導體積體電路裝置之製造方 :，、則述第-側壁絕緣膜包含氧化石夕膜，前述步驟 (d)進一步具有下列步驟： (d-i)於則述第_絕緣膜上部及前述開孔 述氧化矽獏； y成則 一）字d述氧化矽膜進行異性蝕刻’藉此於前述第一 J孔之側壁，形成前述第-側壁絕緣膜，其係包含前述 氣化碎膜；及 所述=緣膜中未被前述第-側壁絕緣膜 1 77 错此令部分前述半導體基板外露。 本紙張尺歧財 -46 - 548832 A B c D 六、申請專利範圍 14. 如申請專利範圍第11項之半導體積體電路裝置之製造方 法，其中前述步驟（a)包含以下步驟： (a-1)於前述半導體基板上形成第一導體膜後，於前述 第一導體膜之上部，形成第五絕緣膜，其係包含氮化矽 膜；及 (a-2)將前述第五絕緣膜及前述第一導體膜加工成規定 的形狀，藉此於前述半導體基板上，形成前述複數層第 一導體層，其上部均以前述第五絕緣膜覆蓋之。 15. 如申請專利範圍第11項之半導體積體電路裝置之製造方 法，其中前述步驟（1)之後，進一步具有以下步驟·· (k) 於前述第三絕緣膜之上部，形成第四導體層，其係 與前述第二導體層呈電性連接；及 (l) 於前述第四導體層之上部形成介電體膜，並於前述 介電體膜之上部形成第五導體層，藉此形成容量元件， 其係包含前述第四導體層、前述介電體膜以及前述第五 導體層。 16. —種半導體積體電路裝置之製造方法，其特徵係包含下 列步驟： (a) 於半導體基板上形成第一導體膜後，於前述第一導 體膜之上部，形成第一絕緣膜，其係包含氮化矽膜，或 是氧化矽膜與氮化矽膜之沉積膜； (b) 將前述第一導體膜及前述第一絕緣膜進行蝕刻，藉 此於前述半導體基板之第一區域中形成第一閘電極，並 於第二區域中形成第二閘電極； -47- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
    A B c D 548832 六、申請專利範圍 (c) 於前述半導體基板之第一區域中，形成第一 MISFET ，其係具有前述第一閘電極； (d) 於前述第一、第二閘電極和前述半導體基板之上部 ，形成包含氮化矽膜之第二絕緣膜，並於前述第二絕緣 膜之上部，形成包含氧化矽膜之第三絕緣膜； (e) 於前述第二閘電極之側壁，形成包含前述第二、第 三絕緣膜之第一側壁絕緣膜後，於前述半導體基板之第 二區域，形成第二MISFET，其係具有前述第二閘電極； (f) 於前述第三絕緣膜之上部，形成包含氧化矽膜之第 四絕緣膜後，進行前述第四絕緣膜之表面平坦化；、 (g) 將前述半導體基板第一區域中之前述第四、第三及 第二絕緣膜進行蝕刻，藉此於前述第一MISFET的源極與 汲極之上部，形成第一開孔； (h) 於前述第一開孔之側壁，形成包含氧化膜之第二側 壁絕緣膜後，將前述第一開孔内部埋入第二導體層； (i) 於前述第一及第二MISFET之上部，形成包含氮化矽 膜之第五絕緣膜，並於前述第五絕緣膜之上部，形成包 含氧化矽膜之第六絕緣膜； (j) 於前述第六及第五絕緣膜上形成第二開孔，使其位 於前述第一 MISFET的源極和汲極之某一端上部，藉此令 前述第二導體層外露於前述第二開孔之底部；及 (k) 將前述第二開孔内部埋入第三導體層，藉此於前述 第二開孔之内部，形成第三導體層，其係與前述第二導 體層呈電性連接。 -48- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 申請專利範圍 17·如申請專利範圍第16項之半導體積體電路裝置之梦迭方 其:在前述步棘⑴中形成前述第二開孔時二前 t牛二SFET的源極、汲極之上部形成第三開孔；在前=將？十中’將前述第二開孔之内部埋入第三導體層時 先將珂述第三開孔之内部埋入第四導體層。18‘如申請專利範圍第17項之半導體積體電路曰裝。置之穿迭方 法’其中前述步驟㈨之後，進一步具有以下步驟广 (丄)於耵述第六絕緣膜之上部，形成：第m開孔内部之前述第三導體層呈電性連接二 弟—配線，其係與前述第三開孔 層呈電性連接。 弟四守 R如申請專利範圍第18項之半導體積體電路裝置之彭迭 法’其中前述步驟⑴之後’進一步具有以下步驟-㈣於前述第六絕緣膜之上部形成第七絕緣膜後，於 ^七' 第六及第五絕緣膜上形成第四開孔，使1位前^-MISFET的源極和汲極之另—端上部，以令 一導體層外露於前述第四開孔之底部； (η)將前述第四開孔内部埋入第五導體層；(〇)於別述第七絕緣膜之上邻 、又上4形成弟八絕緣膜後，於 開孔上部的前述第八絕緣膜上形成第五開孔 此々前：第：導體層外露於前述第五開孔之底部；及 (卩）於#述第五開孔之内部开；忐 第四導體層呈電性連接，並= 極’其係與前述 序形成介電體膜及第二電極，電極之上部， % ^ 错此形成容量元件，其 方 W 於 第 W 藉 依 係 -49、 A B c D 548832 六、申請專利範圍 包含前述第一電極、前述介電體膜以及前述第二電極。 20. 如申請專利範圍第16項之半導體積體電路裝置之製造方 法，其中前述第一開孔，係如跨越前述第一MISFET之上 部形成之。 21. 如申請專利範圍第16項之半導體積體電路裝置之製造方 法，其中前述包含氮化矽膜之第二絕緣膜之膜厚度，係 薄於前述包含氧化矽膜之第二側壁絕緣膜之膜厚度。 22. —種半導體積體電路裝置，其特徵為具有：複數個第一 導體片’其係於半導體基板上，相互平行延展形成； 第一側壁絕緣膜，其係包含形成於前述複數個第一導 體片之各個側壁之氧化矽膜； 第二導體片’其係形成於形成有前述第一側壁絕緣膜 之前述複數個第一導體片之間； 第一絕緣膜，其係包含形成於前述複數個第一及第二 導體片之上部之氮化矽膜； 第二絕緣膜，其係包含形成於前述第一絕緣膜之上部 側壁之氮化叾夕膜； 第一開孔，其係形成於前述複數個第二導體片上部之 前述第一及第二絕緣膜；及 第三導體片，其係形成於前述複數個第一開孔内部， 與前述第二導體片呈電性連接。 23. 如申請專利範圍第22項之半導體積體電路裝置，其中前 述複數個第一導體片之側壁與前述第一側壁絕緣膜之間 ，隔著氮化矽膜，其膜厚度係薄於前述第一側壁絕緣膜。 -50- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)
    A BCD 548832 七、申請專利範圍 24·如申請專利範圍第22項之半導體積體電路裝置，其中前 述複數個第一導體片之各頂端上，係以第三絕緣膜覆蓋 ，該第三絕緣膜係包含氮化矽膜或氧化矽膜與氮化矽膜 之沉積膜。 25. 如申請專利範圍第22項之半導體積體電路裝置，其中前 述第二絕緣膜之上部，形成有容量元件，其中包括··第 一電極，其係包含與前述第三導體片呈電性連接之第四 導體層；介電體膜，其係形成於前述第四導體層之上部 ;以及第二電極，其係包含形成於前述介電體膜之上部 之第五導體層。 裝 26. 如申請專利範圍第24項之半導體積體電路裝置，其中前 述第一側壁絕緣膜之上端部位，高於前述第一導體片之 表面，且低於前述第三絕緣膜之表面。 27. 一種半導體積體電路裝置，其特徵為具有：複數個第一 導體層，其係於半導體基板上，相互平行延展形成者； 第二導體層，其係於前述複數個第一導體層之間，以 特定間隔配置者； 第一絕緣膜，其係包含形成於前述複數個第二導體層 間之氧化矽膜； 側壁絕緣膜，其係分別形成於前述第一導體層與前述 第二導體層之間，以及前述第一導體層與前述第一絕緣 膜之間； 第二絕緣膜，其係包含形成於前述第二導體層以及前 述第一絕緣膜之上部之氧化石夕膜； -51 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 x 297公釐） A B c D 548832 六、申請專利範圍 第三絕緣膜，其係包含形成於前述第二絕緣膜之上部 之氧化矽膜；及 第三導體層，其係形成於前述第三絕緣膜與前述第二 絕緣膜上所形成之開孔内，並連到前述第二導體層。 28. 如申請專利範圍第27項之半導體積體電路裝置，其中前 述側壁絕緣膜係包含氧化5夕膜。 29. 如申請專利範圍第28項之半導體積體電路裝置，其中前 述第一導體層側壁與前述側壁絕緣膜之間，形成有包含 氮化膜之第二側壁絕緣膜。 -52- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）
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