KR19990080629A - 캐패시터의 형성 방법 - Google Patents
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Abstract
본 발명은 캐패시터의 형성 방법에 관한 것으로서, 기판 상에 캐패시터의 노드 전극을 형성하는 단계와, 상기 노드 전극의 표면에 질소의 농도를 증가시키는 RTN 처리를 하는 단계와, 상기 표면이 RTN 처리된 노드 전극 상에 유전막을 형성하는 단계와, 상기 유전막을 산화질소 분위기에서 어닐링하는 단계와, 상기 유전막 상에 캐패시터의 플레이트 전극을 형성하는 단계를 구비한다. 따라서, 본 발명의 캐패시터의 유전막은 활성화된 산소 원자의 확산에 의해 상기 유전막으로 사용되는 Ta2O5의 산소 공극 및 탄소, 질소 및 이들 화합물들의 형성을 억제시켜 상기 Ta2O5막의 누설 전류를 감소시키고, TDDB(Time Dependent Dielectric Breakdown)가 높아지는 이점이 있다.
Description
본 발명은 캐패시터의 형성 방법에 관한 것으로서, 특히, 누설 전류를 감소시키고 유전체 내압 특성을 개선할 수 있는 캐패시터의 형성 방법에 관한 것이다.
반도체 소자에서 캐패시터(Capacitor)는 양 전극판 사이에 유전 물질을 채워 전하를 저장하는 기능을 한다.
이러한 캐패시터의 유전층은 점차 반도체 소자가 고집적화됨에 따라 캐패시터의 정전 용량을 늘리기 위해 그 두께를 감소시켜야하나 기존에 유전막으로 사용하던 산화막(SiO2), 또는, 질화막(Si3N4)에는 두께를 줄이는 것에 한계가 있어 산화막이나 질화막 대신에 유전 상수가 큰 Ta2O5와 같은 유전 물질을 사용하게 되었다.
그러나, 이와 같은 유전 상수가 큰 물질들은 누설 전류(Leakage Current)가 커서 이에 대한 개선 방법이 연구되고 있다.
도 1은 종래 기술에 따른 캐패시터의 형성 방법을 단계별로 나타내는 공정 흐름도이다.
종래에는 기판 상에 불순물이 도핑된 다결정실리콘, 또는, 질화티타늄/텅스턴(TiN/W) 등을 이용하여 표면적을 넓힐 수 있는 핀형, 또는, 크라운형과 같은 여러 가지 형상의 노드(Node) 전극을 형성한다.
그 다음에 상기 노드 전극 상에 NH3가스를 주입하고 RTP(Rapid Thermal Process) 처리하여 상기 캐패시터의 노드 전극의 표면에 질소의 농도를 증가시키는 RTN(Rapid Thermal Nitridation) 처리를 실시한다. 그리고, 상기 RTN 처리로 인해 상부의 질소 농도가 높아진 노드 전극 상에 350∼450℃의 온도에서 Ta(OC2H5)5소스(Source)와 O2가스를 주입하여 화학기상증착(Chemical Voper Deposition : 이하, CVD라 칭함) 방법으로 Ta2O5막을 형성하여 유전막으로 사용한다.
이렇게 증착된 Ta2O5막에는 증착공정시 산소 공극(Oxygen Vacancy) 및 탄소(C), 수소(H) 또는 이들 화합물이 포함되고 이러한 산소 공극과 탄소, 수소 또는 이들이 화합물의 영향으로 누설 전류(Leakage Current)가 발생한다.
이러한 누설 전류를 감소시키기 위해 Ta2O5막을 증착한 후, 750∼850℃ 온도의 O2가스 분위기에서 어닐링(Annealing)을 해주면 상기 산소가 확산하여 상기 산소 공극을 포화시켜 상기 Ta2O5막의 누설 전류를 감소시킨다. 상기에서 RTN 처리는 상기 산소 분위기에서 어닐링을 할 때, Ta2O5막 내의 산소나 분위기 가스의 산소가 Ta2O5막을 통과하여 캐패시터의 노드 전극과 반응하여 캐패시터의 용량을 변화시키는 것을 방지하기 위해 실시한다.
그런 후에, 상기 유전막으로 사용하기 위해 형성한 Ta2O5막 상에 불순물이 도핑된 다결정실리콘, 또는, 질화티타늄/텅스턴(TiN/W) 등을 이용하여 캐패시터의 플레이트(Plate) 전극을 형성한다.
상술한 바와 같이 종래에는 유전상수가 큰 Ta2O5막을 사용하여 유전막을 사용하고 고 유전상수를 갖는 물질로 인해 발생하는 누설전류를 감소시키기 위해 산소 분위기에서 어닐링을 실시하였다.
그러나, 산소 분위기에서 어닐링으로 인한 누설 전류의 감소는 극히 소량이 일어나고 시간에 따른 내압 특성(Time Dependent Dielectric Breakdown : TDDB)이 저하되는 문제가 있다.
따라서, 본 발명의 목적은 고유전 상수를 갖는 유전막의 누설 전류를 방지할 수 있는 캐패시터의 형성 방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 캐패시터의 형성 방법은 기판 상에 캐패시터의 노드 전극을 형성하는 단계와, 상기 노드 전극의 표면에 질소의 농도를 증가시키는 RTN 처리를 하는 단계와, 상기 표면이 RTN 처리된 노드 전극 상에 유전막을 형성하는 단계와, 상기 유전막을 산화질소 분위기에서 어닐링하는 단계와, 상기 유전막 상에 캐패시터의 플레이트 전극을 형성하는 단계를 구비한다.
도 1은 종래 기술에 따른 캐패시터의 형성 방법을 단계별로 나타낸 공정 흐름도.
도 2는 본 발명의 실시 예에 따른 캐패시터의 형성 방법을 단계별로 나타낸 공정 흐름도.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 2는 본 발명의 실시 예에 따른 캐패시터의 형성 방법을 단계별로 나타낸 공정 흐름도이다.
본 발명은 도 2에서 도시한 단계와 같이 기판 상에 불순물이 도핑된 다결정실리콘, 또는, 질화티타늄/텅스턴(TiN/W) 등을 이용하여 표면적을 넓힐 수 있는 핀형, 또는, 크라운형과 같은 여러 가지 형상의 노드 전극을 형성한다.
그 다음에 상기 노드 전극 상에 NH3가스를 주입하고 RTP 처리하여 상기 캐패시터의 노드 전극의 표면에 질소의 농도를 증가시키는 RTN 처리를 실시한다. 그리고, 상기 RTN 처리로 인해 상부의 질소 농도가 증가된 노드 전극 상에 350∼450℃의 온도에서 Ta(OC2H5)5소스와 O2가스를 주입하여 CVD 방법으로 Ta2O5막을 형성하여 유전막으로 사용한다. 이렇게 증착된 Ta2O5막에는 증착공정시 산소 공극 및 탄소(C), 수소(H) 또는 이들 화합물이 포함되고 이러한 산소 공극과 탄소, 수소 또는 이들이 화합물의 영향으로 누설 전류가 발생한다.
이러한 누설 전류를 감소시키기 위해 Ta2O5막을 증착한 후, 750∼850℃ 온도의 N2O 가스 분위기에서 20∼40분 간 어닐링을 해주면 상기 산화 질소가 해리하여 산소 원자를 형성하고 상기 산소 원자가 확산하여 상기 산소 공극을 포화시키고 탄소, 질소 및 이들 화합물들의 형성을 억제시켜 상기 Ta2O5막의 누설 전류를 감소시킨다.
상기에서 RTN 처리는 상기 산화질소 분위기에서 어닐링을 할 때, Ta2O5막 내의 산소나 산화질소 가스의 산소가 Ta2O5막을 통과하여 캐패시터의 노드 전극과 반응하여 캐패시터의 용량을 변화시키는 것을 방지하기 위해 실시한다. 그러나, 상기에서 어닐링을 850℃ 이상의 온도로 실시하면 상기 캐패시터의 노드 전극으로 사용된 상부에 질소 농도가 높은 불순물이 도핑된 다결정실리콘에 Ta2O5막의 산소나 산화질소 가스의 산소가 통과하여 반응을 일으키고 이로인해 표면에 산화막을 형성하게 되어 캐패시터의 유전막 두께가 증가하게 된는 문제가 있으므로 어닐링시 온도 제어가 필요하다.
그런 후에, 상기 유전막으로 사용하기 위해 형성한 Ta2O5막 상에 불순물이 도핑된 다결정실리콘, 또는, 질화티타늄/텅스턴(TiN/W) 등을 이용하여 캐패시터의 플레이트 전극을 형성한다.
상술한 바와 같이 본 발명에서는 캐패시터의 노드 및 플레이트 전극 사이에 고 유전상수를 갖는 Ta2O5막을 형성하고 산소 분위기에서 어닐링을 하여 산소 분자에 의한 확산보다 산화질소 분위기에서 어닐링을 실시하여 활성화된 산소 원자에 의한 확산이 이루어지도록 하였다.
따라서, 본 발명의 캐패시터의 유전막은 활성화된 산소 원자의 확산에 의해 상기 유전막으로 사용되는 Ta2O5의 산소 공극 및 탄소, 질소 및 이들 화합물들의 형성을 억제시켜 상기 Ta2O5막의 누설 전류를 감소시키고, TDDB(Time Dependent Dielectric Breakdown)가 높아지는 이점이 있다.
Claims (4)
- 기판 상에 캐패시터의 노드 전극을 형성하는 단계와,상기 노드 전극의 표면에 질소의 농도를 증가시키는 RTN 처리를 하는 단계와,상기 표면이 RTN 처리된 노드 전극 상에 유전막을 형성하는 단계와,상기 유전막을 산화질소 분위기에서 어닐링하는 단계와,상기 유전막 상에 캐패시터의 플레이트 전극을 형성하는 단계를 구비하는 캐패시터의 형성 방법.
- 청구항 1에 있어서 상기 유전막을 고유전상수를 갖는 Ta2O5로 형성하는 캐패시터의 형성 방법.
- 청구항 1에 있어서 상기 어닐링을 750∼850℃의 온도로 실시하는 캐패시터의 형성 방법.
- 청구항 1에 있어서 상기 RTN(Rapid Thermal Nitridation) 처리를 질소분위기에서 RTP(Rapid Thermal Process) 처리하는 캐패시터의 형성 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1019980014018A KR19990080629A (ko) | 1998-04-20 | 1998-04-20 | 캐패시터의 형성 방법 |
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|---|---|---|---|
| KR1019980014018A KR19990080629A (ko) | 1998-04-20 | 1998-04-20 | 캐패시터의 형성 방법 |
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|---|---|
| KR19990080629A true KR19990080629A (ko) | 1999-11-15 |
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ID=65890468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| KR1019980014018A KR19990080629A (ko) | 1998-04-20 | 1998-04-20 | 캐패시터의 형성 방법 |
Country Status (1)
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|---|---|
| KR (1) | KR19990080629A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100431743B1 (ko) * | 2001-12-19 | 2004-05-17 | 주식회사 하이닉스반도체 | 원자층증착법을 이용한 티타늄나이트라이드막 형성 방법및 그를 이용한 캐패시터의 제조 방법 |
| KR100434701B1 (ko) * | 2001-12-24 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| KR100943484B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 캐패시터 제조 방법 |
-
1998
- 1998-04-20 KR KR1019980014018A patent/KR19990080629A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100431743B1 (ko) * | 2001-12-19 | 2004-05-17 | 주식회사 하이닉스반도체 | 원자층증착법을 이용한 티타늄나이트라이드막 형성 방법및 그를 이용한 캐패시터의 제조 방법 |
| KR100434701B1 (ko) * | 2001-12-24 | 2004-06-07 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조방법 |
| KR100943484B1 (ko) * | 2002-12-31 | 2010-02-22 | 동부일렉트로닉스 주식회사 | Ｍｉｍ 캐패시터 제조 방법 |
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