JP3102067B2 - 配線遅延時間算出方式 - Google Patents
配線遅延時間算出方式Info
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- JP3102067B2 JP3102067B2 JP03166065A JP16606591A JP3102067B2 JP 3102067 B2 JP3102067 B2 JP 3102067B2 JP 03166065 A JP03166065 A JP 03166065A JP 16606591 A JP16606591 A JP 16606591A JP 3102067 B2 JP3102067 B2 JP 3102067B2
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- Design And Manufacture Of Integrated Circuits (AREA)
Description
関し、特にLSI,プリント基板等のフロアプラン検討
時における配線遅延時間算出方式に関する。
は、フロアプランを用いることなく、各ネットの予想配
線長を人手で入力することにより、配線遅延時間を求め
ていた。
(H.Modarres),エー・ケラピュア(A.K
elapure),アン・オートマチック・フロアープ
ランナー・フォア・アップ・ツー・10,000・ゲイ
ツ(An Automatic Floorplann
er for up to10,000 Gate
s),ブイ・エル・エス・アイ・システムズ・デザイン
・(VLSI SYSTEMS DESIGN),12
月,1987年,第38〜44頁がある。
延時間算出方式は、フロアプランを用いることなく、各
ネットの予想配線長を人手で入力することにより、配線
遅延時間を求めているので、実装情報を迅速かつ正確に
反映した遅延時間算出ができないという欠点を有してい
た。
に反映した遅延時間算出ができる配線遅延時間算出方式
を提供することにある。
出方式は、LSI又はプリント基板の配線による信号の
遅延時間を算出する配線遅延時間算出方式であって、
(A)前記回路のネットの情報を格納するネット格納手
段、(B)前記回路の構成部品の位置情報である、前記
回路のフロアプランを格納するフロアプラン格納手段、
(C)前記フロアプランと前記ネットの情報とから前記
ネットの予想配線長を求める配線長算出手段、(D)前
記予想配線長を格納する配線長格納手段、(E)前記回
路の変更前のフロアプランに対応する変更前の予想配線
長を格納する変更前配線長格納手段、(F)前記配線長
格納手段に格納されていた予想配線長と前記変更前の予
想配線長とを比較し、前記配線長格納手段に格納されて
いた予想配線長の中で、前記変更前の予想配線長と異な
る予想配線長を求める配線長比較手段、(G)前記配線
長比較手段により求められた前記変更前の予想配線長と
異なる予想配線長を格納する配線長差分格納手段、
(H)前記配線長差分格納手段に格納されていた予想配
線長から配線遅延時間を算出する配線遅延時間算出手
段、(I)算出された前記配線遅延時間を格納する配線
遅延時間格納手段、を備えて構成されている。
照して説明する。
て、LSIのフロアプランに基づいた予想配線遅延時間
を求める例について述べる。
式の一実施例を示すブロック図である。
式は、回路のネット情報を格納するネット格納手段1、
回路の構成部品の位置情報である、回路のフロアプラン
を格納するフロアプラン格納手段2、フロアプランとネ
ットの情報とからネットの予想配線長を求める配線長算
出手段3、予想配線長を格納する配線長格納手段4、予
想配線長から配線遅延時間を算出する配線遅延時間算出
手段5、算出された配線遅延時間を格納する配線遅延時
間格納手段6から構成されている。
ロアプラン格納手段2に格納されるフロアプランの一例
を示す図である。
つのブロックに分割した場合の、それぞれのブロックで
ある。各ブロックは、1辺が“1”の大きさを有する正
方形である。また、b1 〜b3 は、LSI上に配置され
る部品である。n1 ,n2 は、それぞれ,b1 〜b2 ,
b1 〜b3 間を結ぶネットである。
ットn1 及びネットn2 に関する情報が格納されてい
る。配線長算出手段3は、フロアプランを参照すること
により、ネット格納手段1に格納されているネット情報
から各ネットの予想配線長を求め、得られた予想配線長
を配線長格納手段4に格納する。ただし、予想配線長算
出に先立ち、各部品はそれが存在するブロックの中央に
位置すること、及び、予想配線長はマンハッタン長とな
ることを前提とする。従って、ネットn1 の予想配線長
が“1”の長さとすると、ネットn2 の予想配線長は
“2”の長さとなる。
た予想配線長に基づき配線遅延時間を算出し、算出され
た配線遅延時間を配線遅延時間格納手段6に格納する
が、配線遅延時間が例えば下記(1)式で求められるも
のとすると、ネットn1 の配線遅延時間は“2”、ネッ
トn2 の配線遅延時間は“4”となり、フロアプランの
変更により影響を受けたネットの配線遅延時間を自動的
に求めることができる。
する。
て、LSIのフロアプランを変更し、それに基づいた予
想配線遅延時間を求める例について述べる。
式の一実施例を示すブロック図である。
式は、回路のネットの情報を格納するネット格納手段
1、回路の構成部品の位置情報である、回路のフロアプ
ランを格納するフロアプラン格納手段2、回路の変更前
のフロアプランを格納する変更前フロアプラン格納手段
7、フロアプラン格納手段2に格納されていたフロアプ
ランと変更前フロアプラン格納手段7に格納されていた
フロアプランとを比較し、フロアプラン格納手段2に格
納されていたフロアプランの中で、変更前フロアプラン
格納手段7に格納されていたフロアプランと異なる位置
となる部品の情報及びネットから、その部品との間の接
続関係を持つ部品の情報を求めるフロアプラン比較手段
8、フロアプラン比較手段8により求められた部品の情
報を格納するフロアプラン差分格納手段9、この部品の
情報とネットの情報とからネットの予想配線長を求める
配線長算出手段3、予想配線長を格納する配線長格納手
段4、予想配線長から配線遅延時間を算出する配線遅延
時間算出手段5、算出された配線遅延時間を格納する配
線遅延時間格納手段6から構成されている。
ロアプラン格納手段2に格納されるフロアプランの一例
を示す図であり、図2で示されたフロアプランの変更し
たものである。
変更前フロアプラン格納手段7に格納され、図4に示さ
れる変更後のフロアプランは、フロアプラン格納手段2
に格納される。
〜A4 は、LSIを4つのブロックに分割した場合の、
それぞれのブロックである。また、各ブロックは、1辺
が“1”の大きさを有する正方形であり、b1〜b
3 は、LSI上に配置される部品である。n1 ,n
2 は、それぞれ,b1 〜b2 ,b1 〜b3 間を結ぶネッ
トである。
ットn1 及びネットn2 に関する情報が格納されてい
る。フロアプラン比較手段8は、本図で示される変更後
のフロアプランの中で、図2で示される変更前のフロア
プランと異なる位置となる部品の情報及びネットによ
り、その部品との間の接続関係を持つ部品の情報を求め
る。すなわち、本図では、ブロックA1 ,A3 を求め、
フロアプラン差分格納手段9に格納する。
A1 ,A3 に関するフロアプランを参照することによ
り、この間のネットn2の予想配線長を求め、配線長格
納手段4に格納する。ここでは、予想配線長算出に先立
ち、各部品はそれぞれが存在するブロックの中央に位置
すること、及び予想配線長はマンハッタン長となること
を前提とする。従って、ネットn2 の予想配線長は
“1”となる。
れた予想配線長に基づき配線遅延時間を算出し、配線遅
延時間格納手段16に格納するが、配線遅延時間は上述
の(1)式で求められ、ネットn2 の配線遅延時間は
“2”となる。
参照して説明する。
て、LSIのフロアプランを変更し、それに基づいた予
想配線遅延時間を求める例について述べる。
式の一実施例を示すブロック図である。
式は、回路のネットの情報を格納するネット格納手段
1、回路の構成部品の位置情報である、回路のフロアプ
ランを格納するフロアプラン格納手段2、フロアプラン
とネットの情報とからネットの予想配線長を求める配線
長算出手段3、予想配線長を格納する配線長格納手段
4、回路の変更前のフロアプランに対応する変更前の予
想配線長を格納する変更前配線長格納手段10、配線長
格納手段4に格納されていた予想配線長と変更前の予想
配線長とを比較し、配線長格納手段4に格納されていた
予想配線長の中で、変更前の予想配線長と異なる予想配
線長を求める配線長比較手段11、配線長比較手段11
により求められた変更前の予想配線長と異なる予想配線
長を格納する配線長差分格納手段12、配線長差分格納
手段12に格納されていた予想配線長から配線遅延時間
を算出する配線遅延時間算出手段5、算出された配線遅
延時間を格納する配線遅延時間格納手段6から構成され
ている。
ットn2に関する情報が格納されている。フロアプラン
格納手段2は、図4で示される変更後のフロアプランで
得られた回路の構成部品の位置情報を格納する。配線長
算出手段3は、変更後のフロアプランを参照することに
より、各ネットの予想配線長を求め、配線長格納手段4
に格納する。すなわち、ネットn1 の予想配線長は
“1”であり、ネットn2 の予想配線長も“1”とな
る。また、変更前配線長格納手段10には、図2の状態
で求められた予想配線長が格納されている。すなわち、
ネットn1 の予想配線長“1”、ネットn2 の予想配線
長は“2”が格納されている。
の予想配線長を比較し、変更後の予想配線長の中で、変
更前と異なる予想配線長を求め、配線長差分格納手段1
2に出力する。すなわち、ネットn2 のみが出力され
る。
れたネットn2 について配線遅延時間を算出し、配線遅
延時間格納手段6に格納する。配線遅延時間は上述の
(1)式で求められ、ネットn2 の配線遅延時間は
“2”のみが算出される。
の予想配線長を自動的に求め、それに基づき配線遅延時
間を求めることにより、実装情報を迅速かつ正確に反映
した遅延時間算出ができる。
時間算出方式は、フロアプランより各ネットの予想配線
長を自動的に求め、それに基づき配線遅延時間を求める
ことにより、実装情報を迅速かつ正確に反映した遅延時
間算出ができるという効果を有している。
を示すブロック図である。
納手段2に格納されるフロアプランの一例を示す図であ
る。
を示すブロック図である。
納手段2に格納されるフロアプランの一例を示す図であ
る。
を示すブロック図である。
Claims (1)
- 【請求項1】 LSI又はプリント基板の配線による信
号の遅延時間を算出する配線遅延時間算出方式であっ
て、 (A)回路のネットの情報を格納するネット格納手段、 (B)前記回路の構成部品の位置情報である、前記回路
のフロアプランを格納するフロアプラン格納手段、 (C)前記フロアプランと前記ネットの情報とから前記
ネットの予想配線長を求める配線長算出手段、 (D)前記予想配線長を格納する配線長格納手段、 (E)前記回路の変更前のフロアプランに対応する変更
前の予想配線長を格納する変更前配線長格納手段、 (F)前記配線長格納手段に格納されていた予想配線長
と前記変更前の予想配線長とを比較し、前記配線長格納
手段に格納されていた予想配線長の中で、前記変更前の
予想配線長と異なる予想配線長を求める配線長比較手
段、 (G)前記配線長比較手段により求められた前記変更前
の予想配線長と異なる予想配線長を格納する配線長差分
格納手段、 (H)前記配線長差分格納手段に格納されていた予想配
線長から配線遅延時間を算出する配線遅延時間算出手
段、 (I)算出された前記配線遅延時間を格納する配線遅延
時間格納手段、 を備えたことを特徴とする配線遅延時間算出方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03166065A JP3102067B2 (ja) | 1991-07-08 | 1991-07-08 | 配線遅延時間算出方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03166065A JP3102067B2 (ja) | 1991-07-08 | 1991-07-08 | 配線遅延時間算出方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0512379A JPH0512379A (ja) | 1993-01-22 |
JP3102067B2 true JP3102067B2 (ja) | 2000-10-23 |
Family
ID=15824328
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03166065A Expired - Lifetime JP3102067B2 (ja) | 1991-07-08 | 1991-07-08 | 配線遅延時間算出方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3102067B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100282709B1 (ko) * | 1998-08-28 | 2001-03-02 | 윤종용 | 반구형 실리콘을 이용한 캐패시터의 제조 방법 |
-
1991
- 1991-07-08 JP JP03166065A patent/JP3102067B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
Title |
---|
佐藤眞一、外4名、"LSI遅延時間解析システム"、情報処理学会全国大会講演論文集、情報処理学会、1981年、Vol.22、p.931〜932 |
Also Published As
Publication number | Publication date |
---|---|
JPH0512379A (ja) | 1993-01-22 |
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