FR2782844A1 - Procede de fabrication d'un condensateur en utilisant du silicium sous forme de grains hemispheriques - Google Patents
Procede de fabrication d'un condensateur en utilisant du silicium sous forme de grains hemispheriques Download PDFInfo
- Publication number
- FR2782844A1 FR2782844A1 FR9909235A FR9909235A FR2782844A1 FR 2782844 A1 FR2782844 A1 FR 2782844A1 FR 9909235 A FR9909235 A FR 9909235A FR 9909235 A FR9909235 A FR 9909235A FR 2782844 A1 FR2782844 A1 FR 2782844A1
- Authority
- FR
- France
- Prior art keywords
- layer
- silicon
- hsg
- storage node
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Abstract
On propose un procédé amélioré de fabrication d'un condensateur en utilisant un film HSG (à grains de silicium hémisphériques) (60a) qui permet d'assurer une valeur de capacité augmentée, des caractéristiques de cellule stables et un certain rendement, sans risque de pontage entre des noeuds de stockage de condensateur (30). Le procédé prévoit une phase cristalline stabilisée au niveau des surfaces du noeud de stockage (30) comportant le film HSG (60a) sur sa surface. La phase cristalline stabilisée peut supporter fermement (en 70) le HSG (60a) et peut ainsi empêcher que le HSG ne soit séparé des surfaces du noeud de stockage (30) pendant l'étape de nettoyage.
Description
Domaine de l'invention La présente invention concerne un procédé
permettant de fabriquer un dispositif à semiconducteur et plus particulièrement, un procédé permettant de fabriquer un condensateur comportant du silicium à grains hémisphériques
sur sa surface.
Arrière-plan de l'invention Afin d'obtenir des dispositifs de mémoire vive dynamique ou DRAM haute densité, la dimension des cellules de mémoire doit être réduite. Cependant, la réduction de la dimension de la cellule de mémoire génère une valeur de capacité réduite du condensateur. Dans les cellules DRAM, des charges stockées dans le condensateur sont drainées en continu. Par conséquent, une opération de rafraîchissement périodique est nécessaire pour maintenir des charges dans le condensateur à un niveau qui permet une lecture. Comme il est bien connu, la fréquence d'une opération de rafraîchissement est inversement proportionnelle à la valeur de capacité du condensateur. Pendant cette opération de rafraîchissement, des opérations de lecture et d'écriture sont impossibles. Par conséquent, les dispositifs DRAM présentant une valeur de capacité élevée sont nécessaires pour assurer une certaine performance compte tenu de la récente tendance à une densité élevée et à une vitesse de
fonctionnement élevée.
Compte tenu de l'augmentation récente de la densité d'intégration d'une DRAM, une dimension de cellule et une aire destinée à être occupée par un condensateur de la cellule DRAM tendent respectivement à être réduites. La dimension de cellule réduite génère cependant une valeur de capacité réduite du condensateur. Afin de maintenir une valeur de capacité à une valeur acceptable, un condensateur empilé ou un condensateur empilé à tranchée a été utilisé puisqu'il permet d'assurer une aire de condensateur importante en son sein et qu'il permet de réduire toute interférence entre les cellules DRAM. Puisque les surfaces externe et interne peuvent toutes deux être utilisées en tant qu'aire de condensateur effective, la structure cylindrique convient favorablement pour le condensateur empilé tridimensionnel et elle convient plus particulièrement pour une cellule de mémoire intégrée telle que des cellules DRAM. Récemment, de nouvelles technologies ont été développées pour augmenter l'aire de surface effective en modifiant la morphologie de surface de l'électrode de stockage en polysilicium elle-même en gravant le polysilicium ou en i15 contrôlant la condition de nucléation et de croissance du polysilicium. Une couche à grains hémisphériques (HSG) peut être déposée au-dessus d'un noeud de stockage afin d'augmenter
l'aire de surface et la valeur de capacité.
Une certaine variété de techniques ont été utilisées pour produire un silicium HSG destiné à être utilisé dans un noeud de
stockage d'un condensateur dans un dispositif à semiconducteur.
Une technique consiste à former du silicium HSG au moyen d'un procédé de dépôt chimique en phase vapeur basse pression (LPCVD) à partir de gaz silane (SiH4). Un condensateur comportant un film HSG sur sa surface qui est obtenu au moyen d'un procédé LPCVD simple présente une valeur de capacité par aire de substrat unitaire qui vaut approximativement 1,8 fois celle d'un condensateur bidimensionnel. Cependant, il est difficile d'obtenir de façon fiable une uniformité de la dimension et de la densité du film HSG et par conséquent, un contrôle de dépôt soigneux est requis pour obtenir une valeur de capacité souhaitée présentant une reproductivité complète pour une fabrication en grande série. Tout particulièrement, il est nécessaire de maintenir la température du substrat à la
température de dépôt cible selon une précision d'environ + 3 C.
Par exemple, des températures seulement légèrement supérieures à la température de substrat cible pour le dépôt LPCVD pour le film HSG suffisent pour permettre des niveaux substantiels de mobilité des atomes de silicium au niveau de la surface de croissance, ce qui permet une reconstruction de surface pendant le dépôt LPCVD du film HSG. L'augmentation de la température de dépôt du substrat de seulement une faible valeur au-dessus de la température minimum pour la croissance LPCVD conduit à la planarisation de la surface au lieu d'aboutir à la croissance de cristallites indépendantes, du fait de la
mobilité augmentée des atomes pendant le dépôt.
Une autre technique consiste à utiliser un procédé de dépôt plasma. Des exemples bien connus et mis en oeuvre dans la pratique de telles techniques de dépôt plasma incluent une pulvérisation haute fréquence (pulvérisation RF), une pulvérisation courant continu (DC), un dépôt chimique en phase vapeur à résonance cyclotronique électronique (ECRCVD), un dépôt chimico-mécanique assisté plasma (PECVD) et un dépôt chimique en phase vapeur haute fréquence (RF-CVD). Cette technique de dépôt plasma présente une plage large de
températures de dépôt pour le film HSG. Le brevet des Etats-
Unis n 5 753 559 intitulé "METHOD FOR GROWING HEMISPHERICAL GRAIN SILICON" a formé un film HSG dans une plage de températures plus large comprises entre environ 200 C
et environ 500 C.
Encore une autre technique est une technique de dépôt par jet moléculaire (MBD) qui forme un film SHG en faisant germer des nucléations HSG sur une couche en silicium amorphe au moyen du procédé MBD puis en réalisant un recuit dans un vide ultra-poussé de telle sorte que la couche en silicium amorphe est convertie selon une couche en silicium comportant du
polysilicium HSG sur sa surface.
Les figures 1A à lC sont des schémas de processus qui
représentent un procédé antérieur de formation d'un film HSG.
Par report à la figure 1A, une couche en silicium amorphe 4 est formée sur un substrat semiconducteur (ou sur une couche d'isolation intercouche). Par souci de simplicité et de clarté de l'explication, le substrat semiconducteur (ou la couche d'isolation intercouche) n'est pas représenté sur la figure 1A. La couche en silicium amorphe 4 est formée en déposant une couche en silicium dopé de type n à une température prédéterminée de manière à former du silicium amorphe. Après formation de la couche en silicium amorphe 4, une photolithographie classique est mise en oeuvre afin de former un motif de noeud de stockage en silicium amorphe. La plaquette est insérée à l'intérieur d'une chambre de réaction et un gaz de source de silicium tel que du silane (SiH4) ou que du disilane (Si2H6) est appliqué dessus puis des germes cristallins 5a sont formés sur une surface du noeud de stockage de la couche en
silicium amorphe 4.
Par report à la figure lB, après blocage de l'application du gaz de source de silicium, un recuit haute température est réalisé. Du fait de ce recuit, des atomes de silicium de la couche en silicium amorphe 4 migrent dans les germes cristallins 5a et par conséquent, les germes cristallins 5a croissent. Un recuit continu pendant un temps prédéterminé permet la croissance des germes cristallins 5a et par conséquent, une dimension souhaitée du silicium à grains hémisphériques (HSG) 5 est formée comme représenté sur la figure 1C. Le silicium HSG ainsi formé 5 présente une certaine orientation cristalline et une partie du noeud de stockage de la
couche en silicium amorphe 4 est cristallisée.
Cependant, du fait que des atomes de silicium du silicium amorphe autour des germes cristallins 5a migrent dans les germes cristallins 5a, une partie de rétrécissement du silicium HSG 5 devient en continu plus mince, ce qui apparaîtra si l'on compare la figure lB et la figure 1C. Bien que ceci ne soit pas représenté sur la figure 1C, parmi les siliciums HSG 5, certains sont formés de manière à présenter une petite dimension par rapport à une dimension souhaitée, par exemple sans partie de rétrécissement. La figure 2 représente, selon une vue en coupe transversale, une partie d'un substrat semiconducteur qui a déjà subi plusieurs étapes de processus conformément à un procédé de l'art antérieur. Sur la figure 2, un noeud de stockage 4 a été formé sur un substrat semiconducteur 1 ainsi que sur une couche d'isolation intercouche 2. Du silicium HSG 5 a été formé sur la surface du noeud de stockage 4 par l'intermédiaire du procédé mentionné ci-avant qui est illustré sur les figures 1A à 1C. Comme il est bien connu de l'art, après formation du silicium HSG 5, un processus de nettoyage est mis en oeuvre sur la plaquette. C'est-à-dire que la plaquette est nettoyée de la couche d'oxyde natif avant la formation d'un film diélectrique d'un condensateur en utilisant un nettoyant spécial n 1 (SC1), du HF ou une solution de LAL dilué. Le SC1 (nettoyant spécial n 1) est une solution de mélange qui contient du NH4OH, du H202 et de l'eau désionisée (Dl) et la solution de LAL est une solution de
i 5 mélange qui contient du HH4OH et du HF.
Comme décrit précédemment, la partie de rétrécissement du silicium HSG 5 devient mince pendant son processus de formation, ce qui est représenté à l'intérieur du carré en pointillés de la figure 2. En outre, la partie de rétrécissement
ne se situe pas dans la phase de cristallisation complète.
Comme il est bien connu de l'art, le silicium amorphe est aisément gravé par la solution de nettoyage (tout particulièrement le SC1) par comparaison avec le silicium cristallin. En tant que résultat, la partie de rétrécissement du silicium HSG 5 est soumise à une attaque par le processus de nettoyage mentionné ci-avant et par conséquent, elle est détachée du noeud de stockage sous-jacent, ce qui génère un
pontage entre des noeuds de stockage adjacents.
Par conséquent, il existe un besoin pour un procédé permettant de cristalliser complètement le silicium HSG, tout particulièrement la partie connectée à un noeud de stockage sous-jacent. Résumé de l'invention La présente invention a été élaborée au vu du problème mentionné ci-avant et par conséquent, un objet de l'invention consiste à proposer un procédé de fabrication d'un condensateur de cellule DRAM comportant du silicium HSG sur sa surface qui permette d'empêcher que du silicium HSG soit détaché du noeud de stockage et qui permette par conséquent d'empêcher un pontage entre des noeuds de stockage pendant un processus de nettoyage. Une caractéristique clé de l'invention consiste à stabiliser (plus spécifiquement à cristalliser) une partie fragile du silicium HSG (par exemple une partie de rétrécissement du silicium HSG) et une partie de surface du noeud de stockage en utilisant un recuit haute température
après formation du silicium HSG.
Les objets mentionnés ci-avant ainsi que d'autres selon la présente invention peuvent être réalisés en formant une
couche d'isolation intercouche sur un substrat semiconducteur.
Un trou de contact est ouvert dans la couche d'isolation intercouche jusqu'à une région active du substrat semiconducteur. Une couche conductrice, de préférence une couche en silicium amorphe, est formée dans le trou de contact et sur la couche d'isolation intercouche à une certaine température. La couche en silicium amorphe peut être dopée ou non dopée. Le dopage peut utiliser des impuretés de type n telles que du phosphore. Dans le cas o du silicium amorphe non dopé est déposé, des impuretés d'ions sont implantées dedans après formation du silicium HSG sur sa surface moyennant un contrôle soigneux de manière à ne pas endommager le silicium HSG. La couche de silicium amorphe est ensuite conformée selon une structure d'une configuration souhaitée, c'est-à- dire un noeud de stockage. Ensuite, une couche d'oxyde natif est nettoyée de la surface de la couche amorphe conformée au moyen d'une certaine variété de techniques incluant une immersion dans du HF, une gravure par application par centrifugation de HF, un nettoyage par HF sous forme de vapeur
ou un nettoyage plasma H2.
Des sites de germes cristallins (c'est-à-dire des sites de nucléations) sont formés sur la couche en silicium amorphe nettoyée. Le recuit qui suit a pour effet que les cristallites croissent depuis les positions des germes cristallins de telle sorte que la couche en silicium amorphe est convertie selon une couche de silicium comportant des grains hémisphériques (HSG) sur sa surface. Par conséquent, un noeud de stockage formé comportant du silicium HSG est divisé selon une région cristalline constituée par un corps de HSG et selon une région de transition amorphe constituée par une partie de rétrécissement HSG qui est connectée à la région dans la masse amorphe/cristalline de la couche en silicium amorphe. Comme il est bien connu de l'art, la région de partie de transition connectée à la région dans la masse présente une structure de réseau cristallin incomplète, c'est-à-dire qu'elle est fragile
pendant le processus de nettoyage qui suit.
Pour cette raison, une étape de processus est mise en oeuvre afin de stabiliser la couche de transition et la couche de 1 5 surface du noeud de stockage. Cette étape critique peut être réalisée au moyen d'un recuit haute température dans une atmosphère d'azote ou d'argon après formation de la couche d'oxyde natif par l'intermédiaire d'une rupture du vide ou au moyen d'un recuit haute température dans une atmosphère d'oxygène. Selon une variante, une couche d'isolation peut être déposée sur la surface en silicium puis un recuit haute température est réalisé. Par conséquent, une couche d'oxyde ainsi formée ou une couche d'isolation ainsi formée empêche par conséquent que la partie de rétrécissement du silicium HSG soit
amincie.
Selon la présente invention, une valeur de capacité augmentée peut être obtenue en utilisant du silicium HSG sur les surfaces du noeud de stockage sans pontage entre des
noeuds de stockage adjacents au moyen du processus de post-
recuit après la formation du silicium HSG sur la surface du noeud.de stockage. En tant que résultat, des caractéristiques de cellule stables et un bon rendement de fabrication de
condensateur de cellule DRAM peuvent être obtenus.
Brève description des dessins
La présente invention sera mieux comprise et ses objets apparaîtront de façon évidente à l'homme de l'art par report aux dessins annexés parmi lesquels: les figures 1A à 1C sont des schémas d'étapes qui représentent les étapes de processus d'un procédé antérieur de formation de silicium HSG; la figure 2 est une vue en coupe transversale d'un condensateur de cellule DRAM comportant du silicium HSG sur sa surface conformément à un procédé de l'art antérieur dans le but de traiter les problèmes afférents; les figures 3A à 3D sont des vues en coupe transversale qui représentent les étapes de processus d'un procédé de formation de silicium HSG selon la présente invention; les figures 4A à 4E sont des schémas d'étapes successives qui représentent les étapes de processus d'un procédé de formation d'un condensateur de cellule DRAM comportant du silicium HSG sur sa surface conformément à un mode de réalisation de la présente invention; la figure 5 est une vue agrandie d'une partie portant un index de référence 90 sur la figure 4D; et les figures 6A à 6F sont des schémas d'étapes successives qui représentent les étapes de processus d'un procédé de formation d'un condensateur de cellule DRAM comportant du silicium HSG sur sa surface conformément à un
autre mode de réalisation de la présente invention.
Description détaillée des modes de réalisation préférés
En relation avec les objets de l'invention, le procédé de fabrication d'un condensateur de cellule DRAM sera couvert en détail. Le processus de formation de la couche d'oxyde de champ et la structure de transistor à effet de champ comme présentement mis en oeuvre lors de la fabrication de cellules DRAM sont omis afin d'assurer une meilleure compréhension de
la présente invention.
Ci-après, la conception inventive de la présente invention sera décrite par report aux figures 3A à 3D. Les figures 3A à 3D sont des vues en coupe transversale qui représentent les étapes de processus d'un procédé de formation de silicium HSG selon la présente invention. Par report à la figure 3A, une couche d'isolation intercouche 20 et une couche conductrice telle qu'une couche en silicium amorphe 30 sont formées au-dessus d'un substrat semiconducteur 10. Cette couche en silicium amorphe 30 peut être dopée à l'aide d'impuretés de type n telles que du phosphore ou peut être non dopée. Dans le cas o du silicium amorphe non dopé est déposé, des impuretés d'ions doivent être implantées dedans après 1 0 formation du silicium HSG sur sa surface moyennant un contrôle
soigneux de manière à ne pas endommager le silicium HSG.
Par ailleurs, dans le cas du silicium dopé de type n, la température de dépôt du silicium est réglée de manière à former du silicium amorphe, par exemple dans la plage entre 1 5 510 C et 530 C et la concentration en impuretés est d'environ 1 x 102 à 2 x 1020 atomes/cm3. Comme il est bien connu de l'art, il est difficile de former une couche en silicium HSG ou en silicium polycristallin selon une certaine uniformité par comparaison avec une couche en silicium amorphe. Ceci est dû au fait que le silicium est concentré dans le silicium polycristallin au lieu de l'être dans des nucléations de microcristallite qui sont formées pendant la croissance des
nucléations cristallines.
La présence d'une couche mince en oxyde natif peut entraver la nucléation de la croissance des cristallites indépendantes. C'est-à- dire que la couche d'oxyde natif entrave la migration des atomes de silicium pendant l'étape de nucléation et de croissance. Bien que la croissance de silicium HSG se produise, il y a une augmentation de la valeur de résistance entre le silicium HSG et la couche en silicium amorphe sous-jacente 30. Par conséquent, la surface de la couche en silicium amorphe sous-jacente 30 est de préférence nettoyée avant l'initiation de la croissance du silicium HSG afin
d'assurer une valeur de résistance plus faible.
La couche d'oxyde natif est nettoyée de la surface de la couche en silicium amorphe 30 au moyen d'une certaine variété de techniques incluant une immersion dans du HF, une gravure par application de HF par centrifugation, un nettoyage par HF sous forme vapeur ou un nettoyage plasma H2. De préférence, la surface de la couche en silicium amorphe sous-jacente 30 est hydrogénée en tant que résultat de l'opération de nettoyage du fait que la surface hydrogénée sert à protéger la surface de la
couche en silicium amorphe 30 d'une réoxydation.
La formation du silicium HSG est ensuite traitée. Après que la surface de la couche en silicium amorphe sous-jacente 30 est préparée, des nucléations cristallines 40 sont produites sur la couche en silicium amorphe au moyen d'un quelconque procédé connu comme représenté sur la figure 3A. Par exemple, les nucléations cristallines sont produites au moyen de la technique LPCVD qui utilise du gaz SiH4 (silane), du gaz SiH2CI2 i15 (dichlorosilane) ou du gaz Si2H6 à une pression d'environ 1 x 10-4 à 1 x 10-5 Torr et à une température d'environ 600 C. Selon une variante, une technique de dépôt par jet moléculaire peut être utilisée pour irradier du SiH4 ou du Si2H6 moléculaire dans la couche de silicium amorphe 30 à une température d'irradiation
d'environ 600 C.
Après formation des nucléations cristallines 40, un processus de recuit est mis en oeuvre dans un environnement de vide poussé d'environ 1 x 10- 6 à 1 x 10'10 Torr, de préférence à environ 1 x 10'7 Torr, sensiblement à la même température que pour la formation des nucléations cristallines, c'est-à-dire à environ 600 C de manière à augmenter la productivité. Un tel recuit a pour effet que des cristallites croissent à partir des nucléations cristallines 40 de telle sorte que la couche en silicium amorphe 30 est convertie selon une couche en silicium comportant du silicium HSG sur sa surface. En d'autres termes, le recuit permet aux atomes de silicium autour de la couche en silicium amorphe 30 de migrer dans les nucléations cristallines et d'ainsi former un premier silicium HSG obtenu par croissance 60. Ici, la température de recuit est réglée de
manière à ne pas générer une nucléation thermique.
Comme il est bien connu de l'art, la dimension moyenne des grains et la densité des grains cristallins dépendent de la durée temporelle des étapes de formation de nucléations et de recuit qui suivent. Une formation de nucléations plus longue conduit à la migration d'atomes de silicium en une quantité plus importante et par conséquent, le premier silicium HSG obtenu par croissance 60 continue à croître (seconde croissance) afin de former du silicium HSG souhaité 60a, comme représenté sur la figure 3C. La densité des grains augmente en fonction de I'augmentation de la température de dépôt du substrat en silicium 10. Dans le cas d'un dépôt par jet moléculaire, la densité augmente en fonction de l'augmentation de la densité de
flux du jet moléculaire de silicium.
Comme décrit ci-avant, les atomes de silicium sont i15 concentrés dans les nucléations cristallines par diffusion en surface, ce qui conduit à un grain cristallin de forme hémisphérique (silicium HSG) pendant le recuit. A cet instant, la source principale de la migration d'atomes de silicium n'est pas constituée par les atomes de silicium dans la masse (les atomes de silicium dans un site plus profond de la couche en silicium amorphe 30) mais par les atomes de silicium sur la surface de la couche en silicium amorphe 30 qui présentent une énergie élevée et qui sont moins stables par comparaison avec les atomes de silicium dans la masse. Ceci est dû au fait qu'une force de liaison entre les atomes dans la surface de la couche en silicium amorphe 30 est inférieure à celle dans la masse. La migration des atomes de silicium génère initialement un évidement 50 autour du silicium HSG 60 comme représenté sur la figure 3B et une migration continue génère une partie de rétrécissement 70 du silicium HSG 60a qui est fragile et très mince,, comme représenté sur la figure 3C. Comme décrit dans l'arrière-plan de l'invention, le rétrécissement mince est soumis à une attaque et est gravé pendant le processus de nettoyage qui suit. En outre, la couche en silicium amorphe 30 comportant le silicium HSG 60a comme représenté à l'intérieur de la ligne en pointillés de la figure 3C peut être divisée en trois parties en fonction des caractéristiques des cristaux, c'est-à- dire une région cristalline (Cr) constituée par le silicium HSG 60a, une couche de surface qui inclut une région de transition (Tr) et la région dans la masse (Br) de la couche en silicium amorphe 30, et la couche de surface incluant la région de transition (c'est-à-dire la partie de rétrécissement 70 du silicium HSG) comporte de nombreux défauts de réseaux cristallins qui résultent de la migration d'atomes de silicium mentionnée ci-avant. Comme il est bien connu, le silicium amorphe est aisément gravé par comparaison avec le silicium polycristallin. Par conséquent, afin d'ôter des défauts de réseaux cristallins de la région de surface incluant la partie de rétrécissement 70, c'est-à-dire afin de cristalliser une partie 1 5 de la couche de surface incluant la région de transition, un recuit haute température qui est une caractéristique critique de la présente invention est mis en oeuvre avant le processus de nettoyage. Du fait de ce recuit avant le processus de nettoyage pour ôter la couche d'oxyde natif, le silicium HSG n'est pas détaché et ainsi, des ponts entre des noeuds de stockage adjacents qui sont rencontrés selon le procédé de l'art antérieur représenté sur la figure 2 sont évités. La cristallisation de la région de transition et de la couche de surface (c'est-à-dire l'enlèvement des défauts dans la région de transition et dans la couche de surface, et la cristallisation de la couche de surface de la couche en silicium amorphe) peut être mise en oeuvre à une température élevée dans une atmosphère d'azote ou d'argon après formation de la couche d'oxyde natif au moyen d'une rupture du vide ou peut être mise en oeuvre à température élevée dans une atmosphère d'oxygène. La couche d'oxyde natif
obtenue par rupture du vide sert à assurer une protection vis-à-
vis de la migration des atomes de silicium. Plus particulièrement, un recuit dans une atmosphère d'oxygène assure une couche mince d'oxyde sur la surface du silicium HSG et sur la couche en silicium amorphe, ce qui assure une protection vis-à-vis de la migration des atomes de silicium et ce qui empêche par conséquent l'amincissement de la partie de rétrécissement 70 du silicium HSG. Selon une variante, la couche d'isolation peut être déposée au moyen de n'importe quel procédé approprié avant le processus de nettoyage dans le même but que dans le cas de la couche d'oxyde mentionnée ci-avant. Le procédé de formation de HSG mentionné ci-avant (selon lequel un recuit est réalisé après l'étape de formation de silicium HSG et avant l'étape de nettoyage) peut être appliqué à n'importe quel domaine concerné qui utilise du silicium HSG
afin d'augmenter la valeur de capacité.
(Premier mode de réalisation) Le premier mode de réalisation de la présente invention de formation d'un condensateur de cellule DRAM qui utilise du silicium HSG décrit ci-avant sera maintenant décrit en détail par report aux figures 4A à 4E qui suivent. Les mêmes parties qui fonctionnent comme représenté sur les figures 3A à 3D sont identifiées à l'aide des mêmes index de référence. La figure 4A représente, selon une vue en coupe transversale, une partie d'un substrat semiconducteur 10 qui a déjà subi plusieurs étapes de processus conformément au premier mode de réalisation de l'invention. Par report à la figure 4A, une couche d'isolation intercouche 20 de préférence constituée par une couche d'oxyde est formée au-dessus du substrat semiconducteur 10 au moyen d'un procédé classique. Comme il est bien connu de l'art, la couche d'oxyde de champ, le transistor à grille de transfert et ses composants et une ligne de bit sont formés au-dessus du substrat semiconducteur mais ne sont pas représentés sur les dessins qui suivent afin d'assurer une meilleure compréhension de la présente invention. La couche d'isolation intercouche 20 est ensuite gravée afin de former des trous de contact 25 dedans qui atteignent des régions de dispositif actif (non représentées) du substrat semiconducteur 10. Une couche conductrice 27 pour un noeud de stockage telle que des impuretés de type n, par exemple une couche en silicium dopée au phosphore est déposée à une température spécifique de manière à former une couche en silicium amorphe 27. Selon une variante, une couche en silicium non dopé est déposée et un processus de dopage est réalisé dessus lors d'étapes de processus prédéterminées, c'est-à-dire après la formation du silicium HSG. Le processus de dopage peut inclure une implantation d'ions et la condition de dopage est contrôlée de façon précise de manière à ne pas endommager le silicium HSG déjà formé. Dans tous les cas, la concentration finale en impuretés est d'environ 1 x 1020 à 2 x102 atomes/cm3. Un traitement thermique dans une atmosphère d'impuretés peut être utilisé tel que pour le processus de dopage au lieu d'une
implantation d'ions.
Par report à la figure 4B, la couche en silicium amorphe
27 est conformée afin de former un noeud de stockage 27a.
Après formation du noeud de stockage 27a, une couche d'oxyde natif estnettoyée de la surface de la couche amorphe 30 au moyen d'une certaine variété de techniques incluant une immersion dans du HF, une gravure par application par centrifugation de HF, un nettoyage par HF sous forme de vapeur ou un nettoyage plasma H2. De préférence, la surface de la couche en silicium amorphe sous-jacente 30 est hydrogénée en tant que résultat de l'opération de nettoyage du fait que la surface hydrogénée sert à protéger la surface de la couche en
silicium amorphe 30 d'une réoxydation.
La formation du silicium HSG est ensuite traitée. La germination des nucléations cristallines 40 est réalisé sur le noeud de stockage 27a au moyen d'une technique LPCVD à une pression comprise entre environ 1 x 104 et environ 1 x 105 Torr à une température d'environ 600 C dans une atmosphère de SiH4 ou de Si2H6, comme représenté sur la figure 4C. Comme il est bien connu de l'art, la densité des nucléations cristallines augmente lorsque la température de dépôt du substrat augmente
et lorsque la pression du gaz qui contient du silicium augmente.
Par report à la figure 4D, après la formation des nucléations cristallines 40, un recuit est réalisé à une température prédéterminée, de préférence la même température que celle de la germination des nucléations cristallines. Ce recuit permet aux nucléations cristallines 40 de croître de telle sorte que du silicium HSG 80 d'une densité de grains uniforme et d'une dimension de grains uniforme soit obtenu. La densité et la dimension de grains du silicium HSG dépendent de divers facteurs, plus particulièrement du temps de traitement de la germination des nucléations cristallines et du processus de recuit. La densité de grains du silicium HSG 80 augmente lorsque le temps de germination augmente et la dimension de grains du silicium HSG augmente lorsque le temps de recuit augmente. La croissance du HSG résulte de la migration d'atomes de silicium périphériques du silicium amorphe dans les nucléations cristallines 40. La migration continue d'atomes pour une dimension de grains prédéterminée génère un évidement autour du silicium HSG 80 et cet évidement rend i15 mince et fragile une partie de connexion (c'est-à-dire la partie de rétrécissement 70 du silicium HSG) entre le noeud de stockage 27a et le silicium HSG 80. En outre, la région de transition qui présente à la fois une structure cristalline et une structure amorphe est formée dans la partie de rétrécissement et par conséquent, la partie de rétrécissement inclut de
nombreux défauts de réseaux cristallins.
La figure 5 représente de manière schématique le noeud de stockage 27a qui comporte le silicium HSG 80 qui peut être divisé selon de nombreuses parties en fonction des caractéristiques cristallines du silicium, soit une région dans la masse amorphe 101, une couche de surface amorphe 102, une région de transition amorphe/cristalline 103 (partie de rétrécissement) et une région cristalline 104. Comme il est bien connu de l'art, le silicium amorphe est aisément gravé par une solution de nettoyage par comparaison avec le silicium cristallin. La couche de surface 102 et la région de transition 103 (partie de rétrécissement mince) sont soumises à une attaque par le processus de nettoyage qui suit du fait de leurs phases cristallines incomplètes. En tant que résultat, le silicium HSG 80 peut être détaché du noeud de stockage 27a, ce qui génère par conséquent un pontage entre des noeuds de stockage. Par conséquent, il est requis d'enlever les défauts de réseaux cristallins dans la partie de rétrécissement et
d'assurer la stabilisation afférente.
La séquence de processus qui suit est critique pour la présente invention. Par report à la figure 4E, un recuit de cristallisation est réalisé de manière à cristalliser la couche de surface ou le noeud de stockage 27a incluant la partie de rétrécissement fragile et mince 70 du silicium HSG 80. Ce recuit de cristallisation est réalisé à une température 1 0 supérieure à 600 C, par exemple entre environ 600 C et environ 650 C. Afin d'empêcher une migration possible et non souhaitable d'atomes de silicium pendant ce processus de recuit, une couche d'oxyde peut être formée sur la surface du silicium. A cette fin, une rupture du vide est réalisée afin de i 5 former de l'oxyde natif puis un traitement thermique est mis en oeuvre dans une atmosphère de gaz argon ou de gaz azote. Une autre façon est constituée par un traitement thermique dans une atmosphère d'oxygène qui forme concurremment une couche
mince d'oxyde sur la surface en silicium. Comme décrit ci-
avant, ces couches d'oxyde servent à empêcher la migration d'atomes de silicium pendant le processus de recuit, d'o ainsi l'empêchement du fait que la partie de rétrécissement 70 du
silicium HSG 80 soit amincie.
Après un recuit haute température, un processus de nettoyage est mis en oeuvre dans du SC1 (nettoyant spécial n 1), dans du HF dilué ou dans une solution de LAL. Du fait du recuit haute température mentionné ci- avant, le silicium HSG n'est pas détaché du noeud de stockage 27a pendant ce processus de nettoyage, ce qui évite un pontage entre des
noeuds de stockage.
(Second mode de réalisation) Un second mode de réalisation de la présente invention sera maintenant décrit par report aux figures 6A à 6F et les mêmes parties fonctionnant comme représenté sur les figures
4A à 4E sont identifiées à l'aide des mêmes index de référence.
La différence significative par rapport au premier mode de réalisation est constituée par le fait que la couche d'isolation (représentée sur la figure 6E) est formée sur le noeud de stockage 27a et sur le silicium HSG 80 au moyen d'une technique de dépôt avant un processus de recuit pour la cristallisation de la région de transition 103 et de la couche de surface 102. Par conséquent, les mêmes séquences de processus (comme représenté sur les figures 6A à 6D) que dans le premier mode de réalisation seront omises pour assurer une meilleure
compréhension de ce mode de réalisation.
Par report maintenant à la figure 6E, après la formation du silicium HSG 80 sur la surface du noeud de stockage 27a, la couche d'isolation 95 est formée sur la surface du noeud de stockage 27a et sur le silicium HSG 80. Cette couche d'isolation empêche une migration possible et non souhaitable des atomes de silicium pendant le recuit haute température qui suit. Ce processus de formation de la couche d'isolation 95 est mis en oeuvre dans la même chambre de traitement que le
recuit haute température, ce qui assure un traitement simple.
La couche d'isolation 95 peut inclure une couche d'oxyde, une couche en nitrure de silicium, du Ta2O5 ou du TiO2 qui sont formés au moyen d'une technique de dépôt. Si la couche d'isolation est formée par une couche en nitrure de silicium, l'étape de formation du film diélectrique d'un condensateur est sautée. Après formation de la couche d'isolation 95, un recuit haute température est mis en oeuvre de façon similaire au cas
du premier mode de réalisation.
Bien que la présente invention ait été plus particulièrement présentée et décrite par report à ses modes de réalisation préférés, il sera bien compris par l'homme de l'art que diverses modifications au niveau de la forme et des détails peuvent être apportées sans que l'on s'écarte ni de l'esprit, ni du
cadre de la présente invention.
Claims (14)
1. Procédé de formation d'un condensateur de cellule DRAM caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'isolation intercouche (20) sur un substrat semiconducteur (10); formation d'un trou de contact dans ladite couche d'isolation intercouche jusqu'audit substrat semiconducteur; formation d'une couche conductrice (30) dans ledit trou de contact et sur ladite couche d'isolation intercouche; conformation de ladite couche conductrice et formation d'un noeud de stockage; formation d'un film HSG (40, 60a) sur une surface dudit noeud de stockage, ledit film HSG comportant une partie de rétrécissement (70) qui est connectée audit noeud de stockage; et stabilisation d'une phase cristalline de ladite partie de rétrécissement dudit film HSG et d'une partie de surface dudit
noeud de stockage.
2. Procédé selon la revendication 1, caractérisé en ce que ladite étape de stabilisation de la phase cristalline est mise en oeuvre au moyen d'un processus de recuit thermique
dans une atmosphère d'oxygène.
3. Procédé selon la revendication 2, caractérisé en ce que ledit processus de recuit thermique est mis en oeuvre à une
température supérieure à 600 C.
4. Procédé selon la revendication 1, caractérisé en ce qu'il comprend en outre, avant ladite étape de stabilisation de la phase cristalline, la formation d'une couche d'isolation (95) sur ledit film HSG (80) et sur ladite partie de surface dudit
noeud de stockage (27a).
5. Procédé selon la revendication 4, caractérisé en ce que ladite couche d'isolation (95) est une couche d'oxyde natif
qui est formée par l'intermédiaire d'une rupture du vide.
6. Procédé selon la revendication 4, caractérisé en ce que ladite couche d'isolation (95) est choisie parmi un groupe comprenant une couche d'oxyde, une couche de nitrure, une
couche de Ta205 et une couche de TiO2.
7. Procédé selon la revendication 4, caractérisé en ce que ladite couche d'isolation (95) est une couche d'oxyde natif et ladite étape de stabilisation de la phase cristalline est mise en oeuvre dans une atmosphère de gaz argon (Ar) ou de gaz azote (N2).
8. Procédé de formation d'un condensateur de cellule DRAM caractérisé en ce qu'il comprend les étapes de: formation d'une couche d'isolation intercouche (20) sur un substrat semiconducteur (10); formation d'un trou de contact (25) dans ladite couche d'isolation intercouche jusqu'audit substrat semiconducteur; formation d'une couche en silicium amorphe (27) dans ledit trou de contact et sur ladite couche d'isolation intercouche; conformation de ladite couche en silicium amorphe (27) afin de former un noeud de stockage (27a) en silicium amorphe; formation d'un film HSG (40, 80) sur une surface dudit noeud de stockage en silicium amorphe, dans lequel ledit noeud de stockage en silicium amorphe (27a) comportant ledit film HSG (40, 80) est constitué par du silicium amorphe dans la masse, une couche de surface en silicium amorphe, une région de transition dudit film HSG qui fait face à ladite couche de surface amorphe et une région cristalline dudit film HSG; et cristallisation de ladite couche de surface amorphe dudit noeud de stockage en silicium amorphe et de ladite région de
transition dudit film HSG (40, 80).
9. Procédé selon la revendication 8, caractérisé en ce que ladite étape de stabilisation est mise en oeuvre au moyen d'un processus de recuit thermique dans une atmosphère
3 5 d'oxygène.
10. Procédé selon la revendication 9, caractérisé en ce que ledit processus de recuit thermique est mis en oeuvre à une
température supérieure à 600 C.
11. Procédé selon la revendication 8, caractérisé en ce qu'il comprend en outre, avant ladite étape de stabilisation, la formation d'une couche d'isolation (95) sur ledit film HSG (80)
et sur ladite surface dudit noeud de stockage.
12. Procédé selon la revendication 11, caractérisé en ce que ladite couche d'isolation (95) est une couche d'oxyde natif
1 0 qui est formée par l'intermédiaire d'une rupture du vide.
13. Procédé selon la revendication 11, caractérisé en ce que ladite couche d'isolation (95) est choisie parmi un groupe comprenant une couche d'oxyde, une couche de nitrure, une
couche de Ta205 et une couche de TiO2.
14. Procédé selon la revendication 11, caractérisé en ce que ladite couche d'isolation (95) est une couche d'oxyde natif et ladite étape de stabilisation est mise en oeuvre dans une
atmosphère de gaz argon (Ar) ou de gaz azote (N2).
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980035279A KR100282709B1 (ko) | 1998-08-28 | 1998-08-28 | 반구형 실리콘을 이용한 캐패시터의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR2782844A1 true FR2782844A1 (fr) | 2000-03-03 |
| FR2782844B1 FR2782844B1 (fr) | 2005-04-15 |
Family
ID=19548776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR9909235A Expired - Fee Related FR2782844B1 (fr) | 1998-08-28 | 1999-07-16 | Procede de fabrication d'un condensateur en utilisant du silicium sous forme de grains hemispheriques |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US6333227B1 (fr) |
| JP (1) | JP3750976B2 (fr) |
| KR (1) | KR100282709B1 (fr) |
| CN (1) | CN1148799C (fr) |
| DE (1) | DE19929605B4 (fr) |
| FR (1) | FR2782844B1 (fr) |
| GB (1) | GB2341725B (fr) |
| NL (1) | NL1012544C2 (fr) |
| TW (1) | TW418528B (fr) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360399B1 (ko) * | 2000-03-07 | 2002-11-13 | 삼성전자 주식회사 | 반구형입자(ｈｓｇ)막을 구비한 반도체소자의 제조방법 |
| JP2002124650A (ja) * | 2000-10-17 | 2002-04-26 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| KR20020058295A (ko) * | 2000-12-29 | 2002-07-12 | 박종섭 | 반도체소자의 제조방법 |
| JP4282245B2 (ja) * | 2001-01-31 | 2009-06-17 | 富士通株式会社 | 容量素子及びその製造方法並びに半導体装置 |
| KR100434489B1 (ko) | 2001-03-22 | 2004-06-05 | 삼성전자주식회사 | 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법 |
| US20030020122A1 (en) * | 2001-07-24 | 2003-01-30 | Joo Jae Hyun | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby |
| US7700454B2 (en) * | 2001-07-24 | 2010-04-20 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities |
| KR100464648B1 (ko) * | 2002-03-13 | 2005-01-03 | 주식회사 하이닉스반도체 | 캐패시터 형성 방법 |
| US6881622B2 (en) * | 2002-05-30 | 2005-04-19 | Taiwan Semiconductor Manufacturing Co., Ltd | Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure |
| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| JP2005064119A (ja) | 2003-08-08 | 2005-03-10 | Renesas Technology Corp | 半導体装置の製造方法 |
| JP2006073997A (ja) * | 2004-08-02 | 2006-03-16 | Tokyo Electron Ltd | 成膜方法、成膜装置及び記憶媒体 |
| JP2007053279A (ja) * | 2005-08-19 | 2007-03-01 | Elpida Memory Inc | 半導体装置の製造方法 |
| WO2010014561A2 (fr) * | 2008-07-28 | 2010-02-04 | Plantronics, Inc. | Fonctionnement fondé sur le mode de port de casque d'écoute |
| US20100020982A1 (en) | 2008-07-28 | 2010-01-28 | Plantronics, Inc. | Donned/doffed multimedia file playback control |
| US9111775B2 (en) * | 2011-01-28 | 2015-08-18 | Semiconductor Energy Laboratory Co., Ltd. | Silicon structure and manufacturing methods thereof and of capacitor including silicon structure |
| KR101934426B1 (ko) * | 2012-11-26 | 2019-01-03 | 삼성전자 주식회사 | 반도체 장치 및 그 제조 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0512379A (ja) * | 1991-07-08 | 1993-01-22 | Nec Corp | 配線遅延時間算出方式 |
| EP0630055A2 (fr) * | 1990-03-20 | 1994-12-21 | Nec Corporation | Procédé pour fabriquer du silicium polycristallin ayant une surface microrugueuse |
| US5691228A (en) * | 1996-01-18 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer |
| US5843829A (en) * | 1993-09-14 | 1998-12-01 | Fujitsu Limited | Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof |
| US6146966A (en) * | 1996-05-21 | 2000-11-14 | Nec Corporation | Process for forming a capacitor incorporated in a semiconductor device |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3900345A (en) * | 1973-08-02 | 1975-08-19 | Motorola Inc | Thin low temperature epi regions by conversion of an amorphous layer |
| US4144100A (en) * | 1977-12-02 | 1979-03-13 | General Motors Corporation | Method of low dose phoshorus implantation for oxide passivated diodes in <10> P-type silicon |
| US4452645A (en) * | 1979-11-13 | 1984-06-05 | International Business Machines Corporation | Method of making emitter regions by implantation through a non-monocrystalline layer |
| US4555300A (en) * | 1984-02-21 | 1985-11-26 | North American Philips Corporation | Method for producing single crystal layers on insulators |
| US4799991A (en) * | 1987-11-02 | 1989-01-24 | Motorola, Inc. | Process for preferentially etching polycrystalline silicon |
| JP3186077B2 (ja) * | 1991-03-08 | 2001-07-11 | 日本電気株式会社 | 多結晶シリコン膜の形成方法 |
| US5444013A (en) * | 1994-11-02 | 1995-08-22 | Micron Technology, Inc. | Method of forming a capacitor |
| JP2833545B2 (ja) * | 1995-03-06 | 1998-12-09 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6027970A (en) * | 1996-05-17 | 2000-02-22 | Micron Technology, Inc. | Method of increasing capacitance of memory cells incorporating hemispherical grained silicon |
| US6013555A (en) * | 1996-08-30 | 2000-01-11 | United Microelectronics Corp. | Process for rounding an intersection between an HSG-SI grain and a polysilicon layer |
| US5814549A (en) * | 1996-11-18 | 1998-09-29 | Powerchip Semiconductor Corp. | Method of making porous-si capacitor dram cell |
| FR2758008B1 (fr) * | 1996-12-30 | 1999-02-19 | United Microelectronics Corp | Procede pour augmenter la capacite dans des dispositifs a circuits integres |
| US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| US6020260A (en) * | 1997-06-25 | 2000-02-01 | Advanced Micro Devices, Inc. | Method of fabricating a semiconductor device having nitrogen-bearing gate electrode |
| US5837582A (en) * | 1998-05-22 | 1998-11-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method to increase capacitance of a DRAM cell |
| US5877052A (en) * | 1998-06-11 | 1999-03-02 | Vanguard International Semiconductor Corporation | Resolution of hemispherical grained silicon peeling and row-disturb problems for dynamic random access memory, stacked capacitor structures |
| US6010942A (en) * | 1999-05-26 | 2000-01-04 | Vanguard International Semiconductor Corporation | Post chemical mechanical polishing, clean procedure, used for fabrication of a crown shaped capacitor structure |
-
1998
- 1998-08-28 KR KR1019980035279A patent/KR100282709B1/ko not_active IP Right Cessation
-
1999
- 1999-04-14 TW TW088105919A patent/TW418528B/zh not_active IP Right Cessation
- 1999-04-22 GB GB9909306A patent/GB2341725B/en not_active Expired - Fee Related
- 1999-06-28 DE DE19929605A patent/DE19929605B4/de not_active Expired - Fee Related
- 1999-07-08 CN CNB991095480A patent/CN1148799C/zh not_active Expired - Fee Related
- 1999-07-08 NL NL1012544A patent/NL1012544C2/nl not_active IP Right Cessation
- 1999-07-16 FR FR9909235A patent/FR2782844B1/fr not_active Expired - Fee Related
- 1999-08-20 US US09/378,682 patent/US6333227B1/en not_active Expired - Fee Related
- 1999-08-25 JP JP23845599A patent/JP3750976B2/ja not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0630055A2 (fr) * | 1990-03-20 | 1994-12-21 | Nec Corporation | Procédé pour fabriquer du silicium polycristallin ayant une surface microrugueuse |
| JPH0512379A (ja) * | 1991-07-08 | 1993-01-22 | Nec Corp | 配線遅延時間算出方式 |
| US5843829A (en) * | 1993-09-14 | 1998-12-01 | Fujitsu Limited | Method for fabricating a semiconductor device including a step for forming an amorphous silicon layer followed by a crystallization thereof |
| US5691228A (en) * | 1996-01-18 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer |
| US6146966A (en) * | 1996-05-21 | 2000-11-14 | Nec Corporation | Process for forming a capacitor incorporated in a semiconductor device |
Non-Patent Citations (2)
| Title |
|---|
| HIROHITO WATANABE ET AL: "HEMISPHERICAL GRAINED SI FORMATION ON IN-SITU PHOSPHORUS DOPED AMORPHOUS-SI ELECTRODE FOR 256MB DRAM'S CAPACITOR", IEEE TRANSACTIONS ON ELECTRON DEVICES, IEEE INC. NEW YORK, US, vol. 42, no. 7, 1 July 1995 (1995-07-01), pages 1247 - 1253, XP000515060, ISSN: 0018-9383 * |
| PATENT ABSTRACTS OF JAPAN vol. 1998, no. 04 31 March 1998 (1998-03-31) * |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20000015401A (ko) | 2000-03-15 |
| GB2341725A (en) | 2000-03-22 |
| GB9909306D0 (en) | 1999-06-16 |
| CN1246726A (zh) | 2000-03-08 |
| US6333227B1 (en) | 2001-12-25 |
| KR100282709B1 (ko) | 2001-03-02 |
| TW418528B (en) | 2001-01-11 |
| DE19929605A1 (de) | 2000-03-09 |
| NL1012544C2 (nl) | 2004-05-26 |
| FR2782844B1 (fr) | 2005-04-15 |
| GB2341725B (en) | 2003-07-23 |
| JP3750976B2 (ja) | 2006-03-01 |
| CN1148799C (zh) | 2004-05-05 |
| DE19929605B4 (de) | 2006-08-10 |
| NL1012544A1 (nl) | 2000-02-29 |
| JP2000091542A (ja) | 2000-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR2782844A1 (fr) | Procede de fabrication d'un condensateur en utilisant du silicium sous forme de grains hemispheriques | |
| RU2199168C2 (ru) | Способ изготовления конденсатора интегральной схемы, имеющего улучшенные характеристики электродного и диэлектрического слоя (варианты), и конденсатор, изготавливаемый этим способом | |
| US5352623A (en) | Method for manufacturing a semiconductor device | |
| FR2781310A1 (fr) | Condensateur cylindrique et procede pour sa fabrication | |
| US20090321943A1 (en) | Seed layer for reduced resistance tungsten film | |
| JP2679433B2 (ja) | 多結晶シリコン膜の形成方法 | |
| FR2778269A1 (fr) | Procede de fabrication d'un condensateur de cellule de memoire dynamique | |
| EP2795668A1 (fr) | Procede de fabrication d'un empilement mos sur un substrat en diamant | |
| US7049230B2 (en) | Method of forming a contact plug in a semiconductor device | |
| US6316353B1 (en) | Method of forming conductive connections | |
| JP3186077B2 (ja) | 多結晶シリコン膜の形成方法 | |
| KR20020037337A (ko) | 결정질 질화 실리콘 형성 방법 | |
| FR3104322A1 (fr) | Procédé de formation d'un substrat de manipulation pour une structure composite ciblant des applications rf | |
| FR3042646B1 (fr) | Procede de fabrication d'une heterojontion pour cellule photovoltaique | |
| US6146966A (en) | Process for forming a capacitor incorporated in a semiconductor device | |
| TW486526B (en) | Method for forming a CVD silicon film | |
| KR100388456B1 (ko) | 반도체 소자의 커패시터 제조 방법 | |
| FR2481005A1 (fr) | Procede de fabrication de transistors a effet de champ a canal court | |
| EP1517377A1 (fr) | Transistor bipolaire | |
| FR3118828A1 (fr) | Procédé de collage direct de substrats | |
| JPH04252018A (ja) | 多結晶シリコン膜の形成方法 | |
| FR2767965A1 (fr) | Procede de fabrication d'un dispositif a circuit integre ayant differentes epaisseurs d'oxyde de grille | |
| KR20020010830A (ko) | 반도체 메모리 소자의 커패시터 제조 방법 | |
| FR2595507A1 (fr) | Procede de fabrication d'un element de memoire a semi-conducteurs | |
| FR2770930A1 (fr) | Procede pour produire une structure de stockage de charge ayant une capacite accrue |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| ST | Notification of lapse |
Effective date: 20100331 |