CN1148799C - 形成dram单元电容器的方法 - Google Patents

形成dram单元电容器的方法 Download PDF

Info

Publication number
CN1148799C
CN1148799C CNB991095480A CN99109548A CN1148799C CN 1148799 C CN1148799 C CN 1148799C CN B991095480 A CNB991095480 A CN B991095480A CN 99109548 A CN99109548 A CN 99109548A CN 1148799 C CN1148799 C CN 1148799C
Authority
CN
China
Prior art keywords
hsg
layer
amorphous silicon
silicon
memory node
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CNB991095480A
Other languages
English (en)
Other versions
CN1246726A (zh
Inventor
̩
金晟泰
金景勋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1246726A publication Critical patent/CN1246726A/zh
Application granted granted Critical
Publication of CN1148799C publication Critical patent/CN1148799C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/964—Roughened surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明所公开的是使用HSG膜制造电容器的改进的方法，该方法能够使电容量增加，稳定单元特性和得到没有存储节点间的跨接的电容器。该方法使得在其表面具有HSG膜的存储节点的表面的晶相稳定。稳定的晶相能够有力地支持HSG，并由此防止在清洗步骤中HSG膜与存储节点的表面分离。

Description

形成DRAM单元电容器的方法
技术领域
本发明涉及制造半导体器件的方法，特别地涉制造在其表面上具有半球形晶粒硅的电容器的方法。
背景技术
为了得到高密度DRAM(动态随机存取存储器)元件，需要减小存储单元的大小。但是，减小的单元的尺寸引起电容器的电容量的减小。在DRAM单元中，存储在电容器中的电荷连续地漏电。因此，需要进行周期性的更新操作以将电容器内的电荷保持在能够被读出的电平。众所周知，更新操作的频率与电容器的电容量成反比。在更新操作过程中，读和写操作是不可能的。因此，具有高电容量的DRAM元件需要与最近的高密度和高操作速度的趋势保持一致。
随着最近DRAM集成度的增加，被DRAM单元的电容器所占用的单元的大小和面积分别越来越小。但是减小的单元大小引起电容器的电容量的减小。为了将电容量保持在一能够接受的值，叠层电容器或沟槽叠层电容器因其能够在其内部提供大的电容器面积并能减小DRAM单元间的干扰而被使用。
由于内外表面都能够被用作有效的电容器面积，柱形结构非常适用于三维叠层电容器，特别适用于如DRAM单元一类的集成存储单元。最近，发展了一种通过雕刻或控制多晶硅的成核和生长条件来改变多晶硅存储电极本身的表面形态而增大有效表面面积的新技术。半球形晶粒(HSG)层能够淀积在存储节点上来增加表面面积和电容量。
各种技术被应用到生产HSG硅，该HSG硅用于半导体器件中的电容器的存储节点。一种方法是通过低压化学汽相淀积(LPCVD)的方法从硅烷气体(SiH4)形成HSG。通过简单的LPCVD方法在其表面形成HSG膜的电容器，其单位衬底面积的电容量大约是二维电容器1.8倍。但是，很难得到可靠的统一尺寸和浓度的HSG，因此，在大批量生产中得到所需的完全重复再现的电容器需要精确控制淀积。特别是，必须保持衬底温度在目标淀积温度的正负3℃的范围内。例如，略高于HSG的LPCVD淀积的目标衬底温度的温度足以使在生长表面上的硅原子有显著的迁移，于是使得在HSG的LPCVD淀积过程中表面结构重组。由于在淀积中增加的分子的迁移，稍微增加衬底淀积温度使其略高于LPCVD生长的最低温度一点会导致表面的平面化，而不是独立的微晶的生长。
另一技术是使用等离子体淀积方法。众所周知的通常使用的上述等离子技术的例子包括射频溅射法(RF溅射)、直流(DC)溅射法、电子回旋加速器共振化学汽相淀积(ECR-CVD)、等离子增强化学机械淀积(PECVD)和射频化学汽相淀积(RF-CVD)。上述等离子淀积技术具有较宽范围的HSG膜淀积温度。名称为“用于生长半球形晶粒硅的方法(METHOD FOR GROWING HEMISPHERICAL GRAINSILICON”的美国专利No.5,753,559在较宽的约从200℃至500℃的范围内，形成HSG膜。
另一技术是分子束淀积技术(MBD)，该技术通过将HSG晶核用MBD技术注入到非晶硅层，然后在超高真空中退火而形成HSG膜，使得非晶硅层转化成在其表面具有HSG多晶硅的硅层。
图1A到1C是显示形成HSG的现有的方法的流程图。参见图1A，在半导体衬底(或层间绝缘层)上形成非晶硅层4。为了简单明了的解释，在图1A中未示出半导体衬底(或层间绝缘层)。通过在预定的温度下淀积掺杂n型硅的硅层而形成非晶硅层4。在形成非晶硅层4后，使用传统的光刻技术以形成非晶硅的存储节点图形。晶片被插入到反应腔中并且将硅源气，如硅烷(SiH4)或乙硅烷(Si2H6)提供到反应腔，然后在非晶硅4的存储节点的表面形成籽晶5a。
参见图1B，在停止硅源气的供应后，进行高温退火。由于退火，非晶硅层4的硅原子迁移到籽晶5a中，于是籽晶5a生长。继续进行一预定时间的退火使得籽晶5a生长，由此形成如图1C所示的所需尺寸的半球形晶粒硅5。于是所形成的HSG硅5具有一定的晶向并且使非晶硅4的存储节点部分结晶。
但是，随着在籽晶5a周围的非晶硅的硅原子迁移到籽晶5a中，HSG硅5的颈部变得越来越细，通过比较图1B和图1C能够看出。尽管图1C中没有示出，在HSG硅5中，一些所形成的HSG硅具有与所需要的尺寸相比较小的尺寸，例如没有颈部。
图2用横截面图示出了根据现有技术的方法已经经过了一些工艺步骤的部分半导体衬底。在图2中，存储节点4已经在半导体衬底1上和层间绝缘层2上形成。HSG硅5已经通过上述图1A至1C示出的方法在存储节点4的表面上形成。如本技术领域所公知，在形成HSG硅5后，对晶片进行清洗工艺。也就是说，在形成电容器的电介质膜之前，通过使用SC1、HF或稀释的LAL溶液将晶片上的自然氧化物层清除。SC1(专用清洗-1)是含有NH4OH、H2O2与DI(去离子的)水的混合溶液，LAL是含有NH4OH与HF的混合溶液。
正如前面所描述的，HSG硅5的颈部在形成过程中变得越来越细，在图2的点化线的区域内示出。更少的情况是在整个晶化过程中根本就没有颈部。如本技术领域所公知，非晶硅与晶体硅相比更容易被清洗液(特别是SC1)所蚀刻。结果，HSG硅5的颈部会在上述清洗工艺中受到腐蚀，于是从下面的存储节点脱离，而引起相邻节点间的跨接。
因此，需要一种能够使HSG硅完全晶化的方法，特别是与下面的存储节点相连的部分。
发明内容
本发明是针对上述问题提出的，本发明的目的在于提供制造一种在其表面具有HSG硅的DRAM单元电容器的方法，该方法能够防止HSG硅从存储节点脱离并以此防止在清洗工艺中节点间的跨接。本发明的一个主要特征在于通过在形成HSG硅后使用高温退火使HSG硅的易损坏部分(如HSG硅的颈部)和存储节点的表面部分稳定(特别是晶化)。
本发明的上述目的可和其它目的通过在半导体衬底上形成层间绝缘层来实现。在层间绝缘层内开出通到半导体衬底的有源区的接触孔。导电层最好是非晶硅层，在接触孔内和层间绝缘层上在任选温度形成。非晶硅层可以是掺杂的或未掺杂的。掺杂可以使用n型杂质，如含磷。如果淀积未掺杂的非晶硅，在其表面形成HSG硅后再将离子杂质注入其中，上述过程需要精确控制使得不破坏HSG硅。非晶硅层然后被做成所需要的图形，如存储节点。然后，自然氧化物层被从做出图形的非晶硅的表面清除，上述过程可以使用包括HF浸渍、HF旋转蚀刻、汽相HF清洗或H2等离子清洗在内的各种技术。
籽晶点(如晶核形成点)在清洗过的非晶硅层上形成。后续的退火使得微晶从籽晶位置生长，以便非晶硅转化成在其表面具有HSG(半球形晶粒)的硅层。于是所形成的具有HSG硅的存储节点被分成HSG本体的晶体区和HSG颈部的非晶体过渡区，上述非晶体过渡区与非晶硅层的非晶体/晶体的体区相连。如本技术领域所公知，过渡部分和体区具有不完全的晶格结构，如在后续的清洗工艺中它是易损的。
由于上述原因，需要执行一工艺步骤以使存储节点的过渡层和表层稳定。这一关键步骤可以在通过真空中断(vacuum break)形成自然氧化物层后进行在氮气或氩气的环境中高温退火或在氧气环境中高温退火来完成。也可以，在硅表面上淀积绝缘层，然后进行高温退火。于是所形成的氧化物层或绝缘层阻挡了硅层内的硅原子并由此而防止HSG硅的颈部变细。
根据本发明，能够通过利用在存储节点表面的HSG硅来使电容量增加，通过在存储节点表面形成HSG硅后的后退火工艺在相邻的存储节点间没有跨接。结果，能够得到稳定的单元特性和DRAM单元电容器的成品率。
综上所述，本发明提供了一种形成DRAM单元电容器的方法，包括以下各步骤：在半导体衬底上形成层间绝缘层；在所述层间绝缘层内形成通到所述半导体衬底的接触孔；在所述接触孔内和所述层间绝缘层上形成非晶硅层；将所述非晶硅层构成图形并形成存储节点；在所述存储节点的表面形成HSG膜，所述HSG膜具有与所述存储节点相连的颈部；在形成HSG硅后进行附加的退火步骤以使所述HSG膜的所述颈部和所述存储节点的表面部分结晶。
本发明还提供了一种形成DRAM单元电容器的方法，包括以下各步骤：在半导体衬底上形成层间绝缘层；在所述层间绝缘层内形成通到所述半导体衬底的接触孔；在所述接触孔内和所述层间绝缘层上形成非晶硅层；将所述非晶硅层构成图形并形成非晶硅存储节点；在所述非晶硅存储节点的表面形成HSG膜，其中，所述具有HSG膜的非晶硅存储节点包括非晶硅体区、非晶硅表层、与所述非晶硅表层相对的所述HSG膜的过渡区和所述HSG膜的晶体区；以及在形成HSG硅后进行附加的退火步骤使所述非晶硅存储节点的所述非晶硅表层和所述HSG膜的所述过渡区结晶。
附图说明
对于本领域的技术人员来说，通过参照附图能够理解本发明，本发明的目的也变得显而易见。
图1A至图1C是显示形成HSG硅的现有技术中的方法的工艺步骤的流程图；
图2是根据现有技术中的方法为了解决其中的问题的在其表面具有HSG硅的DRAM单元电容器的横截面图；
图3A至3D是显示根据本发明的用于形成HSG硅的方法的工艺步骤的横截面图；
图4A至4E是显示根据本发明的一个实施例的用于形成在其表面具有HSG硅的DRAM单元电容器的方法的工艺步骤的流程图；
图5是图4D中标号90的部分的放大视图；
图6A至6F是显示根据本发明的另一实施例的用于形成在其表面具有HSG硅的DRAM单元电容器的方法的工艺步骤的流程图。
具体实施方式
为了达到本发明的目的，现对制造DRAM单元电容器的方法进行详细的描述。为了更好地理解本发明，略去目前在制造DRAM单元中用到的用于形成场氧化物层和场效应晶体管结构的工艺。
以下，本发明的发明构思将结合附图3A至3D进行描述。图3A至3D是显示根据本发明的形成HSG硅的方法的工艺步骤的横截面图。参照图3A，在半导体衬底10上已经形成了层间绝缘层20和如非晶硅一类的导电层。上述非晶硅层30可以掺杂n型杂质，如磷，或是未掺杂的。如果淀积未掺杂的非晶硅，在其表面形成HSG硅后再将离子杂质注入其中，上述过程需要精确控制使得不损伤HSG硅。
另一方面，在n型掺杂硅的情况下，调节硅的淀积温度以能够形成非晶硅，例如，在510℃到530℃的范围内，杂质浓度在约1×1020到2×1020原子/立方厘米的范围内。如本技术领域所公知，与非晶硅层相比，在多晶硅层上很难形成均匀的HSG硅。这是因为硅集中在多晶硅内而不是集中在晶核生长过程中形成的微晶核内。
自然氧化物薄层的存在可以阻止独立的微晶生长的晶核形成。即，自然氧化物层在晶核形成和生长的阶段阻止硅原子的迁移。尽管HSG硅不生长，但是HSG硅和下面的非晶硅层30间的电阻增大。因此，最好在HSG硅生长开始之前清洗下面的非晶硅层30的表面以保证较小的电阻。
通过各种技术从非晶硅层30的表面清除自然氧化物层，上述技术包括HF浸渍、HF旋转腐蚀、汽相HF清洗或H2等离子清洗。最好，下面的非晶硅层30的表面通过清洗操作被氢化，因为氢化的表面可以保护非晶硅层30不被再氧化。
下面讲HSG硅的形成。在制备好下面的非晶硅层30的表面后，用已知的方法如图3中所示在非晶硅层30上产出晶核40。例如，可以在约1.333×10-1到1.333×10-2帕斯卡的压强和约600℃的温度下使用SiH4(硅烷)、SiH2Cl2(二氯硅烷)或Si2H6气体通过LPCVD技术产出晶核。也可以使用分子束淀积技术在辐照温度约为600℃时将SiH4或Si2H6分子辐射到非晶硅层30内。
在形成晶核40后，在约1.333×10-3至1.333×10-7帕斯卡的高真空环境下，最好是1.333×10-4帕斯卡，进行退火工艺，在与晶核形成的温度基本相同的温度下，如约600℃，以便提高产量。上述退火使得微晶从晶核40中生长，使得非晶硅层30转化成在其表面具有HSG硅的硅层。换句话说，退火使得非晶硅层30附近的硅原子迁移到晶核40内并由此形成第一生长HSG硅60。在此，退火温度调节到不引起热晶核形成的温度。
如本技术领域所公知，平均晶粒大小和晶粒浓度由晶核形成和后续的退火步骤的持续时间决定。晶核形成的时间越长，硅原子迁移越多，于是第一生长HSG硅60继续生长(第二生长)以形成如图3C所示的所需要的HSG硅60a。晶粒浓度随着硅衬底10的淀积温度的增加而增加。在分子束淀积的情况下，浓度随着硅分子束的通量密度的增加而增加。
如上所述，硅原子通过表面扩散集中在晶核内，结果在退火过程中形成半球形晶粒(HSG硅)。这时，硅原子迁移的主要来源不是体内的硅原子(在非晶硅层30的深处的硅原子)而是非晶硅层30的表面的硅原子，后者与体内的硅原子相比具有较高的能量且更不稳定。这是因为非晶硅层30表面的原子间的键合力比体内的原子间的键合力要小。上述硅原子的迁移最初使得HSG硅60附近出现如图3B所示的凹陷50，然后持续的迁移使得HSG硅60a的颈部70出现，上述颈部70如图3C所示非常细而易于损坏。正如本发明的背景部分所提到的，细小的颈部在后续的清洗工艺中必然会受到破坏和蚀刻。另外，在图3C中的点划线内所示的具有HSG硅60a的非晶硅层30可以根据晶体特性被分成三部分，如，HSG硅60a的晶体区(Cr)、包括过渡区(Tr)的表层和非晶硅层30的体区(Br)，包括过渡区的表层(如HSG硅的颈部70)具有许多由上述的硅原子迁移过程所引起的晶格缺陷。如本技术领域所公知，非晶硅与多晶硅相比更容易被腐蚀。
因此，为去掉包括颈部70的表面区域的晶格缺陷，如使包括过渡区的表层部分结晶，在清洗工艺前进行高温退火，这是本发明的主要特征。由于上述在用于除去自然氧化物层的清洗工艺前的退火，不会使HSG硅脱离，由此避免如图2所示的现有技术的方法中所遇到的相邻存储节点间的跨接。过渡区和表层的结晶(如，除去过渡区和表层的缺陷，并使非晶硅层的表层结晶)可以在通过真空中断所形成的自然氧化物层后在高温的氮气或氩气环境中进行或在高温的氧气环境中进行。通过真空中断所形成的自然氧化物层用于防止硅原子的迁移。特别是，氧气环境中的退火在HSG硅表面和非晶硅层的表面产生薄的氧化层，由此防止硅原子的迁移，而防止HSG硅的颈部70变细。也可以在清洗工艺前使用任何合适的方法淀积绝缘层来达到与前述氧化层的相同的目的。
上述的HSG形成方法(其特征在于退火在形成HSG硅之后，清洗步骤之前进行)可以应用于任何使用HSG硅的相关领域以提高电容量。
(实施例1)
以上所描述的使用HSG硅形成DRAM单元电容器的本发明的第一实施例将参照附图4A至4E进行详细描述。与图3A至3D中相同的功能部分以相同的标号表示。图4A用横截面图示出根据本发明的第一实施例已经经过几道工艺步骤的半导体衬底10的部分。参见图4A，最好由氧化物层制成的层间绝缘层20通过传统方法在半导体衬底10上形成。如本技术领域所公知，场氧化物层、传输门晶体管和它的元件以及位线都形成在半导体衬底10上，但是为了便于更好地理解本发明，在下面的附图中均未表示出来。然后层间绝缘层20被蚀刻以在其内部形成通到半导体衬底10的有源器件区(未示出)的接触孔25。在能形成非晶硅层27的任选温度下淀积用于存储节点的导电层27，如掺以n型杂质如掺磷的硅层。也可以淀积未掺杂的硅层，在预定的工艺步骤中如在形成HSG硅后执行掺杂工艺。掺杂工艺可以包括离子注入且精确控制掺杂条件以不损伤已经形成的HSG硅。在任何情况下，最后的杂志浓度约在1×1020至2×1020原子/立方厘米。在杂质环境中的热处理可以被用于掺杂工艺而替代离子注入。
参见图4B，将非晶硅层27构成图形以形成存储节点27a。在形成存储节点27a后，通过各种技术从非晶体表面清除自然氧化物层，上述技术包括HF浸渍、HF旋转腐蚀、汽相HF清洗或H2等离子清洗。最好，下面的非晶硅层30的表面由于清洗操作而被氢化，因为氢化的表面用于保护非晶硅层30的表面不被再氧化。
下面讲HSG硅的形成。将晶核40在约为1.333×10-1至1.333×10-2帕斯卡的压强和约600℃温度下，在SiH4或Si2H6的环境中通过LPCVD技术注入到存储节点27a上，如图4C所示。如本技术领域所公知，晶核的浓度随着衬底淀积温度和含硅气体压强的增加而增加。
参见图4D，在形成晶核40后，在预定的温度最好与注入晶核时的温度相同的温度下执行退火，上述退火使得晶核40生长以形成相同的浓度和晶粒尺寸的HSG硅80。HSG硅80的浓度和晶粒尺寸由多个参数决定，特别是注入晶核和退火工艺的处理时间。HSG硅80的晶粒浓度随注入时间增长而增长，HSG硅的晶粒的大小随退火时间增长而增长。由于非晶硅周边的硅原子迁移到晶核40中导致HSG的生长。为了达到预定的晶粒的尺寸的原子的继续迁移使得HSG硅80的周围出现凹陷，且上述凹陷使得存储节点27a和HSG硅80间的连接部分(如HSG硅的颈部70)细小且易于损坏。另外，在颈部内形成具有晶体结构和非晶体结构的过渡区，因则颈部内含有许多晶格缺陷。
图5示出了具有HSG硅80的存储节点27a，上述HSG硅80可以根据硅的晶体特性分成许多部分。非晶体区101、非晶表层102、非晶/晶体过渡区103(颈部)和晶体区104。如本技术领域所公知，非晶硅与晶体硅相比容易被清洗溶液腐蚀。表层102和过渡区103(细小的颈部)由于其不完整的晶相必然会受到后续的清洗工艺的破坏。结果，HSG硅80能从存储节点27a脱离，由此引起存储节点间的跨接。因此，需要除去颈部内的晶格缺陷而使其稳定化。
下一工序对于本发明来说是关键的。参照图4E，执行结晶化退火以便使表层或存储节点27a结晶，上述存储节点27a包括HSG硅80的易损坏的细小的颈部70。上述结晶化退火在高于600℃的温度下进行，如约600℃到650℃。为了防止在退火工艺中可能发生的不希望的硅原子的迁移，可以在硅表面上形成氧化物层。为此，执行真空中断来形成自然氧化物，然后在氩气或氮气的环境中完成热处理。另一中方法是在氧气的环境中进行热处理同时在硅表面形成薄的氧化物层。如上所述，上述氧化物层在退火工艺中用于防止硅原子的迁移，以此防止HSG硅80的颈部70变细。
在高温退火后，在SC1(专用清洗-1)、稀释的HF或LAL溶液中完成清洗工艺。由于上述的高温退火，在清洗工艺中HSG硅80不会从存储节点27a脱离，于是避免了存储节点间的跨接。
(实施例2)
本发明的第二实施例将参照附图6A至6F进行描述，与图4A至4E中所示的相同的功能元件用相同的标号表示。与第一实施例明显不同的是绝缘层95(如图6E所示)在用于使过渡区103和表层102结晶的退火工艺前在存储节点27a和HSG硅80上通过淀积技术形成。因此，为了更好地理解本实施例，略去与第一实施例相同的工序(如图6A至6D所示)的描述。
现参见图6E，在存储节点27a的表面形成HSG硅80后，在存储节点27a和HSG硅80上形成绝缘层95。上述绝缘层95防止在后续高温退火中可能发生的不希望的硅原子的迁移。上述绝缘层95形成过程在与高温退火同一个处理腔中完成而使得工艺简单。
绝缘层95可以包括氧化物层、氮化硅层、通过淀积技术而形成的Ta2O5或TiO2。如果绝缘层由氮化硅层形成，形成电容器的电介质膜的步骤可略去。在形成绝缘层95后，执行象第一实施例那样的高温退火。
尽管对本发明参照它的优选实施例进行了特别的描述，但是本领域的技术人员可以理解在不背离本发明的精神和范围的情况下可以做出各种形式上的和细节上的改变。

Claims (14)

1.一种形成DRAM单元电容器的方法，包括以下各步骤：
在半导体衬底上形成层间绝缘层；
在所述层间绝缘层内形成通到所述半导体衬底的接触孔；
在所述接触孔内和所述层间绝缘层上形成非晶硅层；
将所述非晶硅层构成图形并形成存储节点；
在所述存储节点的表面形成HSG膜，所述HSG膜具有与所述存储节点相连的颈部；
在形成HSG硅后进行附加的退火步骤以使所述HSG膜的所述颈部和所述存储节点的表面部分结晶。
2.根据权利要求1所述的方法，其特征在于，所述在形成HSG硅后进行的附加的退火步骤是在氧气环境中通过热退火工艺完成的。
3.根据权利要求2所述的方法，其特征在于，所述热退火工艺是在高于600℃的温度下进行的。
4.根据权利要求1所述的方法，其特征在于，还包括：在所述结晶的步骤之前，在所述HSG膜和所述存储节点的所述表面部分上形成绝缘层。
5.根据权利要求4所述的方法，其特征在于，所述绝缘层是通过真空中断所形成的自然氧化物层。
6.根据权利要求4所述的方法，其特征在于，所述绝缘层是从氧化物层、氮化物层、Ta2O5层和TiO2层中选择的。
7.根据权利要求4所述的方法，其特征在于，所述绝缘层是自然氧化物层，所述结晶的步骤是在氩气或氮气的环境中进行的。
8.一种形成DRAM单元电容器的方法，包括以下各步骤：
在半导体衬底上形成层间绝缘层；
在所述层间绝缘层内形成通到所述半导体衬底的接触孔；
在所述接触孔内和所述层间绝缘层上形成非晶硅层；
将所述非晶硅层构成图形并形成非晶硅存储节点；
在所述非晶硅存储节点的表面形成HSG膜，其中，所述具有HSG膜的非晶硅存储节点包括非晶硅体区、非晶硅表层、与所述非晶硅表层相对的所述HSG膜的过渡区和所述HSG膜的晶体区；以及
在形成HSG硅后进行附加的退火步骤使所述非晶硅存储节点的所述非晶硅表层和所述HSG膜的所述过渡区结晶。
9.根据权利要求8所述的方法，其特征在于，所述在形成HSG硅后进行的附加的退火步骤是在氧气环境中通过热退火工艺来完成的。
10.根据权利要求9所述的方法，其特征在于，所述热退火工艺是在高于600℃的温度下进行的。
11.根据权利要求8所述的方法，其特征在于，还包括：在所述结晶的步骤之前，在所述HSG膜和所述存储节点的所述表面上形成绝缘层。
12.根据权利要求11所述的方法，其特征在于，所述绝缘层是通过真空中断所形成的自然氧化物层。
13.根据权利要求11所述的方法，其特征在于，所述绝缘层是从氧化物层、氮化物层、Ta2O5层和TiO2层中选择的。
14.根据权利要求11所述的方法，其特征在于，所述绝缘层是自然氧化物层，所述结晶的步骤是在氩气或氮气的环境中进行的。
CNB991095480A 1998-08-28 1999-07-08 形成dram单元电容器的方法 Expired - Fee Related CN1148799C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1019980035279A KR100282709B1 (ko) 1998-08-28 1998-08-28 반구형 실리콘을 이용한 캐패시터의 제조 방법
KR35279/98 1998-08-28
KR35279/1998 1998-08-28

Publications (2)

Publication Number Publication Date
CN1246726A CN1246726A (zh) 2000-03-08
CN1148799C true CN1148799C (zh) 2004-05-05

Family

ID=19548776

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB991095480A Expired - Fee Related CN1148799C (zh) 1998-08-28 1999-07-08 形成dram单元电容器的方法

Country Status (9)

Country Link
US (1) US6333227B1 (zh)
JP (1) JP3750976B2 (zh)
KR (1) KR100282709B1 (zh)
CN (1) CN1148799C (zh)
DE (1) DE19929605B4 (zh)
FR (1) FR2782844B1 (zh)
GB (1) GB2341725B (zh)
NL (1) NL1012544C2 (zh)
TW (1) TW418528B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100360399B1 (ko) * 2000-03-07 2002-11-13 삼성전자 주식회사 반구형입자(ｈｓｇ)막을 구비한 반도체소자의 제조방법
JP2002124650A (ja) * 2000-10-17 2002-04-26 Hitachi Ltd 半導体集積回路装置の製造方法
KR20020058295A (ko) * 2000-12-29 2002-07-12 박종섭 반도체소자의 제조방법
JP4282245B2 (ja) * 2001-01-31 2009-06-17 富士通株式会社 容量素子及びその製造方法並びに半導体装置
KR100434489B1 (ko) 2001-03-22 2004-06-05 삼성전자주식회사 루테늄 산화막 씨딩층을 포함하는 루테늄막 증착 방법
US20030020122A1 (en) * 2001-07-24 2003-01-30 Joo Jae Hyun Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a noble metal oxide, and integrated circuit electrodes and capacitors fabricated thereby
US7700454B2 (en) * 2001-07-24 2010-04-20 Samsung Electronics Co., Ltd. Methods of forming integrated circuit electrodes and capacitors by wrinkling a layer that includes a high percentage of impurities
KR100464648B1 (ko) * 2002-03-13 2005-01-03 주식회사 하이닉스반도체 캐패시터 형성 방법
US6881622B2 (en) * 2002-05-30 2005-04-19 Taiwan Semiconductor Manufacturing Co., Ltd Aqueous ammonium hydroxide amorphous silicon etch method for forming microelectronic capacitor structure
KR100505656B1 (ko) * 2002-12-10 2005-08-04 삼성전자주식회사 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법
JP2005064119A (ja) 2003-08-08 2005-03-10 Renesas Technology Corp 半導体装置の製造方法
JP2006073997A (ja) * 2004-08-02 2006-03-16 Tokyo Electron Ltd 成膜方法、成膜装置及び記憶媒体
JP2007053279A (ja) * 2005-08-19 2007-03-01 Elpida Memory Inc 半導体装置の製造方法
US20100020982A1 (en) 2008-07-28 2010-01-28 Plantronics, Inc. Donned/doffed multimedia file playback control
WO2010014561A2 (en) * 2008-07-28 2010-02-04 Plantronics, Inc. Headset wearing mode based operation
US9111775B2 (en) * 2011-01-28 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Silicon structure and manufacturing methods thereof and of capacitor including silicon structure
KR101934426B1 (ko) * 2012-11-26 2019-01-03 삼성전자 주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3900345A (en) * 1973-08-02 1975-08-19 Motorola Inc Thin low temperature epi regions by conversion of an amorphous layer
US4144100A (en) * 1977-12-02 1979-03-13 General Motors Corporation Method of low dose phoshorus implantation for oxide passivated diodes in <10> P-type silicon
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
US4555300A (en) * 1984-02-21 1985-11-26 North American Philips Corporation Method for producing single crystal layers on insulators
US4799991A (en) * 1987-11-02 1989-01-24 Motorola, Inc. Process for preferentially etching polycrystalline silicon
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
JP3186077B2 (ja) * 1991-03-08 2001-07-11 日本電気株式会社 多結晶シリコン膜の形成方法
JP3102067B2 (ja) * 1991-07-08 2000-10-23 日本電気株式会社 配線遅延時間算出方式
JP3313840B2 (ja) * 1993-09-14 2002-08-12 富士通株式会社 半導体装置の製造方法
US5444013A (en) * 1994-11-02 1995-08-22 Micron Technology, Inc. Method of forming a capacitor
JP2833545B2 (ja) * 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
US5691228A (en) * 1996-01-18 1997-11-25 Micron Technology, Inc. Semiconductor processing method of making a hemispherical grain (HSG) polysilicon layer
US6027970A (en) * 1996-05-17 2000-02-22 Micron Technology, Inc. Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
JP2795316B2 (ja) * 1996-05-21 1998-09-10 日本電気株式会社 半導体装置の製造方法
US6013555A (en) * 1996-08-30 2000-01-11 United Microelectronics Corp. Process for rounding an intersection between an HSG-SI grain and a polysilicon layer
US5814549A (en) * 1996-11-18 1998-09-29 Powerchip Semiconductor Corp. Method of making porous-si capacitor dram cell
FR2758008B1 (fr) * 1996-12-30 1999-02-19 United Microelectronics Corp Procede pour augmenter la capacite dans des dispositifs a circuits integres
US6218260B1 (en) * 1997-04-22 2001-04-17 Samsung Electronics Co., Ltd. Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby
US6020260A (en) * 1997-06-25 2000-02-01 Advanced Micro Devices, Inc. Method of fabricating a semiconductor device having nitrogen-bearing gate electrode
US5837582A (en) * 1998-05-22 1998-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method to increase capacitance of a DRAM cell
US5877052A (en) * 1998-06-11 1999-03-02 Vanguard International Semiconductor Corporation Resolution of hemispherical grained silicon peeling and row-disturb problems for dynamic random access memory, stacked capacitor structures
US6010942A (en) * 1999-05-26 2000-01-04 Vanguard International Semiconductor Corporation Post chemical mechanical polishing, clean procedure, used for fabrication of a crown shaped capacitor structure

Also Published As

Publication number Publication date
KR100282709B1 (ko) 2001-03-02
NL1012544A1 (nl) 2000-02-29
KR20000015401A (ko) 2000-03-15
NL1012544C2 (nl) 2004-05-26
US6333227B1 (en) 2001-12-25
DE19929605A1 (de) 2000-03-09
GB2341725A (en) 2000-03-22
GB9909306D0 (en) 1999-06-16
JP2000091542A (ja) 2000-03-31
FR2782844A1 (fr) 2000-03-03
CN1246726A (zh) 2000-03-08
GB2341725B (en) 2003-07-23
FR2782844B1 (fr) 2005-04-15
DE19929605B4 (de) 2006-08-10
TW418528B (en) 2001-01-11
JP3750976B2 (ja) 2006-03-01

Similar Documents

Publication Publication Date Title
CN1148799C (zh) 形成dram单元电容器的方法
RU2199168C2 (ru) Способ изготовления конденсатора интегральной схемы, имеющего улучшенные характеристики электродного и диэлектрического слоя (варианты), и конденсатор, изготавливаемый этим способом
KR100246277B1 (ko) 반도체 장치에 합체되는 캐퍼시터 및 그 제조방법
KR100266760B1 (ko) 적층형 반도체 용량 소자 제조 공정
US4992846A (en) Polycrystalline silicon active layer for good carrier mobility
KR100299784B1 (ko) 요철상폴리실리콘층의형성방법및이방법의실시에사용되는기판처리장치와반도체메모리디바이스
KR20040008724A (ko) 반도체소자의 제조방법
US5858853A (en) Method for forming capacitor electrode having jagged surface
KR19990006510A (ko) 집적회로 제조 방법
US7049230B2 (en) Method of forming a contact plug in a semiconductor device
US6146966A (en) Process for forming a capacitor incorporated in a semiconductor device
US6709947B1 (en) Method of area enhancement in capacitor plates
US5998246A (en) Self-aligned manufacturing method of a thin film transistor for forming a single-crystal bottom-gate and an offset drain
JP2000200883A (ja) メモリセル用キャパシタの製作方法及び基板処理装置
KR100494321B1 (ko) 반도체소자의다결정실리콘막형성방법
KR100338818B1 (ko) 반도체장치의 전하저장전극 형성방법
US6740568B2 (en) Method to enhance epitaxial regrowth in amorphous silicon contacts
KR100272506B1 (ko) 반도체소자의캐패시터제조방법
KR0150049B1 (ko) 캐패시터의 전하저장전극 형성방법
KR100335328B1 (ko) 반도체장치 제조방법
KR100861356B1 (ko) 반도체 장치의 캐패시터 제조 방법
TW508804B (en) Integrated circuit capacitors having improved electrode and dielectric layer characteristics
KR970011670B1 (ko) 디램셀의 저장전극 형성방법
US6171904B1 (en) Method for forming rugged polysilicon capacitor
KR20040070617A (ko) 반도체 메모리 소자 및 그 제조방법

Legal Events

Date Code Title Description
C10 Entry into substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20040505