KR900007905B1 - 반도체장치 - Google Patents

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Abstract

내용 없음.

Description

반도체장치
제1도 내지 제4도는 본 발명의 실시예에 해당하는 반도체장치의 제조방법에 관한 단면도.
제5도는 본 발명에 따르는 반도체기판 및 게이트 전극사이의 절연내력을 예시하는 히스토그램도.
제6도는 본 발명에 따르는 드레시호울드 전압을 예시하는 그래프도.
제7도는 본 발명에 따르는 어닐링온도 및 시이트저항사이의 관계를 예시하는 그래프도.
제8도는 게이트전압 및 MOS 다이오드의 용량에 대한 산화물 용량의 비율간의 관계를 예시하는 그래프도.
제9a도 및 제9b도는 종래의 다결정 실리콘 게이트 및 본 발명에 의한 게이트에서 각각 I -V 특성을 나타내는 예시도.
제10도는 저항접촉 전극을 예시하는 단면도.
제11도는 정류접촉 전극을 예시하는 단면도.
* 도면의 주요부분에 대한 부호의 설명
4 : 하전도층 5 : 장벽층
6 : 상전도층
본 발명은 반도체장치, 특히 다결정 실리콘의 1층 및 고융점 금속 또는 그것의 규화물에 의해 형성된 2층을 가지는 배선 또는 전극의 새로운 구조에 관한 것이다.
다결정 실리콘은 반도체장치, 특히 집적회로(IC)의 제작시에 전극 또는 배선의 재료로 종종 사용된다. 다결정 실리콘은 반도체이므로, 그것은 금속과 비교해볼 경우 고저항성을 갖고 있다. 저항을 낮추기 위하여 인, 비소, 보론등의 불순물이 다결정 실리콘으로 도우핑된다. 그러나, 이러한 것들은 원하는 레벨로 저항을 줄일 수 없다.
그러므로, 다결정 실리콘의 이러한 높은 저항은 신호 전파시에 지연의 원인이 된다.
최근에 이 문제를 해결하기 위해, 예를 들어 몰리브덴, 텅스텐 또는 그것들의 규화물과 같은 고융점금속의 사용이 실시되어 왔다. 그러나, 몰리브덴, 텅스텐과 같은 재료는 IC와 같은 반도체장치의 제조방법에 매우 적합치 못하다. 예를 들어, 몰리브덴 또는 텅스텐이 얇은 산화실리콘막에 증착되고 고온으로 열처리될 경우, 고융점금속은 국부적으로 산화실리콘과 반응하고 따라서 산화실리콘막의 항복전압을 현저하게 감소시킨다. 더우기, 고농도로 도우핑된 반도체가 몰리브덴 또는 텅스텐에 접촉할 경우, 접촉저항이 현저하게 증가한다. 공개특허공보(고까이)번호 제56-79450(1979년 12월 30일 출원)는 다결정 실리콘층의 일부에 몰리브덴 또는 텅스텐을 위치 또는 매장시킴으로써 형성된 반도체장치내의 전극 또는 배선을 공개하고 있으나, 그 전극 또는 배선이 상기 언급한 문제를 극복하지 못하고 있다.
본 발명의 목적은 상기 언급한 문제를 제거하는 것이다.
본 발명의 또 다른 목적은 향상된 신호전파를 갖는 반도체장치를 제공하는데 있다.
본 발명의 또 다른 목적은 전극 또는 배선이 다결정실리콘과의 인터페이스에서 저접촉 저항을 갖는 반도체장치를 제공하는데 있다.
상기 목적을 이루기 위해, 상전도층 및 반응방지용으로 사용된 장벽층을 사이에 두고 활성영역과 접촉해있는 충분히 얇은 두께를 갖는 절연막으로 구성되는 것을 특징으로 하는 전극 배선층을 가진 반도체장치가 제공된다.
본 발명의 실시예를 지금 도면을 참조로 하여 설명하기로 한다.
제1도 내지 제4도는 본 발명에 따르는 실시예에 대한 제조방법의 단면도이다. 제1도에서와 같이, p형 실리콘 반도체기판(1)은 산화실리콘으로 구성된 전계절연막(2)을 선택적 열산화방법에 의해 그 위에 형성하였다. 게이트절연막(3)은 열산화방법에 의해 기판의 활성(active)영역의 표면상에 형성된다. 제2도에서와 같이, 약 0.1μm의 두께를 갖는 다결정실리콘막(4)은 화학적 증착방법(CVD)에 의해 형성된다. 인이온은 예를 들어 1020/㎤ 정도 또는 그 이상의 고농도로 이온주입등과 같은 증기 확산방법에 의해 다결정 실리콘막으로 도우핑된다.
다결정실리콘막(4)의 표면은 순수한 암모니아 가스의 대기에서 700℃의 온도로 5분동안 열처리에 의하여 약 20Å의 두께를 가지는 실리콘질화물막을 형성한다. 실리콘질화물막(5)은 또한 예를 들어 단실란(monosilan)(SiH4) 및 암모니아(NH3)가스를 사용하는 CVD 방법 또는 암모니아 플라즈마 또는 광방사의 에너지를 사용하는 질화방법에 의해 형성될 수 있다. 실리콘질화물막(5)의 두께는 10 내지 50Å이고 이것은 반도체장치의 동작동안 전압의 인가를 통해 실리콘질화물막(5)으로 터널전류의 흐름을 허용한다. 실리콘질화물막(5)은 예를 들어 잘 알려진 스퍼터링 또는 CVD방법에 의해 약 0.3μm의 두께를 갖는 몰리브덴막을 그 위에 형성하였다. 그후에, 열처리가 몰리브덴막(6)의 밀도를 증가시키기 위하여 약 1000℃의 온도에서 이루어지며 그래서 몰리브덴의 저항을 감소시킨다. 열처리동안, 실리콘질화물막(5)은 다결정실리콘막(4)과 몰리브덴막(6)과 반응하는 것을 방지하는 장벽으로서의 역할을 하며, 이것에 의해 낮은 저항을 유지시킨다.
실리콘질화물막(5)이 다결정실리콘막(4)과 몰리브덴막(6) 사이에 형성되지 않을 경우, 몰리브덴은 규화몰리브덴을 형성하기 위해 다결정실리콘과 반응한다. 몰리브덴은 0 .3Ω/?의 시이트저항을 갖는다. 다결정실리콘막(4)으로 도우핑된 불순물은 실리콘질화물막(5)의 존재로 인해 몰리브덴막(6)으로 흡수되지 않으므로, 본 발명에 따르는 MIS 전계효과 반도체장치의 게이트전극에서 드레시호울드전압은 MIS 전계효과 반도체장치에 대한 종래의 실리콘게이트와 본질적으르 동일한 레벨에서 유지될 수 있다.
제3도에서와 같이 몰리브덴막을 형성한 후에, 몰리브덴막(6), 실리콘질화물막(5) 및 다결정실리콘막(4)은 몰리브덴과 다결정실리콘막으로 구성된 2층 게이트전극을 형성하기 위해 통상의 석판기법을 사용하는 반응이온 에칭에 의해 패턴된다. 그후에 필요한 배선은 필요에 따라 형성된다.
제4도에서와 같이, 비소이온(As+)은 이때 이온주입에 의해 요구된 구조로 삽입되며 이온주입 구조는 열처리되어 n+형 소오스 영역(7)과 n+형 드레인 영역(8)이 p형 실리콘기판(1)에 형성되도록 한다. 인 규산염유리(PSG) 막(9)은 요구된 구조로 형성된다. PSG막(9)은 전극 접촉창을 형성하기 위해 통상의 석판기법에 의해 패턴된다.
알루미늄막은 예를 들어 스퍼터링 방법에 의해 요구된 구조의 전표면에 형성된다. 알루미늄은 소오스 전극(10)과 드레인 전극(11)을 형성하기 위해 통상의 석판기법에 의해 패턴된다. 잘알려진 기법이 MIS 전계효과 반도체장치를 얻기 위해 이와같이 요구된 구조로 적용된다. 제5도는 본 발명에 따르는 반도체기판과 게이트 전극사이의 절연강도를 예시하는 히스토그램도이다. 제5도에서, 참조번호(12)에 의해 명시된 영역은 본 발명에 따르는 MIS 전계효과 반도체장치에 관한 것이다. 이 경우에, 게이트 절연막(3)의 두께는200Å이다. 절연강도는 16V 내지 20V이고 이것은 만족할만한 값이다. 2층 게이트 전극의 시이트 저항은 약 0.5Ω/?이다. 한편 참조번호(13)에 의해 명시된 영역은 다결정실리콘막(4)과 몰리브덴막(6) 사이에 실리콘질화물막(5)을 갖추고 있지 않은 MIS 전계효과 반도체장치에 관한 것이다. 이 경우에, 절연강도는 현저하게 감소되고 시이트저항은 약 5Ω/?으로 된다.
상기 실시예에서, 인이온은 다결정실리콘으로 도우핑된다. 그러나, 보론이온 또는 비소 이온과 같은 불순물이 또한 사용될 수 있다.
다결정실리콘막이 마스크로서 작용하기 때문에 이러한 불순물이 몰리브덴막(6)으로부터 실리콘기판으로 삽입될 수 있다. 더우기, 상기의 실시예에서, 몰리브덴은 고융점 금속으로 사용되었다.
그러나, 규화몰리브덴 또는 텅스텐(W), 크롬(Cr), 티탄(Ti), 지르콘(Zr), 하프늄(Hf), 백금(Pt), 팔라듐(Pd), 니켈(NI), 코발트(Co), 이리듐(Ir), 탄탈(Ta) 또는 이러한 것들의 규화물과 같은 고융점금속이 또한 사용될 수 있다.
더우기, 본 발명에 의해 장벽층으로서 작용하는 실리콘질화물막은 다결정실리콘막 및 고융점금속 또는 그것의 규화물로 구성된 막사이에 위치한다. 그러나, 장벽층은 전기 특성에 대해 작은 영향만을 미치며 터널전류를 그곳으로 흐르게 할정도로 얇게 형성된다. 본 발명의 전기특성은 제6도 내지 제9b도에 예시되어 있다.
제6도는 드레시호울드 전압과 채널 유효장(effective channel length)사이의 관계를 예시하는 그래프도이다. 제6도에서, “다실리콘게이트”는 종래기술의 데이타를 나타내고, “MTP 게이트”는 본 발명의 데이타를 나타낸다. “MTP”는 몰리브덴 터널 질화물 다결정실리콘(molybdenum tunnel nitride polycrystalline silicon)을 의미한다.
제6도에서와 같이, 본 발명의 드레시호울드 전압은 종래기술의 전압과 실질적으로 동일하다. “Tox”는 게이트 산화를 의미하고, “Vd”는 드레인 전압을 의미한다.
제7도는 본 발명에 따르는 어닐링온도와 시이트저항사이의 관계를 예시하는 그래프도이다. 제7도에서와 같이, 시이트저항(Rs)는 어닐링온도가 증가함에 따라 감소한다. 데이타가 제7도에 예시되어 있지 않더라도, 상기에서 설명했듯이 산화실리콘을 가지는 다른 금속 또는 몰리브덴과의 반응때문에 종래기술의 시이트 저항은 어닐링온도가 증가함에 따라 증가한다.
제8도는 게이트전압(Vg) 및 본 발명에 따르는 MOS 다이오드의 용량에 대한 산화물(Cox)용량의 비율(C/Cox)사이의 관계를 예시하는 그래프도이다. 제8도에서와 같이, 게이트전압이 증가하고 게이트전압이 연속적으로 감소할 경우 동일한 곡선이 추적된다. 즉, 충전현상이 다결정실리콘과 몰리브덴층 사이에 존재할 수 없다. 제9a도 및 제9b도는 종래의 다결정실리콘 게이트 및 본 발명에 따르는 게이트(MTP))에서 각각 I-V 특성을 나타낸다. 제9a도 및 제9b도에서와 같이, 종래기술과 본 발명의 I-V 특성은 본질적으로 동일하다. 제9a도 및 제9b도의 데이타는 25mm의 터널 산화물 두께, 1.3μm의 채널유효장(Leff) 및 10μm의 채널유효폭(Weff)을 갖는 구조를 사용해서 얻어진다.
제10도에서, 예를 들어 P+0형 불순물로 도우핑된 다결정실리콘막(4)은 예를 들어 정류접촉에서 n영역(9)을 갖는 실리콘기판(1)에 접촉되어 있다.

Claims (7)

  1. 전극배선을 가지는 반도체장치에 있어서, 상기 전극배선층이 하전도층, 상기 하전도층상에 형성되는 장벽층 및 상기 장벽층상에 형성되는 상전도층으로 구성이 되며, 상기 장벽층은 상기 하전도층과 상기 상전도층사이의 반응을 방지하며, 그곳으로부터의 터널전류를 허용하고, 실질적으로 같은 전위로 상기 하 및 상전도층을 유지하고 상기 하 및 상전도층과 장벽층 모두가 단일전극 배선층을 형성하기 위하여 공통전극 배선패턴으로 패턴되는 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 활성영역이 MIS 반도체장치의 게이트 부분에서 게이트 절연막 영역인 것을 특징으로 하는 반도체장치.
  3. 제1항에 있어서, 상기 장벽층이 실리콘 질화물막으로 구성되는 것을 특징으로 하는 반도체장치.
  4. 제1항에 있어서, 상기 하전도층이 고융점 금속 또는 그것의 규화물로 구성되는 것을 특징으로 하는 반도체장치.
  5. 제4항에 있어서, 상기 장벽층이 다결정실리콘으로 구성되는 하전도층 표면의 직접 질화물막으로 구성되는 것을 특징으로 하는 반도체장치.
  6. 제1항에 있어서, 상기 활성영역은 저항전극이 배열되고 상기 하전도층이 활성영역과 저항접촉되어 있는 반도체영역으로 구성되는 것을 특징으로 하는 반도체장치.
  7. 제1항에 있어서, 상기 활성영역은 정류전극이 배열되고 상기 하전도층이 활성영역과 정류접촉해 있는 반도체영역으로 구성되는 것을 특징으로 하는 반도체장치.
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