KR100824088B1 - 성막 처리 방법 - Google Patents
성막 처리 방법 Download PDFInfo
- Publication number
- KR100824088B1 KR100824088B1 KR1020067016824A KR20067016824A KR100824088B1 KR 100824088 B1 KR100824088 B1 KR 100824088B1 KR 1020067016824 A KR1020067016824 A KR 1020067016824A KR 20067016824 A KR20067016824 A KR 20067016824A KR 100824088 B1 KR100824088 B1 KR 100824088B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- gas
- delete delete
- mounting table
- plasma
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims description 171
- 230000008569 process Effects 0.000 title description 131
- 238000012545 processing Methods 0.000 claims abstract description 119
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 29
- 150000002500 ions Chemical class 0.000 claims description 15
- 239000012528 membrane Substances 0.000 claims description 5
- 230000003472 neutralizing effect Effects 0.000 claims 1
- 238000003672 processing method Methods 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 41
- 239000004065 semiconductor Substances 0.000 abstract description 32
- 238000010438 heat treatment Methods 0.000 abstract description 27
- 239000010408 film Substances 0.000 description 205
- 239000007789 gas Substances 0.000 description 143
- 239000010410 layer Substances 0.000 description 94
- 235000012431 wafers Nutrition 0.000 description 83
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 39
- 230000006641 stabilisation Effects 0.000 description 33
- 238000011105 stabilization Methods 0.000 description 33
- 239000000047 product Substances 0.000 description 32
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 27
- 238000005121 nitriding Methods 0.000 description 24
- 238000002230 thermal chemical vapour deposition Methods 0.000 description 20
- 230000008859 change Effects 0.000 description 16
- 229910052751 metal Inorganic materials 0.000 description 13
- 239000002184 metal Substances 0.000 description 12
- 238000000151 deposition Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 230000008021 deposition Effects 0.000 description 8
- 238000004140 cleaning Methods 0.000 description 7
- 230000004888 barrier function Effects 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 239000011261 inert gas Substances 0.000 description 5
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 150000004767 nitrides Chemical group 0.000 description 4
- 238000009826 distribution Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 239000010409 thin film Substances 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 230000007246 mechanism Effects 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 238000009738 saturating Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- UOACKFBJUYNSLK-XRKIENNPSA-N Estradiol Cypionate Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H](C4=CC=C(O)C=C4CC3)CC[C@@]21C)C(=O)CCC1CCCC1 UOACKFBJUYNSLK-XRKIENNPSA-N 0.000 description 1
- 240000006829 Ficus sundaica Species 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910003070 TaOx Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- UHZZMRAGKVHANO-UHFFFAOYSA-M chlormequat chloride Chemical compound [Cl-].C[N+](C)(C)CCCl UHZZMRAGKVHANO-UHFFFAOYSA-M 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 238000005553 drilling Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005284 excitation Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000002349 favourable effect Effects 0.000 description 1
- 150000002366 halogen compounds Chemical class 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000009191 jumping Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 239000002243 precursor Substances 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000002994 raw material Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
- 229910001936 tantalum oxide Inorganic materials 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 238000005406 washing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
- H01L21/67098—Apparatus for thermal treatment
- H01L21/67109—Apparatus for thermal treatment mainly by convection
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
- C23C16/4581—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber characterised by material of construction or surface finish of the means for supporting the substrate
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
- C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
- C23C16/46—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for heating the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
Abstract
반도체 처리용의 성막 처리 용기(4)내에 재치대 장치가 배설된다. 재치대 장치는 피처리 기판(W)을 재치하는 상면 및 상면으로부터 하강하는 측면을 갖는 재치대(16)와, 재치대(16)내에 배설되고, 또한 그 상면을 거쳐서 기판(W)을 가열하는 히터(18)를 포함한다. 재치대(16)의 상면 및 측면을 CVD 프리코트층(28)이 피복한다. 프리코트층(28)은 히터(18)의 가열에 유래하는 재치대(16)의 상면 및 측면으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께를 갖는다.
Description
도 1은 본 발명의 실시 형태에 따른 반도체 처리용의 성막 장치를 도시하는 구성도,
도 2a 내지 도 2c는 각각 프리코트층이 형성된 재치대의 일 예를 나타내는 단면도,
도 3a 내지 도 3d는 프리코트층을 형성하기 위한 다른 방법을 각기 도시하는 타임 차트,
도 4는 프리코트층의 막 두께와 저항 가열 히터의 소비 전력(%)의 관계를 도시하는 그래프,
도 5는 프리코트층의 막 두께를 변화시켰을 때의 매칭 회로의 로드 위치와 튠 위치의 변화를 도시하는 그래프,
도 6은 실시 형태의 처리 장치와 종래의 처리 장치를 이용하여 제품 웨이퍼를 처리했을 때의 Ti막의 비저항의 변화를 도시하는 그래프,
도 7은 프리코트층의 형성시의 온도와 웨이퍼의 성막 온도의 관계가 프리코트 막 두께 및 면간 균일성에 미치는 영향을 도시하는 그래프,
도 8은 처리 장치를 장시간에 걸쳐서 아이들링 운전한 후에 성막을 개시했을 때의 1장째의 제품 웨이퍼에 있어서의 퇴적막의 비저항을 도시하는 그래프,
도 9a 및 도 9b는 반도체 웨이퍼와 재치대 사이에 방전이 발생하는 원인을 설명하기 위한 설명도,
도 10a 및 도 10b는 안정화 처리를 실행하기 위한 다른 방법을 각각 도시하는 타임 차트,
도 11a 및 도 11b는 안정화 처리의 유무와 1장째의 제품 웨이퍼에 있어서의 Ti막의 비저항의 관계를 도시하는 도면,
도 12는 프리코트 공정의 구체적인 프로세스 조건의 일 예를 도시하는 도면,
도 13은 안정화 처리의 구체적인 프로세스 조건의 일 예를 도시하는 도면.
<도면의 주요부분에 대한 부호의 설명>
2 : 처리 장치 4 : 처리 용기
14 : 지지 기둥 16 : 재치대
18 : 저항 가열 히터 22 : 전원
24 : 하부 전극 28 : 프리코트층
30 : 샤워 헤드 32 : 절연 부재
60 : 매칭 회로
본 발명은 반도체 처리용의 재치대 장치, 성막 장치 및 성막 방법에 관한 것이다. 여기서, 반도체 처리란 반도체 웨이퍼나 LCD(Liquid crystal display)나 FPD(Flat Panel Display)용의 유리 기판 등의 피처리 기판상에 반도체층, 절연층, 도전층 등을 소정의 패턴으로 형성함으로써, 상기 피처리 기판상에 반도체 디바이스나, 반도체 디바이스에 접속되는 배선, 전극 등을 포함하는 구조물을 제조하기 위해서 실시되는 각종 처리를 의미한다.
반도체 집적 회로의 제조에 있어서는, 반도체 웨이퍼 등의 실리콘 기판에 대하여, 성막과 패턴 에칭을 반복적으로 실행해서, 다수의 소망하는 반도체 디바이스를 형성한다. 각 디바이스 사이를 접속하는 배선, 각 디바이스에 대한 전기적 콘택트를 도모하는 배선층의 하층에는 배리어층이 사용된다. 배리어층은 콘택트 메탈과 배선 재료의 상호 확산을 억제하는 목적 혹은 기초층과 배선층의 박리를 방지하는 목적으로 이용된다. 배리어층으로는, 전기 저항이 낮은 것은 물론, 밀착성, 내열성, 배리어성, 내부식성이 우수한 재료를 사용하지 않으면 안된다. 이러한 요청에 대응할 수 있는 배리어층의 재료로서, 특히 TiN막이 사용된다.
TiN막의 배리어층을 형성하는 경우, TiCl4 가스와 NH3 가스가 사용되고, 화학 증착(Chemical Vapor Deposition : CVD)에 의해 소망하는 두께의 TiN막이 퇴적된다. 이 경우, 반도체 웨이퍼를 처리 용기내에 반입하기에 앞서, 재치대의 표면에 TiN막으로 이루어지는 프리코트층이 미리 형성된다. 프리코트층은 웨이퍼의 열적 면내 균일성을 유지하고, 또한 재치대 등에 포함되는 금속 원소에 기인하는 금 속 오염 등을 방지할 목적으로 사용된다.
프리코트층은 처리 용기내를 클리닝할 때마다 제거되게 된다. 이 때문에, 클리닝 후에는 반도체 웨이퍼를 처리 용기내에 반입하기에 앞서, 재치대의 표면에 프리코트층을 형성한다. 예컨대, TiN 프리코트층은 Ti막을 CVD로 형성하는 스텝과 NH3 가스로 Ti막을 질화하는 스텝에 의해 형성한다.
이 점에 관련하여, 하기 3개의 문헌을 종래 기술로서 들 수 있다.
특허 문헌 1 : 일본 특허 공개 제 1998-321558호 공보
특허 문헌 2 : 일본 특허 공개 제 2001-144033호 공보(단락 번호 0013-0020, 도 1 및 도 2)
특허 문헌 3 : 일본 특허 공개 제 2001-192828호 공보
특허 문헌 1 및 특허 문헌 2는 Ti막이나 TiN막의 프리코트층을 재치대의 표면에 형성하는 기술을 개시한다. 특허 문헌 3은 아이들링 운전 후의 성막 처리에 있어서, 최초 1장째가 불안정하게 되고, 재현성 및 면간 막 두께 균일성이 열화한다는 문제를 개시한다. 특허 문헌 3은 이 문제를 해결하는 수단으로서, 아이들링 운전 후에, 원료 가스 또는 환원 가스 중 어느 한쪽을 단시간만 1장째의 성막 처리하기 직전으로 흘리는 기술을 개시한다.
Ti막의 낱장식 성막에 관한 것이고, 반도체 디바이스의 박막화 및 전기적 특성의 향상의 견지로부터, Ti막의 막 두께(막 두께가 매우 얇음)의 면내 및 면간 균일성을 높게 하는 것이 필요하다. 면내 균일성이란, 1장의 웨이퍼의 표면에 있어 서의 Ti막의 막 두께의 균일성을 의미한다. 면간 균일성이란, 복수매의 웨이퍼 사이에 있어서의 Ti막의 막 두께의 균일성(재현성이라고도 함)을 의미한다.
종래 기술에서는, 장치의 가동율을 높이기 위해서, 웨이퍼에 관한 성막 처리에 앞서 재치대에 형성하는 프리코트층의 두께는 작다. 예컨대, 종래 기술에 있어서의 프리코트층의 두께는 0.36㎛ 정도이다. 이 프리코트층은 플라즈마 CVD에 의한 매우 엷은 Ti막의 퇴적과 Ti막의 질화 처리로 이루어지는 사이클을 18회 정도 실행하여 형성한다. 이 경우, 최초의 어느 매수의 웨이퍼에 퇴적된 Ti막의 막 두께 및 비저항이 안정되지 않고 변동하는 문제가 발견되고 있다.
본 발명은 피처리 기판상에 형성되는 막의 적어도 면간 균일성을 높게 하는 것이 가능한 반도체 처리용의 재치대 장치, 성막 장치 및 성막 방법을 제공하는 것을 목적으로 한다.
본 발명은 또한 피처리 기판상에 형성되는 막의 면내 균일성 및 면간 균일성을 높게 하는 것이 가능한, 반도체 처리용의 성막 방법을 제공하는 것을 목적으로 한다.
본 발명의 제 1 시점은, 반도체 처리용의 성막 처리 용기내에 배설되는 재치대 장치에 있어서,
피처리 기판을 재치하는 상면 및 상기 상면으로부터 하강되는 측면을 갖는 재치대와,
상기 재치대내에 배설되고, 또한 상기 상면을 거쳐서 상기 기판을 가열하는 히터와,
상기 재치대의 상기 상면 및 상기 측면을 피복하는 CVD 프리코트층을 포함하며,
상기 프리코트층은 상기 히터의 가열에 유래하는 상기 상면 및 상기 측면으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께를 갖도록 설정된다.
본 발명의 제 2 시점은, 반도체 처리용의 성막 장치에 있어서,
피처리 기판을 수용하는 처리 용기와,
상기 처리 용기내에 처리 가스를 공급하는 가스 공급부와,
상기 처리 용기내를 배기하는 배기부와,
상기 처리 용기내에 배설되고, 또한 상기 기판을 재치하는 상면 및 상기 상면으로부터 하강되는 측면을 갖는 재치대와,
상기 재치대내에 배설되고, 또한 상기 상면을 거쳐서 상기 기판을 가열하는 히터와,
상기 재치대의 상기 상면 및 상기 측면을 피복하는 CVD 프리코트층을 포함하며,
상기 프리코트층은 상기 히터의 가열에 유래하는 상기 상면 및 상기 측면으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께를 갖도록 설정된다.
본 발명의 제 3 시점은, 반도체 처리용의 성막 방법에 있어서,
성막 장치를 준비하는 공정으로서, 상기 성막 장치는 피처리 기판을 수용하 는 처리 용기와, 상기 처리 용기내에 처리 가스를 공급하는 가스 공급부와, 상기 처리 용기내를 배기하는 배기부와, 상기 처리 용기내에 배설되고, 또한 상기 기판을 재치하는 상면 및 상기 상면으로부터 하강되는 측면을 갖는 재치대와, 상기 재치대내에 배설되고, 또한 상기 상면을 거쳐서 상기 기판을 가열하는 히터를 포함하는, 상기 성막 장치 준비 공정과,
상기 처리 용기내에 전처리 가스를 공급하여 CVD 처리를 실행함으로써, 상기 재치대의 상기 상면 및 상기 측면을 피복하는 CVD 프리코트층을 형성하는 공정으로서, 상기 프리코트층은 상기 히터의 가열에 유래하는 상기 상면 및 상기 측면으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께를 갖도록 설정되는, 상기 형성 공정과,
상기 프리코트층을 형성한 후, 상기 기판을 상기 처리 용기내에 반입하여 상기 재치대의 상기 상면상에 상기 기판을 재치하는 공정과,
상기 처리 용기내에 주처리 가스를 공급하여 주 성막 처리를 실행함으로써, 상기 재치대상의 상기 기판상에 막을 형성하는 공정을 포함한다.
본 발명의 제 4 시점은, 제 3 시점의 방법에 있어서,
상기 프리코트층을 형성하는 공정은 열 CVD에 의해 TiN막을 형성하는 성막 스텝을 포함하며,
상기 가스 공급부는 상기 재치대의 상방에 배설된 샤워 헤드를 포함하며,
상기 주 성막 처리는 플라즈마 CVD에 의해 실행되며,
상기 열 CVD에 있어서, 상기 샤워 헤드의 온도가 상기 플라즈마 CVD를 실행 할 때의 상기 샤워 헤드의 온도와 대략 동일 온도로 되도록 상기 재치대의 온도를 설정하는 것을 구비한다.
본 발명의 제 5 시점은, 반도체 처리용의 성막 방법에 있어서,
성막 장치를 준비하는 공정으로서, 상기 성막 장치는 피처리 기판을 수용하는 처리 용기와, 상기 처리 용기내에 처리 가스를 공급하는 가스 공급부와, 상기 처리 용기내를 배기하는 배기부와, 상기 처리 용기내에 배설되고, 또한 상기 기판을 재치하는 상면을 갖는 재치대와, 상기 처리 용기내에 플라즈마를 생성하는 여기 기구를 구비하는, 상기 성막 장치 준비 공정과,
상기 처리 용기내에 제 1 처리 가스를 공급하여 플라즈마 CVD에 의해 제 1 처리를 실행하는 공정으로서, 상기 제 1 처리 가스는 전리에 의해 주로 제 1 극성의 이온을 생성시키는 가스인, 상기 제 1 처리 실행 공정과,
상기 제 1 처리 후, 상기 처리 용기내의 상태를 안정화시키는 안정화 처리를 실행하는 공정으로서, 상기 안정화 처리는 전리에 의해 주로 제 1 극성과 역의 제 2 극성의 이온이 생성되는 안정화 처리 가스를 상기 처리 용기내에 공급하여 플라즈마화하도록 설정되는, 상기 안정화 처리 실행 공정과,
상기 안정화 처리 후, 상기 기판을 상기 처리 용기내에 반입하여 상기 재치대의 상기 상면상에 상기 기판을 재치하는 공정과,
상기 처리 용기내에 주처리 가스를 공급하여 플라즈마 CVD에 의해 주 성막 처리를 실행함으로써, 상기 재치대상의 상기 기판상에 막을 형성하는 공정을 포함한다.
상술한 제 1 내지 제 3 시점에 의하면, 복수의 피처리 기판에 대한 성막 처리가 진행되어도, 재치대가 열적으로 안정화되어 있기 때문에, 성막 처리의 재현성이 향상한다. 이 때문에, 피처리 기판상에 형성한 막의 막 두께 및 비저항 등의 특성의 면간 균일성(재현성)이 향상된다.
상술한 제 4 시점에 의하면, 프리코트층을 형성하는 공정과 주 성막 처리에 의해 샤워 헤드에 온도차가 거의 생기지 않는다. 이 때문에, 피처리 기판상에 형성한 막의 막 두께 및 비저항 등의 특성의 면내 균일성(특히 1장째의 피처리 기판) 및 면간 균일성이 향상된다.
상술한 제 5 시점에 의하면, 재치대와 피처리 기판의 사이에서 이상 방전이 발생하는 것을 저지할 수 있다. 이 때문에, 피처리 기판상에 형성한 막의 막 두께 및 비저항 등의 특성의 면내 균일성(특히 1장째의 피처리 기판) 및 면간 균일성이 향상된다.
본 발명자들은 본 발명의 개발 과정에 있어서, 재치대에 형성하는 프리코트층에 대하여 연구를 실행했다. 그 결과, 이하에 상술하는 지견을 얻었다.
프리코트층의 두께를 어느 두께(임계값) 이상의 두께로 하면, 재치대의 상면 및 측면으로부터의 복사열량이 변화하지 않게 된다(실질적으로 포화함). 복사열량이 실질적으로 포화하는 프리코트층의 두께는 보통 성막 처리에서 사용되는 온도 범위(예컨대, 고융점 금속의 질화막이면, 350 내지 750℃)에 있어서는, 재치대의 온도에 의존하지 않는다.
프리코트층의 두께를 상술한 바와 같은 임계값 이상으로 설정하면, 웨이퍼의 처리중에 부생성물이 더욱 퇴적되어도, 재치대의 상면 및 측면으로부터의 복사열량이 실질적으로 변화되지 않는다. 즉, 낱장식 처리되는 웨이퍼의 매수가 증가해도, 재치대로부터의 복사열량의 조건은 일정하게 유지된다(열적 안정성). 이 때문에, 복수의 웨이퍼에 대하여 처리시의 열적 조건을 일정하게 유지하고, 웨이퍼상에 형성되는 막의 면간 균일성을 높게 하는 것이 가능해진다. 그 상세한 설명에 대해서는 후술한다.
이하에, 이러한 지견에 기초하여 구성된 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다. 또한, 이하의 설명에 있어서, 대략 동일한 기능 및 구성을 갖는 구성 요소에 대해서는 동일 부호를 붙이고, 중복 설명은 필요한 경우에만 실행한다.
(제 1 실시 형태)
도 1은 본 발명의 실시 형태에 따른 반도체 처리용의 성막 장치를 도시하는 구성도이다. 도 2a 내지 도 2c는 각각 프리코트층이 형성된 재치대의 일 예를 도시하는 단면도이다. 본 실시 형태에서는, 플라즈마 CVD와 질화 처리를 이용하여, 혹은 열 CVD를 이용하여 TiN을 포함하는 막의 프리코트층을 형성하는 경우를 예로 들어서 설명한다.
도 1에 도시하는 바와 같이, 처리 장치(2)는, 예컨대 Al, 또는 Al 합금 재료 등에 의해 원통체 형상으로 성형된 처리 용기(4)를 갖는다. 처리 용기(4)의 바닥 부(6)의 중앙부에 개구(7)가 형성되고, 개구(7)는 하방측으로 돌출하는 배기실(9)에 의해 기밀하게 폐쇄된다. 배기실(9)의 측벽에는 용기내의 분위기를 배출하기 위한 배기구(8)가 형성되고, 배기구(8)에는 진공 흡인 펌프(10)가 배설된 배기계(12)가 접속된다. 배기계(12)에 의해 처리 용기(4)내를 바닥부 주변측으로부터 균일하게 진공 흡인할 수 있다.
피처리 기판인 반도체 웨이퍼(W)를 재치하기 위해, 처리 용기(4)내에 원판 형상의 재치대(16)가 배설된다. 재치대(16)는 배기실(9)의 바닥부(6)로부터 처리 용기(4)내로 기립한 지지 기둥(14)상에 지지된다. 구체적으로는, 재치대(16)는 예컨대 AlN 등의 세라믹으로 이루어지고, 이 내부에는 가열 수단으로서 저항 가열 히터(18)가 매설된다. 저항 가열 히터(18)는 지지 기둥(14)내를 통과하는 배선(20)을 거쳐서 전원(22)에 접속된다. 저항 가열 히터(18)는 면내에서 복수의 가열 존(zone)으로 분할되고(도시하지 않음), 가열 존마다 별개 독립하여 제어할 수 있다. 또한, 재치대(16)에는, 재치대(16)에 대한 웨이퍼(W)의 이송을 어시스트하기 위해, 핀 구멍(21)내를 승강 가능한 리프트 핀(23)이 배설된다. 리프트 핀(23)은 용기 바닥부(6)에 벨로우즈(25)를 거쳐서 접속된 액추에이터(27)에 의해 승강된다.
재치대(16)의 상면 근방에는, 예컨대 메쉬 형상의 하부 전극(24)이 매설된다. 하부 전극(24)은 배선(26)을 거쳐서 매칭 회로(27') 및 RF 전원(29)에 접속된다. 하부 전극(24)에 RF 전력을 인가함으로써, 피처리 기판에 자기 바이어스를 걸 수 있다. 재치대(16)의 표면을 구멍냄으로써, 피처리 기판을 가이드하는 오목부가 형성된다.
재치대(16)의 열적 안정성을 향상시키기 위해서, 재치대(16)의 표면은 프리코트층(28)에 의해 피복된다. 도 1 및 도 2a에 도시하는 바와 같이, 프리코트층(28)은 재치대(16)의 상면, 측면 및 하면의 모든 면에 형성되는 것이 가장 바람직하다. 그러나, 성막시에 재치대로부터의 복사열량이 변화되지 않도록, 프리코트를 다른 실시 형태로 형성할 수도 있다. 예컨대, 도 2b에 도시하는 바와 같이, 프리코트층(28)은 재치대(16)의 상면과 측면에만 형성할 수도 있다. 또한, 도 2c에 도시하는 바와 같이, 프리코트층(28)은 재치대(16)의 상면에만 형성할 수도 있다. 또한, 도 2a 내지 도 2c에서는, 저항 가열 히터(18)나 하부 전극(24) 등의 기재는 생략한다.
본 실시 형태에 있어서, 프리코트층(28)은, 이 장치에 반도체 웨이퍼(W)에 대하여 성막하는 소스 가스와 동일한 가스로 성막되고, 즉 프리코트층(28)은 TiN을 포함하는 막으로 이루어진다. 프리코트층(28)은 히터(18)의 가열에 유래하는 재치대(16)의 상면, 측면 및 하면(적어도 상면과 측면)으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께(Ti)를 갖도록 설정된다. 환언하면, 프리코트층(28)의 두께(Ti)는, 재치대의 온도를 실질적으로 대략 일정하게 했을 때에 그 막 두께가 변화되어도 재치대(16)로부터 방출되는 복사열량이 대략 일정하게 되는 범위의 두께로 설정된다.
예컨대, 프리코트층(28)의 두께(Ti)는 0.4㎛ 이상, 바람직하게는 0.5㎛ 이상으로 설정된다. 이 TiN을 포함하는 막의 형성 방법 및 0.5㎛의 근거에 대해서는 후술한다. 또한, 처리의 효율을 고려하면, 프리코트층(28)의 두께(Ti)는 20㎛ 이 하인 것이 바람직하다.
한편, 처리 용기(4)의 천정에는, 필요한 처리 가스를 도입하기 위해, 샤워 헤드(30)가 절연 부재(32)를 거쳐서 기밀하게 장착된다. 샤워 헤드(30)는 재치대(16)의 상면의 대략 전면을 피복하도록 대향하고, 재치대(16)의 사이에 처리 공간(S)을 형성한다. 샤워 헤드(30)는 처리 공간(S)에 각종 가스를 샤워 형상으로 도입한다. 샤워 헤드(30)의 하면의 분사면(34)에는 가스를 분사하기 위한 다수의 분사 구멍(36A, 36B)이 형성된다. 또한, 샤워 헤드(30)는, 내부에서 가스를 혼합하는 프리 믹스형이나, 내부에는 별개로 가스를 통과시켜서 처리 공간(S)에서 처음으로 혼합시키는 포스트 믹스형의 구조로 할 수 있다. 본 실시 형태에 있어서, 샤워 헤드(30)는 이하에 설명하는 바와 같이 포스트 믹스형의 구조를 이룬다.
샤워 헤드(30)내는 2개의 공간(30A, 30B)으로 분리 구획된다. 공간(30A, 30B)은 각각 각 분사 구멍(36A, 36B)에 연통된다. 샤워 헤드(30)의 상부에는, 헤드내의 각 공간(30A, 30B)에 각각의 가스를 도입하는 가스 도입 포트(38A, 38B)가 형성된다. 가스 도입 포트(38A, 38B)에는 가스를 흘려보내는 공급 통로(40A, 40B)가 각각 접속된다. 공급 통로(40A, 40B)에는 각각 복수의 분기관(42A, 42B)이 접속된다.
한쪽 분기관(42B)에는 처리 가스로서 NH3 가스를 저류하는 NH3 가스원(44), H2 가스를 저류하는 H2 가스원(46), 불활성 가스로서 예컨대 N2 가스를 저류하는 N2 가스원(48)이 각각 접속된다. 다른쪽의 각 분기관(42A)에는 불활성 가스로서 예컨 대 Ar 가스를 저류하는 Ar 가스원(50), 성막용의 예컨대 TiCl4 가스를 저류하는 TiCl4 가스원(52), 클리닝 가스로서의 ClF3 가스를 저류하는 ClF3 가스원(51)이 각각 접속된다.
각 가스의 유량은 각각의 분기관(42A, 42B)에 배설한 유량 제어기, 예컨대 매스 플로우 컨트롤러(54)에 의해 제어된다. 각 분기관(42A, 42B)에 배설한 밸브(55)의 개폐에 의해 각 가스의 도입이 실행된다. 본 실시 형태에서는, 성막시의 각 가스를 1개의 공급 통로(40A, 40B)내를 혼합 상태에서 공급하는 경우를 나타낸다. 대신에, 일부의 가스 혹은 모든 가스를 개별적으로 다른 통로내로 공급하고, 샤워 헤드(30)내, 혹은 처리 공간(S)에서 혼합시킨, 이른바 포스트 믹스형의 가스 반송 구조를 이용할 수 있다. TiCl4 가스원(52)의 분기관(42A)과 배기계(12)의 사이에는, 개폐 밸브(67)가 배설된 프리 플로우 배관(69)이 접속된다. 프리 플로우 배관(69)은 TiCl4 가스를 처리 용기(4)내에 도입하는 직전에, 유량을 안정화시키도록 수초간 흘리기 위해서 사용된다.
샤워 헤드(30)는 상부 전극으로서도 기능하고, 플라즈마 발생용으로서, 예컨대 450kHz의 고주파(RF) 전원(56)이 배선(58)을 거쳐서 접속된다. RF 전원(56)의 주파수로는, 예컨대 450kHz 내지 60MHz가 사용된다. 배선(58)에는 임피던스 정합을 실행하는 매칭 회로(60) 및 RF를 차단하는 스위치(62)가 순차적으로 배설된다. 또한, 이 처리 장치(2)는 고주파를 차단하여 플라즈마를 생성시키지 않고 처리를 실행하면 열 CVD 장치로서 기능한다.
처리 용기(4)의 측벽에는 웨이퍼를 반출입할 때에 개폐되는 게이트 밸브(64)가 배설된다. 재치대(16)상에는, 플라즈마의 사용에서는 포커스링, 열 CVD에서는 가이드링 등이 배설되지만, 여기서는 도시를 생략한다.
다음에, 이상과 같이 구성된 처리 장치를 이용하여 실행되는 프리코트층(28)의 형성 방법에 대하여 도 3a 내지 도 3d를 참조하여 설명한다. 도 3a 내지 도 3d는 프리코트층을 형성하기 위한 다른 방법을 각각 도시하는 타임 차트이다.
최초로 도 3a에 도시하는 방법에 대하여 설명한다. 먼저, 처리 용기(4)내의 재치대(16)상에 반도체 웨이퍼(W)를 조금도 재치하지 않은 상태로 하고, 처리 용기(4)내를 밀폐한다. 처리 용기(4)내는, 예컨대 성막 처리 공정 후에 클리닝 처리되어서 불필요한 막이 모두 제거된 상태, 또는 유지 보수된 상태에 있다. 따라서, 재치대(16)의 표면에는 어떤 프리코트층이 부착되어 있지 않고, 재치대(16)의 소재가 박리된 상태에 있다. 혹은, 새로운 장치를 상승시키기만 함으로써, 처리 용기(4)내가 처리되어 있지 않은 상태에 있다.
처리 용기(4)내를 밀폐하면, Ar 가스 및 H2 가스를 각각 샤워 헤드(30)로부터 소정 유량으로 처리 용기(4)내로 도입한다. 이와 함께, 진공 흡인 펌프(10)에 의해 처리 용기(4)내를 진공 흡인하고, 소정의 압력으로 유지한다.
이 때의 재치대(16)는 재치대(16)에 매설한 저항 가열 히터(20)에 의해 소정의 온도에 의해 가열 유지된다. 이와 동시에, 스위치(62)를 온하여 샤워 헤드(상부 전극)(30)와 재치대(하부 전극)(16)의 사이에 RF 전압을 인가하고, 처리 공 간(S)에 Ar 가스와 H2 가스의 혼합 가스의 플라즈마를 생성한다. 이 상태에서 TiCl4 가스를 예컨대 5 내지 120초, 바람직하게는 30 내지 60초간 정도의 짧은 시간 흘린다. 이렇게 하여, 플라즈마 CVD에 의해 매우 얇은 Ti막을 10㎚ 이상, 예컨대 20㎚ 정도의 막 두께로 재치대(16)의 표면에 퇴적시키는 성막 스텝을 실행한다. 다음에, 플라즈마를 생성한 상태(Ar/H2를 흘림)에서, TiCl4 가스의 공급을 정지한다. 이와 동시에, NH3 가스를 예컨대 5 내지 120초, 바람직하게는 30 내지 60초간 정도의 짧은 시간만 흘린다. 이렇게 하여, 상기 Ti막을 질화 처리하는 질화 스텝을 실행한다. 이로써, 1사이클의 TiN을 포함하는 막의 형성 처리를 완료한다.
다음에, 처리 용기(4)내의 잔류하는 처리 가스를, 예컨대 H2 가스 등의 불활성 가스를 공급하여 단시간 세정하여 배제한다. 다음에, 상기와 동일한 조작을 실행하여 2 사이클째로부터 예컨대 50 사이클째까지 마찬가지로 TiN을 포함하는 막의 형성 처리를 반복 실행하여 얇은 TiN을 포함하는 막을 다층으로 적층한다. 이로써, 상술한 바와 같이 전체적으로 0.4㎛ 이상, 바람직하게는 0.5㎛ 이상의 두께의 TiN을 포함하는 막으로 이루어지는 프리코트층(28)을 형성한다. TiN을 포함하는 막은 표면만이 질화된 Ti막이어도 좋고, 전체가 TiN막이어도 좋다. 특히 복사열의 특성을 고려하면 전체적으로 TiN막으로 되는 것이 바람직하다.
1사이클에 있어서 퇴적되는 Ti막을 과도하게 두껍게 하면, 이 Ti막을 충분히 질화하기 어려워진다. 이 때문에, 1사이클의 바람직한 최대막 두께는 예컨대 0.05 ㎛ 이하이고, 보다 바람직하게는 0.03㎛ 이하이다. 1사이클당 형성되는 TiN을 포함하는 막의 두께를 가능한 한 크게 할 수 있으면, 상기 반복 사이클 수는 적어도 된다. 어떻게 해도 전체적으로 0.4㎛ 이상이고 바람직하게는 0.5㎛ 이상의 두께의 프리코트층(28)을 얻는다.
프리코트층(28)의 두께는 상기 값 이상 두껍게 해도 재치대(16)로부터의 복사열량은 변화하지 않고 대략 일정하게 된다. 환언하면, 웨이퍼에 대한 성막 처리에 의해 TiN을 포함하는 막이 재치대(16)에 부착되어도 복사열량은 변화되지 않는다. 또한, 처리의 효율을 고려하여, 프리코트층(28)의 두께는 20㎛ 이하, 바람직하게 2㎛ 이하, 보다 바람직하게는 10㎛ 미만으로 한다.
도 3a의 프리코트 공정에 있어서의 프로세스 조건은 다음과 같다. TiCl4 가스의 유량은 2 내지 100sccm, 바람직하게는 4 내지 30sccm 정도이다. NH3 가스의 유량은 50 내지 5000sccm, 바람직하게는 400 내지 3000sccm 정도이다. 처리 압력은 전체를 통과시켜서 66.6 내지 1333㎩, 바람직하게는 133.3 내지 933㎩ 정도이다. 재치대 온도는 전체를 통과시켜서 400 내지 700℃, 바람직하게는 600 내지 680℃이다.
이렇게 하여, 프리코트 공정이 종료하면, 다음에 제품 웨이퍼에 대하여 Ti막의 성막 처리를 1장마다 실행해간다.
도 12는 상기 프리코트 공정의 구체적인 프로세스 조건의 일 예를 도시하는 도면이다. 도 12에 도시하는 바와 같이, 스텝 1의 "PreFlow"에서는 Ar 가스, H2 가 스가 처리 용기(4)내에 도입되고, 저항 가열 히터(18)에 의해 재치대(16)가 충분히 가열되어서 소정의 온도가 유지된다. 한편, TiCl4 가스는 프리플로우 라인 배관(69)을 거쳐서 배기되고, TiCl4 가스의 유량이 안정화된다.
이 때의 조건은, 예컨대 다음과 같이 설정된다. 프로세스 온도는 640℃를 유지하고, 프로세스 압력은 66.6 내지 1333㎩, 예컨대 666.7㎩ 혹은 667㎩로 유지된다. TiCl4 가스의 유량은 4 내지 50sccm, 예컨대 12sccm이다. Ar 가스의 유량은 100 내지 3000sccm, 예컨대 1600sccm이다. H2 가스의 유량은 1000 내지 5000sccm, 예컨대 4000sccm이다.
스텝 2의 "PrePLSM"에서는, 예컨대 450kHz의 RF(RF)가 상부 전극의 샤워 헤드(30)에 인가되고, 플라즈마가 몇초(예컨대 1초) 지나서 안정화된다. 또한, 스텝 2에 있어서 플라즈마를 생성하지 않아도 되고, 즉 스텝 2를 실질적으로 생략할 수 있다. 스텝 3의 "Depo"에서는 TiCl4 가스를 처리 용기(4)내로 흘려서 Ti막을 형성한다. 이 때의 성막 시간은 30sec이다.
스텝 4의 "AFTDepo"에서는 RF를 정지하고, 원료 가스 도입 배관내의 원료 가스를 배출한다. 스텝 5의 "GasChang"에서는 H2 가스의 유량을 4000sccm로부터 2000sccm까지 감소시키고, 처리 용기(4)내의 처리 가스를 치환 배기한다. 스텝 6의 "PreNH3"에서는 플라즈마를 생성하기 전에 NH3 가스를 흘리기 시작하여 이 유량을 500 내지 3000sccm, 예컨대 1500sccm으로 설정하고, 처리 용기(4)내로 도입하여 안정화시킨다.
스텝 7의 "Nitride"에서는 상부 전극의 샤워 헤드(30)에 RF 450kHz를 인가하고, 먼저 성막한 Ti막을 질화한다. 또한, 이 때, Ar 가스, H2 가스는 처리 용기(4)내로 흐르고 있다. 이 질화 처리의 시간은 5 내지 120sec, 예컨대 30sec이다. 다음에, 스텝 8의 "RFStop"에서는 RF의 인가를 정지하여 질화 처리를 정지한다.
이 일련의 동작에 의한 프리코트 공정을 1사이클로 하여, 이후 동일한 일련의 조작을 복수회, 예컨대 50회 반복함으로써 적층 프리코트층이 형성된다. 다음에 제품 웨이퍼를 처리 용기(4)내에 반입하여, 웨이퍼상에 플라즈마 CVD로 Ti막을 형성하는 형성 공정이 실행된다.
상기 성막 방법에서는 Ti막의 질화 처리로서 플라즈마를 이용한 플라즈마 질화 처리를 실행한 경우에 대하여 설명했다. 그러나, 이 플라즈마 질화 처리 대신에 플라즈마를 이용하지 않고 열에 의한 질화 처리를 실행하도록 할 수도 있다. 이 열에 의한 질화 처리는 플라즈마 CVD에 의한 Ti막의 성막 두께로 스위치(62)를 오프하여 RF 전압의 인가를 정지한다. 이와 함께, TiCl4 가스를 정지하고, Ar 가스와 H2 가스의 공급을 유지하여, N(질소)을 포함하는 가스, 예컨대 NH3 가스를 공급하여 질화 처리를 실행한다. 대신에 NH3 가스, H2 가스를 각각 소정의 유량으로 공급을 실행하고, 플라즈마를 사용하지 않고 열에 의한 질화 처리를 실행할 수 있다. 질소를 포함하는 가스에는, 예컨대 MMH(모노메틸히드라딘)를 첨가할 수도 있고, MMH만이어도 좋다.
열에 의한 질화 처리를 실행하는 프로세스 조건은 다음과 같다. 각 가스의 유량은, 예컨대 NH3 가스가 5 내지 5000sccm, H2 가스가 50 내지 5000sccm, Ar 가스가 50 내지 2000sccm, N2 가스가 50 내지 2000sccm, MMH 가스가 1 내지 1000sccm 정도인 것이 바람직하다. 압력 및 재치대 온도는 각각 플라즈마 CVD에 의한 성막 스텝과 동일하다. 이 때의 프리코트막의 두께는 거의 0.4 내지 2㎛의 범위가 바람직하고, 보다 바람직하게는 대략 0.5 내지 0.9㎛이다.
다음에, 도 3b에 도시하는 방법에 대하여 설명한다. 이 방법은, 플라즈마를 사용하지 않는 열 CVD에 의해 직접적으로 TiN막을 프리코트막으로서 형성하는 방법이다. 즉, 처리 용기(4)내에 웨이퍼를 반입하지 않는 상태에서 처리 용기(4)내에 부착된 불필요한 부착물을 클리닝 처리 후에, 플라즈마를 이용하지 않고 열 CVD에 의해 직접적으로 TiN막을 형성한다. 이 때의 성막 가스는 TiCl4 가스와 NH3 가스와 N2 가스를 이용한다. 이 열 CVD에 의한 TiN막의 형성은, 반응 속도가 빠르기 때문에 성막 레이트가 높아서 단시간에 프리코트 공정을 실행할 수 있다. 게다가 스텝 커버리지도 양호(빠르기 때문)하기 때문에, 재치대(16)의 상면 뿐만 아니라, 측면이나 이면에도 충분히 TiN막을 실시할 수 있다.
이 열 CVD에 의한 TiN막의 프리코트막의 형성에서는, 도 3a에 도시한 바와 같이 반복을 실행하지 않고, 한번에 0.5㎛ 두께의 프리코트층(28)을 단시간에 형성할 수 있다. 이 경우, 프리코트층(28)의 막 두께는 재치대(16)로부터의 복사열량이 변화하지 않는 0.4 내지 2㎛가 바람직하다. 또한, 처리의 효율을 고려하여, 프 리코트층(28)의 두께는 20㎛ 이하, 바람직하게 10㎛ 미만, 예컨대 0.5 내지 0.9㎛로 한다.
도 3a에 도시하는 방법에서는 프리코트 공정은 64분 정도임에 반해, 도 3b에 도시하는 방법에서는 프리코트 공정은 34분 정도로 단축화할 수 있다. 도 3b의 프리코트 공정에 있어서의 프로세스 조건은 다음과 같다. 각 가스의 유량은, 예컨대 TiCl4 가스가 5 내지 100sccm, NH3 가스가 50 내지 5000sccm, N2 가스가 50 내지 5000sccm 정도이다. 또한, 압력 및 재치대(16)의 온도 및 프리코트 막 두께는 도 3a를 참조하여 설명한 경우와 각각 동일하다.
도 3b에 도시하는 방법은 도 3c에 도시하는 바와 같이 변경할 수 있다. 도 3c에 도시하는 방법에서는, 우선 도 3b에서 설명한 바와 같이 열 CVD에 의해 TiN막을 직접적으로 형성한다. 다음에, 플라즈마를 이용한 질화 처리, 혹은 플라즈마를 이용하지 않는 열에 의한 질화 처리(도 3a 참조)를 단시간만 실행한다. 이로써, 프리코트층(28)의 표면의 안정화가 보다 효과적으로 된다. 그 프로세스 조건 및 프리코트 막 두께는 상기와 동일한 조건이다.
도 3b에 도시하는 방법은 도 3d에 도시하는 바와 같이 변경할 수 있다. 도 3d에 도시하는 방법에서는, 우선 도 3b에서 설명한 바와 같이 열 CVD에 의해 TiN막을 직접적으로 형성한다. 다음에, 도 3a에 도시하는 플라즈마 CVD에 의한 Ti막의 성막 스텝과, 이 Ti막을 질화 처리하여 TiN을 포함하는 막으로 하는 질화 스텝을 적어도 1사이클만 실시한다. 이로써, 프리코트층(28)의 표면의 안정화가 보다 효 과적으로 된다.
또한, 도 3b, 도 3c 및 도 3d에 도시하는 각 방법은 다음과 같이 변경할 수 있다. (1) 도 3b 방법에 있어서, 열 CVD에 의해 TiN막을 형성할 때의 1회의 스텝을 단시간에 한다. 이로써, 1회의 사이클의 막 두께를 작게, 예컨대 5 내지 50㎚, 바람직하게는 20 내지 30㎚으로 설정하고, TiN을 반복하여 성막한다. (2) 도 3c의 방법에 있어서, 단시간의 TiN막의 성막 스텝과, 질화 스텝을 복수 사이클 반복하여 실행하여 소정 두께의 프리코트층(28)을 얻는다. (3) 도 3d의 방법에 있어서, 단시간의 TiN막의 성막 스텝과, 플라즈마 CVD에 의한 Ti막의 성막 스텝과, 질화 스텝을 복수 사이클 반복하여 실행하여 소정 두께의 프리코트층(28)을 얻는다. 이러한 경우, 프리코트층(28)의 두께는 예컨대 0.4 내지 2㎛가 바람직하다.
다음에, 재치대(16) 표면의 프리코트층(28)의 두께와, 반도체 웨이퍼의 표면에 퇴적되는 TiN막의 두께의 재현성의 관계에 대하여 설명한다. 상술한 바와 같이, 프리코트층(28)은 히터(18)의 가열에 유래하는 재치대(16)의 상면, 측면 및 하면으로부터의 복사열량을 실질적으로 포화시키는 두께 이상의 두께를 갖도록 설정된다. 환언하면, 프리코트층(28) 두께는 재치대의 온도를 실질적으로 대략 일정하게 했을 때에 그 막 두께가 변화되어도 재치대(16)로부터 방출되는 복사열량이 대략 일정하게 되는 범위의 두께로 설정된다.
종래 기술에 의하면, 처리 용기내에 웨이퍼를 반입하지 않고, 재치대의 표면에 1회로 소망하는 막 두께의 Ti막을 형성하고, 질화하여 프리코트막을 형성한다. 다음에, 웨이퍼를 반입하여 반도체 웨이퍼의 표면에 플라즈마 CVD에 의해 Ti막을 형성하고, 또한 이것을 질화함으로써 TiN막을 형성한다. 이 때, 처리 개시의 당초에는 웨이퍼 처리의 매수가 증가함에 따라, 샤워 헤드(30)의 온도도 상승하여 어느 정도 매수에 도달하면 온도는 대략 일정하게 된다.
처리 공간(S)에 발생하는 플라즈마에 의해, 발생하는 열량과, 재치대(16)로부터 방출되는 복사열량의 변화에 기인하여, 샤워 헤드(30)의 온도가 크게 변화된다. 샤워 헤드(30)의 온도가 변화되면, 이 근방에서 소비되는 TiCl4 가스의 선구물질(TiClx : X=1 내지 3)의 양이 변화된다. 그 결과, 웨이퍼상의 Ti막의 막 두께 및 비저항의 균일성 및 재현성이 불량해진다. 따라서, 재치대(16)로부터 방출되는 복사열량을 일정화시키는 것이 Ti막의 성막 처리의 재현성을 향상시키기 위해서 필요하게 된다.
도 4는 프리코트층의 막 두께와 저항 가열 히터의 소비 전력(%)의 관계를 도시하는 그래프이다. 이 데이터는 재치대(16)에 각종의 막 두께의 프리코트층을 실시하고, 재치대(16)의 온도를 정밀도 양호하게 일정한 온도(650℃)로 유지했을 때의 저항 가열 히터(18)에 있어서의 소비 전력을 나타낸다. 도 4에 도시하는 예에서는, 저항 가열 히터는 제 1 존과 제 2 존으로 나누어져 있고, 또한 소비 전력은 풀파워에 대한 퍼센트로 나타내어진다.
도 4에 도시하는 바와 같이, 프리코트층의 막 두께가 얇은 범위에서는, 막 두께의 변화에 대하여 저항 가열 히터(18)의 소비 전력도 크게 변동한다. 이것은, 재치대(16)의 온도를 650℃로 일정하게 유지함으로써, 재치대(16)로부터 방출되는 복사열량이 크게 변동하는 것을 의미한다. 프리코트층의 막 두께가 0.5㎛에 도달하면, 소비 전력은 대략 안정되어져 일정한 변동 범위내로 된다. 즉, 프리코트층의 막 두께가 0.5㎛ 이상에서는, 재치대(16)로부터 방출되는 복사열량은 대략 일정하게 된다(실질적으로 포화함).
또한 보충적으로 상술한 바와 같이 프리코트층의 막 두께를 변화시켰을 때의 처리 용기(4)내의 플라즈마의 정합을 조사하기 위해서, 매칭 회로의 정합에 대해서도 검토했다. 도 5는 프리코트층의 막 두께를 변화시켰을 때의 매칭 회로(60)의 로드 위치와 튠 위치의 변화를 나타내는 그래프이다. 여기서, 로드 위치란 배리어블 인덕터의 정합 위치이고, 튠 위치란 배리어블 콘덴서의 정합 위치이다. 또한, 매칭 회로(60)에서는, 소정 전력의 RF 전력을 인가할 때에, 반사파가 제로로 되도록 자동적으로 임피던스가 조정되고, 그 때에 로드 위치 및 튠 위치가 변동한다.
도 5에 도시하는 바와 같이, 프리코트층의 막 두께가 0.5 미만의 얇은 영역에서 매칭 변화가 크고, 처리 용기(4)내의 플라즈마의 정합이 크게 변동한다. 막 두께가 대략 0.5㎛ 이상보다 두꺼워지면, 플라즈마의 정합의 변화가 매우 적어져서 안정화된다.
이상과 같은 결과에 기초하여, 본 실시 형태의 처리 장치(방법)와 종래의 처리 장치(방법)를 이용하여, 50장의 제품 웨이퍼에 대하여 실제로 Ti막을 성막하는 실험을 실행했다. 도 6은, 실시 형태의 처리 장치와 종래의 처리 장치를 이용하여 제품 웨이퍼를 처리했을 때의 Ti막의 비저항의 변화를 도시하는 그래프이다.
도 6에 있어서, 곡선(A)은 0.36㎛의 두께의 프리코트층(도 3a에서 18 사이클 실시)을 실시한 재치대를 채용한 종래의 처리 장치를 도시한다. 곡선(B)은 플라즈마 CVD를 이용하여 0.5㎛ 두께의 프리코트층(도 3a에서 50 사이클 실시)을 실시한 재치대를 채용한 본 실시 형태의 제 1 실시예의 처리 장치를 도시한다. 곡선(C)은 열 CVD를 이용하여 0.5㎛ 두께의 프리코트층(도 3c)을 실시한 재치대를 채용한 본 실시 형태의 제 2 실시예의 처리 장치를 도시한다.
도 6에 도시하는 바와 같이, 각 곡선 A 내지 C 모두 제품 웨이퍼 처리 매수가 증가함에 따라서, 비저항이 조금씩 상승한다. 이 경우, 종래의 처리 장치를 도시하는 곡선(A)의 변화는 크기 때문에, 웨이퍼 사이의 비저항값의 균일성은 3.1%이고, 그다지 양호하지 않다. 이에 반하여, 제 1 실시예를 나타내는 곡선(B)의 변화는 작기 때문에, 웨이퍼 사이의 비저항값의 균일성은 2.3%까지 저하하여, 양호한 결과를 나타낸다. 또한, 제 2 실시예를 나타내는 곡선(C)의 변화는 더욱 작기 때문에, 웨이퍼간의 비저항값의 균일성은 1.5%까지 대폭 저하하고, 특히 양호한 결과를 나타낸다.
이와 같이, 플라즈마 CVD를 이용한 곡선(B)보다도 열 CVD를 이용한 곡선(C)의 특성이 양호한 이유는 다음과 같다. 즉, 열 CVD에 의한 성막 처리는 스텝 커버리지가 양호하기 때문에, 재치대(16)의 이면에까지 충분히 프리코트층(28)이 부착된다(도 2a 참조). 이 때문에, 제품 웨이퍼의 처리시에 있어서의 재치대(16)로부터의 복사열량의 방출이 작아지고, 그 변화가 보다 작아진다.
도 3b 및 도 3c에 도시한 바와 같이, TiN막으로 이루어지는 프리코트층(28)을 플라즈마 없는 열 CVD에 의해 성막한 경우, 이른바 점프 현상이 생기는 경우가 있다. 점프 현상이란, 1장째의 제품 웨이퍼에 대하여 플라즈마 CVD를 이용하여 Ti막을 성막한 경우, 최초의 웨이퍼의 비저항이 매우 높아지는 현상이다. 이 점프 현상이 발생하는 이유는 다음과 같다. 즉, 재치대(16)의 온도를 예컨대 650℃로 정밀도 양호하게 유지해도, 플라즈마 CVD의 처리를 실행하는 경우, 플라즈마로부터의 에너지를 샤워 헤드(30)가 받는다. 이 때문에, 샤워 헤드(30)의 표면의 온도가, 열 CVD의 처리를 실행하는 경우보다도 어느 정도의 온도, 예컨대 프로세스 온도에도 의존하지만 10℃ 정도 높아진다. 이 때문에, 이 온도차에 기인하여 상술한 바와 같이 1장째의 제품 웨이퍼에 점프 현상이 발생한다.
이 점프 현상의 발생을 억제하기 위해, 열 CVD에 의해 TiN막으로 이루어지는 프리코트층(28)을 성막할 때에는, 상술한 샤워 헤드(30) 표면의 온도차 10℃를 잃도록 제어한다. 이 때문에, 재치대(16)의 온도를 조금 높게, 예컨대 상술한 경우에는 20℃ 정도 높게 설정한다. 이로써, 샤워 헤드(30)의 표면의 온도가, 플라즈마 CVD에 의해 Ti막의 성막 처리를 실행할 때와 대략 동일하게 된다. 그 결과, 상기한 1장째의 제품 웨이퍼에 점프 현상이 발생하는 것을 억제할 수 있다.
도 7은 프리코트층의 형성시의 온도와 웨이퍼의 성막 온도의 관계가 프리코트막 두께 및 면간 균일성에 미치는 영향을 나타내는 그래프이다. 도 7에 있어서, 곡선(X)은 프리코트층의 형성시의 온도와 웨이퍼 성막 온도를 동일하게 설정한 경우를 도시한다. 곡선(Y)은 프리코트층의 형성시의 온도를 웨이퍼 성막 온도보다도 높게(예컨대 10 내지 30℃, 바람직하게는 15 내지 25℃ 높음) 설정한 경우를 나타낸다. 곡선(Y)에 나타내는 바와 같이, 웨이퍼 성막시의 온도보다도, 프리코트층의 형성시의 온도를 조금, 예컨대 20℃ 정도 높게 한 쪽이, 막 두께나 비저항값 등의 면내 균일성, 즉 재현성을 향상할 수 있다.
일반적으로 처리 장치는 항상 연속적으로 가동하는 것은 아니고, 처리해야 할 반도체 웨이퍼가 없어졌을 때에는, 재치대(16)에 프리코트층이 부착된 상태에서 몇시간 내지 수일의 장시간에 걸쳐서 가동하지 않을 때가 있다. 이 때에는, 장치는 이른바 아이들링 운전되고, 이로써 필요시에는 단시간에 성막 처리를 개시할 수 있다. 전형적으로는 아이들링 운전에서는, 장치 자체의 전원을 끄는 것이 아니고, 재치대(16)의 온도를 높게 해 두며, 또한 처리 용기(4)내에는 불활성 가스, 예컨대 Ar 가스, N2 가스를 미소량 계속 흘린다. 또한, 장치의 유지 보수후에도 동일한 상태가 발생한다.
본 발명자들은 아이들링 운전으로부터 성막 처리를 개시했을 때에, 최초의 1장째 내지 5장째 정도의 제품 웨이퍼의 퇴적막의 비저항이 커지는 경우가 있는 것을 발견했다. 그 비저항은 이에 후속하는 제품 웨이퍼의 퇴적막의 비저항보다도 허용값을 넘어 꽤 크다.
이 문제를 해소하기 위해서, 단시간, 혹은 장시간에 걸쳐서 아이들링 운전을 한 후에 성막 처리를 재개할 때, 이하와 같은 안정화 처리를 실행한다. 즉, 제품 웨이퍼를 반입하기 직전에, 도 3a에 도시하는 바와 같은, 플라즈마 CVD에 의해 Ti막을 형성하는 성막 스텝과, 이 Ti막을 질화하여 TiN을 포함하는 막으로 하는 질화 스텝으로 이루어지는 1사이클을 적어도 1회 실행한다. 이 대신에, 도 3b 내지 도 3d에 도시하는 프리코트 공정의 열CVD에 의한 TiN막의 성막 스텝을 단시간만 적어도 1회 실행하도록 할 수도 있다. 어느 경우도 이 안정화 처리는 단시간에, 5초간 내지 180초간, 바람직하게는 30초간 내지 60초간 정도의 것으로 한다.
이에 의하면, 아이들링 운전에 의해 표면이 산화된 프리코트층의 표면에, 상기 조작에 의해 새로운 얇은 TiN을 포함하는 막이 부착된다. 이로써, 프리코트층의 표면이 안정화하고, 재치대(16)로부터의 복사열량이 대략 일정해진다. 그 결과, 아이들링 운전으로부터 성막 처리를 개시한 직후의 몇매의 웨이퍼에, 퇴적막의 비저항이 과도하게 커지는 현상이 발생하는 것이 억제되고, 면내 및 면간의 균일성을 향상할 수 있다.
도 8은 처리 장치를 장시간에 걸쳐서 아이들링 운전한 후에 성막을 개시했을 때의 1장째의 제품 웨이퍼에 있어서의 퇴적막의 비저항을 도시하는 그래프이다. 도 8에 있어서, 전반이 종래 장치에 의한 실험 결과를 도시하고, 후반이 본 실시 형태의 장치(1사이클의 프리코트를 실시)에 의한 실험 결과를 도시한다. 도 8에 도시하는 예에서는, 적당한 시기에 클리닝 조작이 실행된다. 각 플롯의 직전은 장시간, 예컨대 몇시간의 아이들링 운전이 실행되고 있다.
도 8에 도시하는 바와 같이, 종래 장치의 경우, 포인트(X1 내지 X3)에 있어서, 비저항이 허용 범위를 넘어서 큰 값으로 된다. 한편, 본 실시 형태의 장치의 경우, 모두 비저항의 허용 범위내로 들어간다. 즉, 처리 용기내의 재치대에 프리코트층이 형성되어 있어도, 성막전에 단시간의 안정화 처리를 실시함으로써, 성막 처리를 안정하게 재현성 양호하게 실행할 수 있다. 또한, 이 안정화 처리는, 아이 들링 운전의 장단에 관계없이, 제품 웨이퍼의 처리전에 실행하는 것이 바람직하다.
(제 2 실시 형태)
상술한 예에서는, 처리 용기(4)내를 클리닝 처리한 직후, 혹은 처리 장치(2)를 아이들링 운전한 후, 제품 웨이퍼를 재치하기 시작하기 직전에 프리코트 공정을 실행하여 처리 용기(4)내의 상태를 안정화시킨다. 이 경우, 프리코트 공정으로서, 특히 플라즈마를 이용하여 플라즈마 CVD에 의한 Ti 성막 처리와 플라즈마를 이용한 질화 처리를 실행하면(특히 도 3a 및 도 3d의 경우), 문제가 생기는 것이 발견되었다. 즉, 다음에 재치하는 최초의 1장째의 제품 웨이퍼에만, 방전 흔적이 발견되어 부분적으로 막질을 열화시키는 경우가 있다.
이 방전이 발생하는 메커니즘은 다음과 같이 추찰된다. 도 9a 및 도 9b는 반도체 웨이퍼와 재치대 사이에 방전이 발생하는 원인을 설명하기 위한 설명도이다. 즉, 도 9a에 도시하는 바와 같이, TiCl4 가스와 H2 가스를 이용하여 플라즈마 CVD에 의해 Ti막을 재치대(16)상에 성막할 때, TiCl4 가스가 플라즈마로 분해하여 Cl 마이너스 이온이 발생한다. 이 마이너스 이온에 의해, 재치대(16)의 표면이 마이너스 전하로 대전된다. 이 때, H 플러스 이온도 발생하지만, Cl 마이너스 이온이 지배적으로 된다.
다음에, 도 9b에 도시하는 바와 같이, NH3 플라즈마에 의한 질화 처리가 실행되고, 이 질화 처리에서는 NH3이 분해되어서 주로 H 플러스 이온이 발생한다. 이 플러스 이온에 의해, 재치대(16)의 표면은 어느 정도 전기적으로 중화되지만, 여전 히 재치대(16)의 표면은 마이너스로 대전된다.
이러한 상황하에서, 제품 웨이퍼를 재치대(16)의 표면에 재치하여 플라즈마 CVD에 의해 웨이퍼 표면에 Ti막을 형성하면, 이번에는 웨이퍼 자체가 대전된다. 그 결과, 웨이퍼(W)와 마이너스로 큰 전하로 대전되어 있던 재치대(16)의 사이에 있어서, 특히 전하가 집중되는 주연부에 방전이 발생하고, 이 주연부에 있어서의 막질을 열화시킨다.
즉, 마이너스 이온을 생성하는 처리 가스를 사용하는 프로세스 정도, 재치대(16)의 대전량이 커진다. 이 경우, 이 다음에 처리되는 웨이퍼와 재치대 사이의 전위차가 커져서 방전이 발생한다. 또한, 마이너스 이온을 발생시키기 용이한 가스는, 할로겐 화합물, 예컨대 TiCl4 가스와 같은 할로겐화 금속 CF계 가스이다. 이러한 방전은 1장째에 처리하는 웨이퍼에 대해서만 발생하고, 그 이후에 연속해서 처리되는 제품 웨이퍼에 대해서는 방전이 발생하지 않는다.
이러한 관점에서 본 실시 형태에 있어서는, 처리 용기(4)내에 전리에 의해 주로 제 1 극성의 이온을 발생시키는 가스를 공급하여 플라즈마 CVD에 의해 제 1 처리를 실행하는 공정 후, 처리 용기(4)내의 상태를 안정화시키는 안정화 처리를 실행한다. 안정화 처리는, 전리에 의해 주로 제 1 극성과 역인 제 2 극성의 이온이 발생하는 안정화 처리 가스를 처리 용기(4)내에 공급하여 플라즈마화하도록 설정된다. 안정화 처리에 의해, 제 1 처리에 의해 대전된 재치대(16)의 표면이 전기적으로 중화된다.
상술한 제 1 처리의 일 예는, 상술한 바와 같이, 성막 가스에 의해, 재치대(16)의 상면을 피복하는 CVD 프리코트층을 형성하는 처리이다. 이 제 1 처리의 다른 예는, 성막 가스에 의해 재치대(16)상의 선행 기판상에 CVD막을 형성하는 처리이다. 이 후자의 경우, 통상, 제 1 처리와 안정화 처리의 사이에서 장치가 아이들링 운전으로 되어 있는 것을 상정하고 있다.
환언하면, 처리 장치의 아이들링 운전 후에 제품 웨이퍼를 처리할 때나, 프리코트 공정을 실행한 후에 제품 웨이퍼를 처리할 때, 그 제품 웨이퍼의 처리를 개시하기 직전에 재치대(16)의 표면을 안정화시키는 안정화 처리를 실행한다. 이로써, 예컨대 재치대(16)의 표면의 대전량을 억제하여 안정화하는 동시에, 재치대(16)의 표면도 재료적으로 안정화시킨다.
이 안정화 처리는, 예컨대 제품 웨이퍼에 대하여 성막 처리를 실행할 때에 이용하는 처리 가스로부터, 금속 함유 재료 가스를 제외한 다른 처리 가스를 처리 용기(4)내에 공급하면서 플라즈마를 생성함으로써 실행할 수 있다. 구체적으로는, 본 실시 형태의 경우, 금속 함유 재료 가스인 TiCl4 가스를 제외한 다른 처리 가스, 즉 NH3 가스와 H2 가스와 Ar 가스를 공급하면서 플라즈마를 생성한다. 이로써 재치대(16)의 표면의 박막을 질화 혹은 개질하는 동시에, 재치대(16) 표면의 전하(대전량)를 억제한다. 여기서, N2, NH3, MMH 중 적어도 1개의 가스와, Ar 가스의 혼합 가스로 플라즈마 처리를 실행할 수도 있다. 또한, 이 처리는 다른 금속 함유 재료 가스, 예컨대 TiI4 가스, TaCl5 가스에 대해서도 유효하다.
도 10a 및 도 10b는 안정화 처리를 실행하기 위한 다른 방법을 각각 도시하는 타임 차트이다. 도 10a에 도시하는 방법에서는, 클리닝 처리 후의 프리코트 공정과, 1장째의 제품 웨이퍼의 처리의 사이, 및 아이들링 운전(I) 후에 1장째의 제품 웨이퍼의 처리를 개시하기 직전에, 각각 안정화 처리를 실행한다. 도 10b에 도시하는 방법에서는, 아이들링 운전(I) 후에 제품 웨이퍼의 처리를 개시할 때에 다시 프리코트 공정을 실행하고, 이 프리코트 공정과 1장째의 제품 웨이퍼의 처리 사이에 안정화 처리를 실행한다.
또한, 장치 아이들링 운전은, 예컨대 2개의 피처리 기판에 대한 주 성막 처리 사이의 빈 시간이 60초 이상인 경우에 자동적으로 개시하도록 설정할 수 있다. 전형적으로는, 아이들링 운전에서는, 장치 자체의 전원을 끄는 일은 없고, 재치대(16)의 온도를 높게 해 두고, 또한 처리 용기4내에는 불활성 가스, 예를 들면 Ar 가스, N2 가스를 미소량 계속해서 흘린다.
도 13은 상기 안정화 처리의 구체적인 프로세스 조건의 일 예를 도시한 도면이다. 이러한 안정화 처리를 실행함으로써, 이 직후의 제 1장째의 제품 웨이퍼와 재치대(16)의 사이에 이상 방전이 발생하는 것을 억제하는 것이 가능해진다.
도 13의 각 스텝은, 도 12 중으로부터 플라즈마 CVD에 의한 Ti막의 성막 스텝과 이에 관련된 스텝을 제외한 것이다. 도 13에 도시하는 바와 같이, 프로세스 온도는 640℃로 일정하게 유지되고, 또한 프로세스 압력도 667㎩로 일정하게 유지된다.
먼저, 재치대(16)가 대략 소정의 프로세스 온도에 이르는 것으로 한다. 스텝 1의 "PreFlow"에서는, 처리 용기(4)내에 Ar 가스와 H2 가스를 흘리고, 각 가스의 유량을 안정화시킨다. 이 때의 각 가스의 가스 유량은 Ar 가스가 500 내지 3000sccm, 예컨대 1600sccm, H2 가스가 1000 내지 5000sccm, 예컨대 4000sccm이다. 스텝 2의 "GasChang"에서는, 다음 스텝에서 NH3 가스를 공급하기 위한 준비로서 H2 가스의 유량을 4000sccm 내지 2000sccm로 감소시킨다. 스텝 3의 "PreNH3"에서는 NH3을 흘리기 시작하여 이 가스 유량을 안정화시킨다. 이 NH3 가스 유량은 500 내지 3000sccm, 예컨대 1500sccm이다.
스텝 4의 "Nitride"에서는 전술한 제 3 스텝의 가스 유량을 유지한다. 그리고 RF(고주파)를 상부 전극의 샤워 헤드(30)에 인가하여 처리 용기(4)내에 플라즈마를 생성하고, 재치대(16)의 표면에 부착되는 막을 질화 혹은 개질하여 안정화시킨다. 이 경우, 도 3a 내지 도 3d의 프리코트 공정과는 달리, 플라즈마 CVD에 의한 Ti막의 성막 처리를 실행하고 있지 않다. 이 때문에, 재치대의 표면이 마이너스 전하로 대전되지 않는다. 이 때의 처리 시간은 5 내지 120sec 예컨대 40sec이다. 다음에, 스텝 5의 "RFStop"에서는 RF의 인가를 정지한다.
상술한 스텝 1 내지 스텝 5를 1 사이클로 하는 경우, 이 사이클을 복수회 반복하여 실행할 수도 있고, 1 사이클 실행하기만 해도 좋다. 이 안정화 처리 후에 즉시 통상의 제품 웨이퍼의 성막 처리를 실행한다. 또한, 스텝 1을 생략하고, 스 텝 2를 프리 플로우로 하여 여기서부터 개시할 수도 있다.
재치대(16)의 표면은 거의 대전되어 있지 않기 때문에, 1장째의 제품 웨이퍼에 대하여 플라즈마 처리에 의해 Ti막을 퇴적시켜도 문제가 생기지 않는다. 즉, 재치대(16)와 웨이퍼의 전위차는 그만큼 커지지 않기 때문에, 양자간에 방전이 발생하는 것을 방지할 수 있다. 또한, 이 안정화 처리는, 아이들링 운전의 장단에 관계없이, 제품 웨이퍼의 처리전에 실행하는 것이 바람직하다.
도 11a 및 도 11b는 안정화 처리의 유무와 1장째의 제품 웨이퍼에 있어서의 Ti막의 비저항의 관계를 도시하는 도면이다. 도 11a는 안정화 처리를 실행했을 때의 비저항의 분포를 도시한다. 도 11b는 안정화 처리를 실행했을 때의 비저항의 분포를 도시한다.
도 11a에 있어서, 화살표로 도시하는 웨이퍼의 주변부에 흑색으로 표시된 부분이 비저항(Rs)의 특이점이 발생하는(특성이 대폭 열화하고 있음) 부분이다. 이 때, 비저항의 최대값과 최소값의 차는 9.97이고, 면내 균일성은 4.62%이다.
이에 대하여, 도 11b의 경우, 상기한 바와 같은 비저항의 특이점은 발생하고 있지 않고, 비저항이 양호한 분포를 도시한다. 이 때, 비저항의 최대값과 최소값의 차는 3.78이고, 면내 균일성은 2.36%이다. 즉, 도 11a의 결과에 비해, 도 11b의 결과는, 면내 균일성이 대폭 개선되어 있다.
상기한 안정화 처리는 도 3a 내지 도 3d의 모든 성막 방법에 있어서 가할 수 있다. 또한 제품 웨이퍼에 대하여 플라즈마 CVD에 의해 금속막을 성막하는 경우 뿐만 아니라, 플라즈마 CVD에 의해 금속 함유막을 성막하는 경우, 혹은 열 CVD에 의해 금속막이 금속 함유막을 성막하는 경우에도 상기 안정화 처리를 실행하도록 할 수도 있다.
또한, 제 1 및 제 2 실시 형태에 있어서 설명한 가스 유량이나 압력이나 온도 등의 프로세스 조건은, 간단히 일 예를 나타낸 것에 지나지 않는다. 마찬가지로, 처리 장치의 구조도 일 예를 나타낸 것에 지나지 않는다. 예컨대, 플라즈마용 RF 전원(56)의 주파수는 450㎑가 아니고, 다른 주파수를 이용할 수도 있다. 플라즈마 발생 수단으로서 마이크로파를 이용할 수도 있다.
제 1 및 제 2 실시 형태에 있어서 Ti막을 성막하는 경우를 예로 들어서 설명했다. 이 밖에, 본 발명은 텅스텐(W) 등의 금속막, 혹은 텅스텐 실리사이드(WSix)나 탄탈 옥사이드(TaOx:Ta2O5), TiN 등의 금속 함유막을 성막하는 경우에도 적용할 수 있다. 또한, 본 발명은 TiN막, HfO2막, RuO2막, Al2O3막 등을 형성하는 경우에도 적용할 수 있다.
반도체 웨이퍼의 사이즈는 6인치(150㎜), 8인치(200㎜), 12인치(300㎜) 및 12인치 이상(14인치 등)의 어느 것이어도 무방하다. 피처리 기판으로는 반도체 웨이퍼에 한정되지 않고, 유리 기판, LCD 기판 등이어도 무방하다. 재치대의 가열 수단은, 저항 발열 히터에 한정하지 않고, 가열 램프이어도 된다.
본 발명에 의하면, 피처리 기판상에 형성되는 막 중 적어도 면간 균일성을 높게 하는 것이 가능한, 반도체 처리용의 재치대 장치, 성막 장치 및 성막 방법을 제공할 수 있는 효과가 있다.
Claims (26)
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
- 진공 흡인 가능하게 이뤄진 처리 용기내에 배치하는 재치대상의 피처리체의 표면에 플라즈마에 의해 막을 형성하는 성막 처리 방법에 있어서,상기 처리 용기내에 제 1 극성의 이온을 생성하는 성막 가스를 도입하고, 상기 성막 가스의 플라즈마를 생성해서, 상기 플라즈마에 의해 상기 재치대의 표면에 제 1 막을 형성하고, 상기 재치대 표면에 마이너스의 전하를 대전하는 제 1 공정과,상기 처리 용기내에 제 1 극성과 역의 제 2 극성을 생성하는 처리 가스를 도입하고, 상기 처리 가스의 플라즈마를 생성해서 플러스 이온을 생성하고, 상기 플라즈마에 의해 상기 막을 처리하는 것에 의해 상기 전하를 상기 플러스 이온에 의해 중화하는 제 2 공정과,상기 처리 용기내에 상기 피처리체를 반입해서, 상기 재치대에 재치하는 공정과,상기 처리 용기내에 상기 제 1 극성을 생성하는 처리 가스를 도입해서, 상기 성막 가스의 플라즈마를 생성하고, 상기 피처리체상에 제 2 막을 형성하는 공정을 포함하는 것을 특징으로 하는성막 처리 방법.
- 제 24 항에 있어서,상기 제 1 막은, 상기 재치대의 온도를 일정하게 했을 때에, 상기 막을 형성한 때의 상기 막 두께가 변화해도 상기 재치대로부터의 복사열량의 방출이 일정하게 되는 범위내의 두께 0.4㎛ 내지 20㎛인 것을 특징으로 하는성막 처리 방법.
- 제 24 항 또는 제 25 항에 있어서,상기 제 1 막을 형성한 상태에서, 상기 성막 처리 장치가 성막 처리되지 않는 아이들링 상태를 형성하는 공정을 더 구비하는 것을 특징으로 하는성막 처리 방법.
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003024264 | 2003-01-31 | ||
| JPJP-P-2003-00024264 | 2003-01-31 | ||
| JPJP-P-2003-00199377 | 2003-07-18 | ||
| JP2003199377A JP4325301B2 (ja) | 2003-01-31 | 2003-07-18 | 載置台、処理装置及び処理方法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020057005619A Division KR100892789B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060097070A KR20060097070A (ko) | 2006-09-13 |
| KR100824088B1 true KR100824088B1 (ko) | 2008-04-21 |
Family
ID=32828928
Family Applications (5)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020067016824A KR100824088B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
| KR1020087029222A KR20080109100A (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 장치 및 성막 처리 방법 |
| KR1020087015988A KR100960162B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
| KR1020057005619A KR100892789B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
| KR1020107009366A KR20100049704A (ko) | 2003-01-31 | 2003-12-26 | 성막 장치 |
Family Applications After (4)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020087029222A KR20080109100A (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 장치 및 성막 처리 방법 |
| KR1020087015988A KR100960162B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
| KR1020057005619A KR100892789B1 (ko) | 2003-01-31 | 2003-12-26 | 성막 처리 방법 |
| KR1020107009366A KR20100049704A (ko) | 2003-01-31 | 2003-12-26 | 성막 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20050257747A1 (ko) |
| JP (1) | JP4325301B2 (ko) |
| KR (5) | KR100824088B1 (ko) |
| WO (1) | WO2004067799A1 (ko) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4325301B2 (ja) * | 2003-01-31 | 2009-09-02 | 東京エレクトロン株式会社 | 載置台、処理装置及び処理方法 |
| WO2007000469A1 (en) * | 2005-06-29 | 2007-01-04 | Oc Oerlikon Balzers Ag | Method for manufacturing flat substrates |
| JP2007165479A (ja) * | 2005-12-12 | 2007-06-28 | Tokyo Electron Ltd | 成膜装置のプリコート方法、成膜装置及び記憶媒体 |
| JP5140957B2 (ja) * | 2005-12-27 | 2013-02-13 | 東京エレクトロン株式会社 | 成膜装置 |
| KR100886989B1 (ko) * | 2006-04-21 | 2009-03-04 | 도쿄엘렉트론가부시키가이샤 | Ｔｉ 막의 성막 방법 및 컴퓨터 판독 가능 기억 매체 |
| KR20070104253A (ko) * | 2006-04-21 | 2007-10-25 | 동경 엘렉트론 주식회사 | Ｔｉ 막의 성막 방법 및 컴퓨터 판독 가능 기억 매체 |
| WO2007125836A1 (ja) * | 2006-04-24 | 2007-11-08 | Tokyo Electron Limited | Ｔｉ膜の成膜方法 |
| WO2007125837A1 (ja) * | 2006-04-24 | 2007-11-08 | Tokyo Electron Limited | Ｔｉ膜の成膜方法 |
| KR100716263B1 (ko) | 2006-05-19 | 2007-05-08 | 주식회사 아토 | 건식 식각 장치 |
| KR100761757B1 (ko) | 2006-08-17 | 2007-09-28 | 삼성전자주식회사 | 막 형성 방법 |
| KR101139165B1 (ko) | 2006-10-19 | 2012-04-26 | 도쿄엘렉트론가부시키가이샤 | Ｔｉ계 막의 성막 방법 및 기억 매체 |
| KR101207593B1 (ko) * | 2007-03-28 | 2012-12-03 | 도쿄엘렉트론가부시키가이샤 | Cvd 성막 장치 |
| JP2008311457A (ja) * | 2007-06-15 | 2008-12-25 | Renesas Technology Corp | 半導体装置の製造方法 |
| DE102007033685A1 (de) * | 2007-07-19 | 2009-01-22 | Robert Bosch Gmbh | Verfahren zum Ätzen einer Schicht auf einem Silizium-Halbleitersubstrat |
| JP4470970B2 (ja) | 2007-07-31 | 2010-06-02 | 東京エレクトロン株式会社 | プラズマ処理装置 |
| JP5492789B2 (ja) * | 2008-12-12 | 2014-05-14 | 東京エレクトロン株式会社 | 成膜方法および成膜装置 |
| TWI431149B (zh) * | 2009-12-24 | 2014-03-21 | Lig Adp Co Ltd | 化學氣相沈積設備及其控制方法 |
| JP6071537B2 (ja) * | 2012-12-26 | 2017-02-01 | 東京エレクトロン株式会社 | 成膜方法 |
| JP6100564B2 (ja) * | 2013-01-24 | 2017-03-22 | 東京エレクトロン株式会社 | 基板処理装置及び載置台 |
| US10557190B2 (en) * | 2013-01-24 | 2020-02-11 | Tokyo Electron Limited | Substrate processing apparatus and susceptor |
| KR102637922B1 (ko) * | 2016-03-10 | 2024-02-16 | 에이에스엠 아이피 홀딩 비.브이. | 플라즈마 안정화 방법 및 이를 이용한 증착 방법 |
| WO2017169556A1 (ja) * | 2016-03-30 | 2017-10-05 | 東京エレクトロン株式会社 | プラズマ電極およびプラズマ処理装置 |
| KR102527232B1 (ko) * | 2018-01-05 | 2023-05-02 | 삼성디스플레이 주식회사 | 표시 장치의 제조장치 및 표시 장치의 제조방법 |
| JP7080111B2 (ja) * | 2018-06-19 | 2022-06-03 | 東京エレクトロン株式会社 | 金属膜の形成方法及び成膜装置 |
| JP2022507368A (ja) | 2018-11-14 | 2022-01-18 | ラム リサーチ コーポレーション | 次世代リソグラフィにおいて有用なハードマスクを作製する方法 |
| KR102490340B1 (ko) * | 2018-11-22 | 2023-01-19 | 주식회사 원익아이피에스 | 기판처리장치 및 이를 이용한 기판처리방법 |
| EP3990984A4 (en) * | 2019-06-27 | 2023-07-26 | Lam Research Corporation | DEVICE FOR DRY DEPOSITION OF PHOTOVARNISH |
| JP7238687B2 (ja) * | 2019-08-16 | 2023-03-14 | 東京エレクトロン株式会社 | 成膜装置及び成膜方法 |
| US11566324B2 (en) * | 2020-02-27 | 2023-01-31 | Applied Materials, Inc. | Conditioning treatment for ALD productivity |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010051723A (ko) * | 1999-11-17 | 2001-06-25 | 히가시 데쓰로 | 프리코트막의 형성방법, 성막장치의 아이들링 방법,재치대 구조, 성막장치 및 성막방법 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5993916A (en) * | 1996-07-12 | 1999-11-30 | Applied Materials, Inc. | Method for substrate processing with improved throughput and yield |
| JPH10237662A (ja) * | 1996-12-24 | 1998-09-08 | Sony Corp | 金属膜のプラズマｃｖｄ方法、および金属窒化物膜の形成方法ならびに半導体装置 |
| JP3624628B2 (ja) * | 1997-05-20 | 2005-03-02 | 東京エレクトロン株式会社 | 成膜方法及び成膜装置 |
| US6635569B1 (en) * | 1998-04-20 | 2003-10-21 | Tokyo Electron Limited | Method of passivating and stabilizing a Ti-PECVD process chamber and combined Ti-PECVD/TiN-CVD processing method and apparatus |
| JP3292171B2 (ja) * | 1999-03-29 | 2002-06-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| CN1187795C (zh) * | 1999-04-20 | 2005-02-02 | 东京电子株式会社 | 在单一腔室中淀积包含有钛和氮化钛薄膜的堆叠层的方法 |
| JP4547744B2 (ja) * | 1999-11-17 | 2010-09-22 | 東京エレクトロン株式会社 | プリコート膜の形成方法、成膜装置のアイドリング方法、載置台構造及び成膜装置 |
| JP4505915B2 (ja) * | 2000-01-13 | 2010-07-21 | 東京エレクトロン株式会社 | 成膜方法 |
| JP2002371360A (ja) * | 2001-06-15 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 半導体の製造方法 |
| JP2003100743A (ja) * | 2001-09-26 | 2003-04-04 | Hitachi Kokusai Electric Inc | 半導体デバイスの製造方法 |
| JP4325301B2 (ja) * | 2003-01-31 | 2009-09-02 | 東京エレクトロン株式会社 | 載置台、処理装置及び処理方法 |
-
2003
- 2003-07-18 JP JP2003199377A patent/JP4325301B2/ja not_active Expired - Lifetime
- 2003-12-26 KR KR1020067016824A patent/KR100824088B1/ko active IP Right Grant
- 2003-12-26 KR KR1020087029222A patent/KR20080109100A/ko not_active Application Discontinuation
- 2003-12-26 WO PCT/JP2003/016961 patent/WO2004067799A1/ja active Application Filing
- 2003-12-26 KR KR1020087015988A patent/KR100960162B1/ko active IP Right Grant
- 2003-12-26 KR KR1020057005619A patent/KR100892789B1/ko active IP Right Grant
- 2003-12-26 KR KR1020107009366A patent/KR20100049704A/ko not_active Application Discontinuation
-
2005
- 2005-07-29 US US11/192,047 patent/US20050257747A1/en not_active Abandoned
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010051723A (ko) * | 1999-11-17 | 2001-06-25 | 히가시 데쓰로 | 프리코트막의 형성방법, 성막장치의 아이들링 방법,재치대 구조, 성막장치 및 성막방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100892789B1 (ko) | 2009-04-10 |
| KR20080109100A (ko) | 2008-12-16 |
| JP2004285469A (ja) | 2004-10-14 |
| KR20060097070A (ko) | 2006-09-13 |
| KR20080068148A (ko) | 2008-07-22 |
| JP4325301B2 (ja) | 2009-09-02 |
| KR20050054983A (ko) | 2005-06-10 |
| US20050257747A1 (en) | 2005-11-24 |
| KR20100049704A (ko) | 2010-05-12 |
| WO2004067799A1 (ja) | 2004-08-12 |
| KR100960162B1 (ko) | 2010-05-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100824088B1 (ko) | 성막 처리 방법 | |
| KR102571839B1 (ko) | 성막 장치 및 성막 방법 | |
| KR100684910B1 (ko) | 플라즈마 처리 장치 및 그의 클리닝 방법 | |
| US20210140044A1 (en) | Film forming method and film forming apparatus | |
| KR101251133B1 (ko) | 필름 증착 방법, 컴퓨터 판독 가능 매체, 반도체 디바이스 및 원자층 증착 시스템 | |
| KR101991574B1 (ko) | 성막 장치, 및 그것에 이용하는 가스 토출 부재 | |
| CN107408493B (zh) | 脉冲氮化物封装 | |
| US9163309B2 (en) | Substrate processing apparatus, method of manufacturing semiconductor device and non-transitory computer-readable recording medium | |
| US20050233093A1 (en) | Film formation method and apparatus utilizing plasma CVD | |
| US20050221000A1 (en) | Method of forming a metal layer | |
| JP2008537979A (ja) | プラズマ加速原子層成膜のシステムおよび方法 | |
| KR101246443B1 (ko) | 금속계막의 성막 방법 및 기억 매체 | |
| KR19980032434A (ko) | 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법 | |
| JP2015124397A (ja) | コンタクト層の形成方法 | |
| JP5083173B2 (ja) | 処理方法及び処理装置 | |
| KR101759769B1 (ko) | Ｔｉ막의 성막 방법 | |
| JP2010065309A (ja) | Ｔｉ系膜の成膜方法および記憶媒体 | |
| US20200258722A1 (en) | Semiconductor manufacturing apparatus and method of manufacturing semiconductor device | |
| TW201907480A (zh) | 形成鈦矽化物區域之方法 | |
| JP2007270309A (ja) | プラズマ処理装置 | |
| KR100886989B1 (ko) | Ｔｉ 막의 성막 방법 및 컴퓨터 판독 가능 기억 매체 | |
| JP2021190678A (ja) | エッチング方法及びプラズマ処理装置 | |
| CN113745104A (zh) | 蚀刻方法及等离子体处理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130321 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20140319 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20160318 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20170322 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20180329 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20190328 Year of fee payment: 12 |