KR19980032434A - 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법 - Google Patents

피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법 Download PDF

Info

Publication number
KR19980032434A
KR19980032434A KR1019970049951A KR19970049951A KR19980032434A KR 19980032434 A KR19980032434 A KR 19980032434A KR 1019970049951 A KR1019970049951 A KR 1019970049951A KR 19970049951 A KR19970049951 A KR 19970049951A KR 19980032434 A KR19980032434 A KR 19980032434A
Authority
KR
South Korea
Prior art keywords
titanium film
film
forming
titanium
nitride layer
Prior art date
Application number
KR1019970049951A
Other languages
English (en)
Other versions
KR100354797B1 (ko
Inventor
고바야시야스오
다다구니히로
요시카와히데키
Original Assignee
히가시데쓰로
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 히가시데쓰로, 도쿄엘렉트론가부시키가이샤 filed Critical 히가시데쓰로
Publication of KR19980032434A publication Critical patent/KR19980032434A/ko
Application granted granted Critical
Publication of KR100354797B1 publication Critical patent/KR100354797B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H01L21/76856—After-treatment introducing at least one additional element into the layer by treatment in plasmas or gaseous environments, e.g. nitriding a refractory metal liner
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/34—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H01L21/28562—Selective deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
    • H01L21/28568—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising transition metals
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Vapour Deposition (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 부산물에 의한 피처리체(substrate)의 오염을 억제할 수 있고, 티탄막의 콘택트저항(contact resistance)을 작게 할 수 있는, 피처리체에 티탄막 및 티탄니트라이드막을 적층하여 형성하는 방법에 관한 것이다.
본 발명은 피처리체(2)의 표면에 티탄막을 형성하는 공정; 질소가스와 수소가스의 혼합가스의 분위기에서 플라즈마처리함으로써, 상기 티탄막의 표면층을 질화층으로 만드는 공정; 및 표면층이 질화층으로 된 티탄막 위에 배리어(barrier) 금속막(예: 티탄니트라이드막)을 형성하는 공정에 의해, 피처리체에 티탄막 및 티탄니트라이드막을 적층하여 형성한다.

Description

피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법
본 발명은 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법에 관한 것이다. 본 발명은 그 표면에 티탄막 및 배리어 금속막을 형성할 필요가 있는 기판(예컨대, 실리콘 기판)을 그 처리대상으로 한다. 전형적으로, 본 발명은 콘택트 정공(contact hole) 및/또는 비아 정공(via hole) s가 형성된 실리콘 기판으로 이루어지는 반도체 기판의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법에 관한 것이다.
피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 것은, 예컨대 해당 피처리체의 표면과 오움인 전기적 접속을 실현하기 위해서 필요하다.
예컨대, 최근의 반도체 장치의 분야에서는 고밀도화, 고집적화가 요청되고, 이 요청에 대응하기 위하여 실리콘 기판상에 다층 배선 구조를 형성하는 것이 실시되었다. 이 다층 배선 구조에 있어서 하층의 장치와 상층의 알루미늄 배선을 전기적으로 접속시키기 위하여 콘택트 정공이 제공된다. 또한, 하층의 알루미늄 배선과 상층의 알루미늄 배선을 전기적으로 접속시키기 위하여 비아 정공이 제공된다. 그리고, 이들 정공을 사이에 두고 전기적 접속을 실현하기 위해서 알루미늄, 알루미늄 합금 또는 텅스텐 합금 등의 매립용 금속으로 해당 정공을 매립하는 것이 수행된다. 이들의 매립용 금속이 실리콘 기판이나 알루미늄 배선과 직접 접촉하면, 실리콘 기판 또는 다층 배선 구조에 악영향(예: 확산층의 파괴 등)이 미치게 된다. 이것은, 상기 접점 부분에 있어서 실리콘 기판 또는 다층 배선 구조와 매립용 금속 사이의 흡상 효과(확산 효과) 등의 현상에 기인한다. 이 현상은 전력 절약화 및 동작 고속화가 요구되고 있는 현재의 반도체 장치에 있어서, 특히 바람직하지 못하다. 한편, 매립용 금속으로서 텅스텐 합금이 사용되는 프로세스에서는 처리가스의 1종으로 WF6이 사용된다. 이 WF6은 실리콘 기판에 침입하여, 그 전기적 특성 등을 열화시킨다. 이 현상도 바람직하지 못하다. 이들 현상을 방지하기 위해서, 콘택트 정공이나 비아 정공 등을 상기 매립용 금속으로 매립하기 전에, 해당 정공의 내부 및/또는 그 주변 영역에 배리어 금속층을 얇게 형성시킨다. 이 배리어 금속층으로는 티탄니트라이드(TiN)가 사용될 수 있다.
도 5를 참조하여, 콘택트 정공에 배리어 금속층이 형성된 구조를 설명한다. (2)는 반도체 기판인 실리콘 기판이고, 예컨대 P형의 기판이다. (4)는 이 기판(2)의 상면 일부에 형성된, 예컨대 n+의 확산층(4)이고, (8)은 SiO2등의 절연층(6)의 일부를 에칭(etching)하여 형성된 콘택트 정공(8)이다. 콘택트 정공(8)내의 저부 층(10)은 상기 확산층(4)과 오움 콘택트를 도모하기 위해서 형성된 티탄막이다. 이 티탄막은 CVD(Chemical Vapor Deposition)나 PVD(Physical Vapor Deposition)에 의해 형성될 수 있다. (12)는 정공 내면 및 그 주변 영역에 형성된 티탄니트라이드로 이루어지는 배리어 금속막이다. 이 배리어 금속막이 형성된 후, 해당 콘택트 정공(8)은 알루미늄 합금 등의 매립용 금속을 사용하여 매립한다. 상기 배리어 금속막은 실리콘 기판 또는 다층 배선 구조와 매립용 금속이 직접 접촉하는 것을 저지함으로써 흡상 효과(확산 효과) 등의 상기 현상이 발생하는 것을 억제한다.
상기한 바와 같이, 티탄막을 형성하는 공정 후에 배리어 금속막을 형성하는 공정을 실시하고, 티탄막과 배리어 금속막이 직접 적층된 구조로 만들면, 두 막이 박리하는 현상이 발생한다. 이것은 티탄막을 형성하는 공정에서 형성된 Ti의 결정이 그 공정에서 사용되는 처리용 가스(예: TiCl4, 사염화티탄)와 반응하여 Ti의 결정이 에칭되고, Ti 결정의 기판과의 밀착부분이 가늘게 되어 기판과의 접합강도가 저하함에 의한 것으로 생각된다. 또한, 티탄막을 형성하는 공정에서 사용되는 처리용 가스(예: TiCl4)의 성분이 티탄막에 확산하는 현상이 발생한다. 상기 두 막이 박리하는 현상 및 처리용 가스의 성분이 티탄막에 확산하는 현상에 의해, 티탄막과 배리어 금속막의 적층체의 전기적 저항치가 커진다.
이 현상을 방지하기 위해서, 티탄막(10)을 형성하는 공정 후에 해당 티탄막의 표면층을 질화층으로 만드는 공정을 실시한다. 이 공정에 의해, 해당 티탄막의 표면층은 질화층(13)이 된다. 이 질화층(13) 위에, 상기 티탄니트라이드막으로 이루어지는 배리어 금속막(12)을 형성한다. 통상적으로, 이 티탄막의 표면층을 질화층으로 만드는 공정은 N2분위기의 대기압하에 기판(2)을 램프에 의해, 예컨대 800℃로 가열하고 어닐링(annealing)함으로써 실시하였다.
이러한 종래의 공정에서, 피처리체는 티탄막(10)이 형성된 후 어닐링용의 별도의 처리용 챔버에 반송된다. 이러한 반송시에, 해당 피처리체는 대기에 폭로되어, 불리하게도 그 티탄막(10)의 표면에 고저항치의 TiO2등이 형성된다.
이 현상을 회피하기 위해서, 피처리체(2) 위에 티탄막(10)을 형성하는 공정과 해당 티탄막의 표면층을 질화층(13)으로 만드는 공정을, 동일한 처리용 챔버내에서 연속하여 실시하는 방법이 개발되었다.
즉, 처리용 챔버내에서 TiCl4(사염화티탄), H2가스, Ar 가스로 이루어진 혼합가스로 된 처리용 가스를 사용한 CVD에 의해, 티탄막(10)이 피처리체 위에 형성된다. 같은 처리용 챔버내에서 티탄을 질화시키기 위한 가스(예컨대, NH3가스)의 분위기하에 해당 피처리체(2)가 플라즈마처리되어, 해당 티탄막(10)의 표면층이 질화층(13)으로 된다.
이 종래의 방법에서는, 피처리체(2) 위에 티탄막(10)을 형성하는 공정과 해당티탄막의 표면층을 질화층(13)으로 만드는 공정이 동일한 처리 챔버내에서 실행되기 때문에, 전술한 것과 같은 TiO2막이 형성되는 것은 저지되지만 새로운 문제가 발생하였다.
즉, CVD에 의해 티탄막(10)이 형성될 때, 부산물로 지칭되는 Ti(티탄)을 포함한 백색 혹은 흑색의 착체(예컨대, TiClx, 이 때 x는 2 내지 3임)가 처리용 챔버의 내벽 등에 부착한다. 이 부산물은 같은 처리용 장치내에서 실행되는, 다음 티탄막의 표면층을 질화층으로 만드는 공정에서, 처리용 챔버벽에서 피처리체상으로 벗겨져 떨어져 피처리체를 오염시키는 문제가 있었다.
또한, 상기 종래의 방법에서는 상기한 것과 같이 처리용 가스(예: TiCl4)의 성분이 티탄막에 확산하는 현상에 의해, 티탄막의 전기적 저항치가 커지는 문제가 있었다.
본 발명은, 상기한 것과 같이, 피처리체의 표면에 티탄막 및 배리어 금속막을 연속 공정에 의해 적층하여 형성하는 방법에 있어서 상기의 문제점을 해결하도록 창안된 것이다.
본 발명의 목적은 피처리체 위에 티탄막을 형성하는 공정에서 처리용 챔버 벽면에 생성되는 부산물이 피처리체상에 낙하하여 피처리체가 오염되는 것을 경감하는 것이다.
본 발명의 다른 목적은 피처리체상에 형성된 티탄막의 전기 저항치를 감소시키는 것이다.
본 발명의 또 다른 목적은 이하의 설명에서 명백하게 될 것이다.
청구항 1 내지 청구항 5에 기재된 발명은, TiCl4를 함유하는 처리용 가스를 사용하여, 피처리체의 표면에 티탄막을 형성하는 공정, 질소가스와 수소가스를 함유하는 처리용 가스를 사용하여 해당 티탄막이 형성된 해당 피처리체를 플라즈마처리함으로써, 해당 티탄막의 표면층을 질화층으로 만드는 공정, 및 해당 질화층이 형성된 해당 티탄막의 위에 배리어 금속막을 형성하는 공정의 각 단계를 구비하였고, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법이라는 점에 공통의 특징을 갖는다.
청구항 2에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막을 형성하는 공정이 TiCl4를 함유하는 처리용 가스를 사용한 CVD에 의한 공정이라는 점도 특징으로 한다.
청구항 3에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 상기 티탄막을 형성하는 공정보다 높은 온도하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 4에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 해당 티탄막을 형성하는 공정보다 높은 압력하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 5에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 실시된 처리챔버와 같은 처리용 챔버내에서 연속하여 실시되는 공정이라는 점도 특징으로 한다.
청구항 6 내지 청구항 10에 기재된 발명은, TiCl4를 함유하는 처리용 가스를 사용하여 피처리체의 표면에 티탄막을 형성하는 공정, 질소가스와 수소가스를 함유하는 처리용 가스를 사용하여 해당 티탄막이 형성된 해당 피처리체를 플라즈마처리함으로써 해당 티탄막의 표면층을 질화층으로 만드는 공정, 및 해당 질화층이 형성된 해당 티탄막 위에 티탄니트라이드막으로 이루어지는 배리어 금속막을 형성하는 공정의 각 단계를 포함하는, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법이라는 점에 공통의 특징을 갖는다.
청구항 7에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막을 형성하는 공정이 TiCl4를 함유하는 처리용 가스를 사용한 CVD에 의한 공정이라는 점도 특징으로 한다.
청구항 8에 기재된 발명은, 상기 공통의 특징 이외에, 상기 티탄막의 표면층을 질화층으로 만드는 공정이 상기 티탄막을 형성하는 공정보다 높은 온도하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 9에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 해당 티탄막을 형성하는 공정보다 높은 압력하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 10에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이, 해당 티탄막을 형성하는 공정이 실시된 처리 챔버와 같은 처리용 챔버내에서 연속하여 실시되는 공정이라는 점도 특징으로 한다. 청구항 11 내지 청구항 16에 기재된 발명은, TiCl4를 함유하는 처리용 가스를 사용하여, 실리콘 기판으로 된 피처리체의 표면에 티탄막을 형성하는 공정, 질소가스와 수소가스를 함유하는 처리용 가스를 사용하고, 해당 티탄막이 형성된 해당 피처리체를 플라즈마처리함으로써 해당 티탄막의 표면층을 질화층으로 만드는 공정, 및 해당 질화층이 형성된 해당 티탄막의 위에 배리어 금속막을 형성하는 공정의 각 단계를 포함하는, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법이라는 점을 특징으로 한다.
청구항 12에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막을 형성하는 공정이 TiCl4를 포함하는 처리용 가스를 사용한 CVD에 의한 공정이라는 점도 특징으로 한다.
청구항 13에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 해당 티탄막을 형성하는 공정보다 높은 온도하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 14에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 해당 티탄층을 형성하는 공정보다 높은 압력하에 실시하는 공정이라는 점도 특징으로 한다.
청구항 15에 기재된 발명은, 상기 공통의 특징 이외에, 해당 티탄막의 표면층을 질화층으로 만드는 공정이 해당 티탄막을 형성하는 공정이 실시된 처리용 챔버와 같은 처리용 챔버내에서 연속 실시되는 공정이라는 점도 특징으로 한다.
청구항 16에 기재된 발명은, 상기 공통의 특징 이외에, 해당 배리어 금속막을 형성하는 공정이 해당 질화층이 형성된 해당 티탄막 위에 티탄니트라이드막으로 이루어지는 배리어 금속막을 형성하는 공정이라는 점도 특징으로 한다.
도 l은 본 발명의 방법을 실시하기 위한 클러스터 툴(cluster too1) 장치를 도시하는 개략적인 구성도이다.
도 2는 티탄막을 형성하는 공정과 해당 티탄막의 표면층을 질화층으로 만드는 공정을 실시하는 플라즈마처리 장치를 도시하는 구성도이다.
도 3a 내지 3e는 본 발명의 방법에 의해 피처리체의 표면에 티탄막, 질화층 및 배리어 금속막을 적층하여 형성하는 각 공정을 설명하기 위한 공정도이다.
도 4는 본 발명의 방법과 종래의 방법으로 처리한 피처리체에 있어서의 콘택트저항치를 비교하는 그래프이다.
도 5는 티탄막, 질화층 및 티탄니트라이드막이 연속적으로 형성된 피처리체를 설명하기 위한 도면이다.
본 발명자들은 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 종래의 방법에 관해서 예의 연구한 결과, 다음의 여러 현상을 발견하였다.
종래의 방법에서는, CVD에 의해 티탄막(10)이 형성될 때, 부산물로 지칭되는 Ti(티탄)을 포함한 백색 또는 흑색의 착체(예컨대, TiClx, 이 때 x는 2 내지 3임)가 생성되어, 처리용 챔버의 내벽 등에 부착한다. 같은 처리용 챔버내에서 연속하여 실행되는 티탄막의 표면층을 질화층으로 만드는 공정에서 높은 질화력을 갖는 N(질소) 라디칼이 많이 발생한다. 이 N 라디칼에 의해, 해당 부산물을 질화되어 벗겨져 떨어지는 현상을 발견하였다. 본 발명자들은, 이하에 상세히 설명하는 것과 같이, 티탄막의 표면층을 질화층으로 만드는 공정에서 그 처리용 가스중에 환원성 가스로서 수소를 함유시킴으로써, 해당 부산물이 벗겨져 떨어지는 현상을 경감하는 기술을 개발하였다.
또한, 종래의 방법에 있어서, CVD에 의해 티탄막(10)이 형성되는 때 CVD의 가스 성분이 티탄막(10)중에 확산하여, 티탄막의 저항치를 크게 만든다고 하는 현상을 발견하였다. 그리고, 본 발명자들은 다음 티탄막의 표면층을 질화층으로 만드는 공정에서, 그 처리용 가스 중에 환원성 가스로서 수소를 함유시킴으로써, 이 현상을 경감하여, 티탄막의 저항치를 작게 하는 기술을 개발하였다.
본 발명에 관계하는 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법을 첨부 도면에 따라서 상술한다.
도 1은 본 발명의 방법을 실시할 수 있는 클러스터 툴 장치(14)를 도시하고 있다. 해당 클러스터 툴 장치(14)는 피처리체인 Si 기판(2)에 티탄막을 형성하는 공정과 이 티탄막의 표면층을 질화층으로 만드는 공정을 연속적으로 실행하는 플라즈마성막 장치(plasma thin film deposition system)(16)와 그 후 티탄니트라이드막을 형성하는 공정을 실시하는 성막 장치(18)를 갖고 있다. 두 장치(16) 및 (18)은 게이트밸브(gate valve) (Gl), (G2)를 사이에 두고 반송실(22)에 접속되어 있다. 반송실(22)의 내부에는 굴신 및 선회가능한 반송 아암(arm)(20)이 설치되어 있다. 해당 반송실(22)에는 게이트밸브 (G3), (G4)를 거쳐서 제 1 카셋트실(24) 및 제 2 카셋트실(26)이 연결되어 있다. 제 1 카셋트실(24)내에는 미처리된 기판(2)을 수용하는 카셋트 (C1)이 설치되어 있다. 제 2 카셋트실(26)내에는 처리된 기판(2)을 수용하는 카셋트 (C2)가 설치되어 있다. 상기 클러스터 툴 장치(14)에 있어서, 기판(2)의 주고 받음은 반송 아암(20)을 굴신 및 선회시킴으로써 실행된다.
도 2를 참조하여, 상기 플라즈마성막 장치(16)에 대하여 설명한다. 이 플라즈마성막 장치(16)는, 예컨대 알루미늄제의 통체 형상의 처리용 챔버(28)를 갖고 있다. 이 처리용 챔버(28)의 내부에는 기판(2)을 얹어 놓기 위한 재치대(susceptor)(30)가 설치되어 있다. 이 재치대(30)내에는 가열수단(예: 전기적 가열 히터)(82)이 제공되어 있고, 재치대(30)에 재치된 기판(2)은 소정의 온도로 가열된다. 이 처리용 챔버(28)의 천정부에는 절연재(34)를 사이에 두고 샤워헤드(showerhead)(36)가 설치되어 있다. 가스도입구(38)로부터 도입된 처리가스는 샤워헤드(36)의 하면에 제공된 다수의 가스방출구(40)로부터 챔버내의 처리공간으로 공급된다. 가스도입구(38)에는 가스공분계(42)가 접속되어 있다. 가스공분계(42)는 플라즈마 CVD에 의해 티탄막을 형성하는데 필요한 처리가스(예: Ar 가스, H2가스 및 TiCl4가스)를 공급하는 가스공분계와, 티탄막의 표면층을 질화하는데 필요한 처리가스(예: N2가스와 H2가스)를 공급하는 가스공분계가 각각 접속되어 있다. 각 공급가스는 매스 플로우 콘트롤러(mass flow controller)(44,46)에 의해 유량제어되어 공급된다. 또한, 여기서는 처리공정을 용이하게 이해하기 위해서, 두개의 가스공급계로 분리하여 기재하고 있지만, 실제로는 두 계에서 공통인 H2가스는 독립된 1개의 계를 공용하는 등의 변경을 할 수 있다. 샤워헤드(36)는 티탄막을 형성할 때 플라즈마성막 장치의 상부전극으로서 작용한다. 그 때문에, 이 샤워헤드(36)에는 매칭 회로(matching circuit)(48)를 사이에 두고 고주파(RF)원(50)이 접속되어 있고, 플라즈마 발생용의 고주파(예: 13.56MHz)가 공급된다. 처리용 챔버(28)의 저부 주변부에는 배기구(52)가 제공되어 있다. 배기구(52)에는 처리용 챔버(28)의 내부를 진공으로 만들기 위한 진공펌프(도시하지 않음)가 접속된다.
도 3을 참조하여, 상기 클러스터 툴 장치(14)를 이용하여, 본 발명의 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법이 실시되는 과정을 설명한다.
도 3a는 Si 기판(2)상의 절연층(6)에 콘택트 정공(8)이 형성되어, 확산층(4)이 형성된 상태를 나타내고 있다. 이러한 다수의 미처리 반도체 기판(2)은 제 1 카셋트실(24)내의 카셋트 (C1)내에 수용되어 있다. 미처리 반도체 기판(2)이 반송실(22)내의 반송 아암(20)에 의해, 불활성 분위기(예: N2가스)중의 반송실(22)내에 받아 들여진다. 게이트밸브 (G3)이 닫힌 후, 이 반송실(22)내는 진공이 된다. 게이트밸브 (G1)을 열어, 미리 진공상태로 된 플라즈마성막 장치(16)내로 기판(2)을 반입하고, 재치대(30) 위에 얹어 놓는다. 다음에, 플라즈마성막 장치(16)내에서 반도체 기판(2) 위에 티탄막을 형성하는 공정이 실시된다. 전기적 가열히터(32)에 의해 반도체 기판(2)은 소정의 프로세스 온도(예: 580℃ 정도)에 가열되어, 티탄막 형성용 처리가스(예: Ar가스, H2가스 및 TiCl4가스)가 샤워헤드(36)로부터 처리용 챔버(28)내에 도입되고, 샤워헤드(36)에 고주파 전압이 인가되어, 플라즈마 CVD에 의해 티탄막이 반도체 기판(2) 위에 형성된다. 이 때의 프로세스 압력은 대략 1000밀리토르 정도이고, 확산층(4)이 노출되어 있는 콘택트 정공(8)의 저부에 티탄막(10)이 선택적으로 퇴적된다(도 3b 참조). 이 티탄막(10)의 두께는, 예컨대 20nm 정도이다. 이 티탄막을 형성하는 공정에서, 미분해 생성물(예: TiClx, 이 때 x는 2 내지 3임)이 부산물(54)로서, 특히 샤워헤드(36)의 하면에 부착한다. 티탄막 형성중의 처리 환경은 변할 수 없기 때문에, 이 부산물(54)이 티탄막 형성중에 벗겨져 떨어지는 것은 적다.
티탄막을 형성하는 공정이 종료한 후, 반도체 기판(2)은 동일한 처리용 챔버(28)내에서, 티탄막의 표면층을 질화층으로 만드는 공정이 실행된다. 즉, 티탄막을 형성하기 위한 처리가스의 공급이 정지되고, 처리용 챔버(28)내를 배기한 후, 티탄막의 표면층을 질화층으로 만드는 공정용의 처리가스로서, N2가스와 H2가스의 혼합가스가 샤워헤드(36)로부터 챔버(28)내로 공급된다. 공급과 동시에, 고주파원(50)으로부터 13.56MHz의 고주파 전압이 상부 전극으로서의 샤워헤드(36)에 인가되어 플라즈마가 생성된다. 이에 따라, 상기 티탄막(10)의 표면층은 질화층(13)(도 3c 참조)으로 된다. 이 때의 처리조건은, N2가스 및 H2가스의 공급량이 각각 500sccm 및 1500sccm 정도이고, 프로세스 압력은 1토르 정도이고, 프로세스 온도는 580℃ 정도이다. N2가스와 H2가스의 유량은 각각 적절히 선택될 수도 있다.
티탄막의 표면층을 질화층으로 만드는 공정은, 상기한 바와 같이, 티탄막을 형성하는 공정과 같은 조건에서 실시될 수 있지만, 본원 발명의 목적을 달성하는 데 있어서, 580℃보다 높은 온도, 예컨대 580℃ 이상 내지 피처리체를 파괴하지 않는 온도 이하에서 실시되는 것이 바람직하다.
또한, 본원 발명의 목적을 달성하는 데 있어서, 티탄막의 표면층을 질화층으로 만드는 공정은 1토르 이상의 프로세스 압력, 예컨대 5토르의 프로세스 압력에서 실시하는 것이 바람직하다. 티탄막의 표면층을 질화층으로 만드는 공정이 종료한 후, 반송실(22)내의 반송 아암(20)은 반도체 기판(2)을 진공상태로 유지되고 있는 반송실(22)에 넣는다. 게다가, 반송 아암(20)은 반도체 기판(2)을 미리 진공상태로 유지되어 있는 플라즈마성막 장치(18)내에 이동시킨다. 이 플라즈마성막 장치(18)내에서, 종래의 공지된 처리방법을 사용하여 배리어 금속막인 티탄니트라이드막이, 질화층이 형성된 티탄막의 표면에 CVD에 의해 형성된다(도 3d). 이 공정에 의해, 콘택트 정공(8)의 내벽면 및 절연층(6)의 상면 전체에, 배리어 금속막인 티탄니트라이드막(12)이 형성된다. 이 공정의 처리가스로서는, 예컨대 TiCl4, NH3및 N2를 사용할 수 있고, 프로세스 온도는 대략 500℃ 정도, 프로세스 압력은 대략 350밀리토르 정도이다.
배리어 금속막인 티탄니트라이드막을 형성하는 공정 후, 반도체 기판(2)은 성막 장치(18)로부터 반출되어, 처리된 반도체 기판을 수용하기 위한 카셋트(C2)내에 수용된다. 그 후, 도 3e에 도시된 바와 같이, 콘택트 정공(8)내에 알루미늄이나 알루미늄 합금 등의 도전성 재료(56)가 매립된다.
본 발명의 방법은 티탄막(10)의 표면층을 질화층으로 만드는 공정을 N2가스와 H2가스의 혼합가스를 사용하여 실시하기 때문에, 티탄막을 형성하는 공정에서 형성된 부산물이 챔버 내벽으로부터 벗겨져 떨어지는 것을 대폭 억제할 수 있다.
N2가스만 또는 NH3가스만을 사용하는 종래 방법에 있어서는, 질화력이 높은 질소 라디칼에 의해 하기 반응식 1의 반응이 발생한다.
3TiCl3＋ N2→ 2TiN ＋ TiCl2＋ 7/2·Cl2↑
상기 식에서, TiCl3은 부산물 TiClx(이 때, x는 2 내지 3임)의 일례이다. TiCl2는 조해성이 있는 물질이고, TiN은 고체이고, 부산물은 조해성이 있는 물질과 경도가 다른 물질의 불균일한 혼합체로서 남는다. 이 때문에, 종래 방법에 있어서는 부산물이 벗겨져 떨어지기가 쉽다.
본 발명의 방법에서는 하기 반응식 2의 반응이 발생한다.
2TiCl3＋ N2＋ 3H2→ 2TiN ＋ 6HCl ↑
상기 식에서, 부산물은 대개 단단한 TiN으로 되고, 벗겨져 떨어지기 쉬운 물질은 형성되지 않는다. 이 때문에 본 발명에 의하면 부산물이 챔버 내벽으로부터 벗겨져 떨어지는 것을 대폭 억제할 수 있다.
실제로, 종래 방법과 본 발명의 방법에 의해, 티탄막을 형성하는 공정과, 티탄막의 표면층을 질화층으로 만드는 공정을 반복 실시하여, 부산물이 벗겨져 떨어질 때까지 몇 장의 기판을 처리할 수 있는지 실험을 실행하였다.
티탄막의 표면층을 질화층으로 만드는 공정에 N2가스를 사용한 종래의 방법에서는, 5장의 반도체 기판을 처리하였을 때 부산물이 벗겨진 것을 육안에 의해 확인할 수 있었다. 본 발명의 방법에서는, 50장 이상의 반도체 기판을 처리하더라도 부산물이 벗겨지는 것을 확인할 수 없었다. 이 때의 처리조건은, 프로세스 압력이 1토르이고, RF 전력이 500W(13.56MHz)이고, 프로세스 온도가 580℃이고, 처리시간이 2분간이다. 처리가스에 관해서는, 종래 방법은 N2가스를 1000 sccm에서 공급하고, 본 발명의 방법은 N2가스를 500sccm, H2가스를 1500 sccm에서 공급하였다.
또한, 이와 같이 N2가스와 H2가스의 혼합가스를 사용함으로써, 티탄막의 콘택트저항을 대폭 작게 할 수 있었다. 그 이유는, H2가스가 티탄막중에 잔존하는 TiCl4를 강력하게 환원시켜, Cl을 제거하고, 부산물로부터 Cl이 발생하더라도, 이것을 H2가스가 환원하고, 저항이 증가하는 원인이 되는 염소가 기판 표면에 잔류하지 않게 된다고 생각된다. 도 4는 종래의 방법과 본 발명의 방법에 의해 티탄막의 표면층을 질화층으로 만드는 공정을 실시한 결과를 보이고 있다. 여기에서의 실험은, O.5㎛ 경의 다수의 콘택트 정공을 형성한 반도체 기판을 사용하여, 티탄막의 표면층을 질화층으로 만드는 공정을 실시하여, 콘택트저항의 분포상황을 조사하였다. 도 4에 있어서, 그 세로축은 칩(chip) 수의 누적도수이다. N2가스만을 사용한 종래의 방법에서는, 콘택트저항이 1000Ω으로 높고, 특성이 대단히 열화되었다. NH3가스만을 사용한 종래의 방법에서는, 콘택트저항이 O 내지 2OOΩ으로 작은 경우도 있지만, 1000Ω 이상으로 큰 경우도 있다. 상당히 넓은 분포로 되고, 특성의 균일성에 문제가 있다. 이에 대하여, N2가스와 H2가스를 사용한 본 발명의 방법의 경우에는, 콘택트저항이 O 내지 2OOΩ으로 작고, 특성의 균일성도 확보되어, 양호한 결과를 보인다. 이상과 같이, 본 발명에서는 티탄막과 티탄니트라이드막을 순차적으로 형성하는 도중에, 반도체 기판을 대기에 노출시키는 일이 없기 때문에, 그 표면이 산화되는 등의 불합리한 현상을 회피할 수 있다.
상기 실시예로서는 티탄막을 CVD에 의해 형성하였지만, 이에 한하지 않고 이 티탄막을 PVD에 의해 형성할 수도 있다.
여기서는 콘택트 정공의 매립을 예로 들어 설명하였지만, 본 발명은 비아 정공의 매립에 있어서도 적용할 수 있는 것은 물론이다.
이상 설명한 바와 같이, 본 발명의 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법에 의하면, 티탄막의 표면층을 질화층으로 만드는 공정을 N2가스와 H2가스의 존재하에 실시함으로써, 티탄막을 형성하는 공정에서 발생한 부산물에 의한 피처리체의 오염을 억제하여 제품 비율을 높게 유지할 수 있고, 또한 티탄막의 콘택트저항을 대폭 저하시킬 수 있다.

Claims (16)

  1. TiCl4를 함유하는 처리용 가스를 사용하여 피처리체(substrate)의 표면에 티탄막을 형성하는 공정;
    질소가스와 수소가스를 함유하는 처리용 가스를 사용하여 상기 티탄막이 형성된 상기 피처리체를 플라즈마처리함으로써, 상기 티탄막의 표면층을 질화층으로 만드는 공정; 및
    상기 질화층이 형성된 상기 티탄막의 위에 배리어(barrier) 금속막을 형성하는 공정
    을 포함하는, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법.
  2. 제 1 항에 있어서,
    상기 티탄막을 형성하는 공정이, TiCl4를 함유하는 처리용 가스를 사용한 CVD에 의한 공정인 방법.
  3. 제 2 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 온도하에 실시되는 공정인 방법.
  4. 제 2 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 압력하에 실시되는 공정인 방법.
  5. 제 2 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정이 실시된 처리 챔버와 같은 처리용 챔버내에서 연속하여 실시되는 공정인 방법.
  6. TiCl4를 함유하는 처리용 가스를 사용하여 피처리체의 표면에 티탄막을 형성하는 공정;
    질소가스와 수소가스를 함유하는 처리용 가스를 사용하여 상기 티탄막이 형성된 상기 피처리체를 플라즈마처리함으로써, 상기 티탄막의 표면층을 질화층으로 만드는 공정; 및
    상기 질화층이 형성된 상기 티탄막의 위에 티탄니트라이드막으로 이루어진 배리어 금속막을 형성하는 공정
    을 포함하는, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법.
  7. 제 6 항에 있어서,
    상기 티탄막을 형성하는 공정이, TiCl4를 함유하는 처리용 가스를 사용한 CVD에 의한 공정인 방법.
  8. 제 7 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 온도하에 실시되는 공정인 방법.
  9. 제 7 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 압력하에 실시되는 공정인 방법.
  10. 제 7 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정이 실시된 처리 챔버와 같은 처리용 챔버내에서 연속하여 실시되는 공정인 방법.
  11. TiCl4를 함유하는 처리용 가스를 사용하여, 실리콘 기판으로 이루어진 피처리체의 표면에 티탄막을 형성하는 공정;
    질소가스와 수소가스를 함유하는 처리용 가스를 사용하여 상기 티탄막이 형성된 상기 피처리체를 플라즈마처리함으로써, 상기 티탄막의 표면층을 질화층으로 만드는 공정; 및
    상기 질화층이 형성된 상기 티탄막의 위에 배리어 금속막을 형성하는 공정
    을 포함하는, 피처리체의 표면에 티탄막 및 배리어 금속막을 적층하여 형성하는 방법.
  12. 제 11 항에 있어서,
    상기 티탄막을 형성하는 공정이, TiCl4를 포함하는 처리용 가스를 사용한 CVD에 의한 공정인 방법.
  13. 제 12 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 온도하에 실시되는 공정인 방법.
  14. 제 12 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정보다 높은 압력하에 실시되는 공정인 방법.
  15. 제 12 항에 있어서,
    상기 티탄막의 표면층을 질화층으로 만드는 공정이, 상기 티탄막을 형성하는 공정이 실시된 처리용 챔버와 같은 처리용 챔버내에서 연속하여 실시되는 공정인 방법.
  16. 제 12 항에 있어서,
    상기 배리어 금속막을 형성하는 공정이, 상기 질화층이 형성된 상기 티탄막의 위에 티탄니트라이드막으로 이루어진 배리어 금속막을 형성하는 공정인 방법.
KR1019970049951A 1996-10-01 1997-09-30 피처리체의표면에티탄막및배리어금속막을적층하여형성하는방법 KR100354797B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP96-280036 1996-10-01
JP28003696A JP3374322B2 (ja) 1996-10-01 1996-10-01 チタン膜及びチタンナイトライド膜の連続成膜方法

Publications (2)

Publication Number Publication Date
KR19980032434A true KR19980032434A (ko) 1998-07-25
KR100354797B1 KR100354797B1 (ko) 2002-10-18

Family

ID=17619409

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970049951A KR100354797B1 (ko) 1996-10-01 1997-09-30 피처리체의표면에티탄막및배리어금속막을적층하여형성하는방법

Country Status (4)

Country Link
US (1) US6051281A (ko)
JP (1) JP3374322B2 (ko)
KR (1) KR100354797B1 (ko)
TW (1) TW457576B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6537621B1 (en) * 1996-10-01 2003-03-25 Tokyo Electron Limited Method of forming a titanium film and a barrier film on a surface of a substrate through lamination
JP2000306997A (ja) * 1999-04-20 2000-11-02 Nec Corp バリアメタル層を有する半導体装置及びその製造方法
US7515264B2 (en) 1999-06-15 2009-04-07 Tokyo Electron Limited Particle-measuring system and particle-measuring method
US6214714B1 (en) * 1999-06-25 2001-04-10 Applied Materials, Inc. Method of titanium/titanium nitride integration
US6420236B1 (en) * 1999-08-24 2002-07-16 Texas Instruments Incorporated Hydrogen treatment for threshold voltage shift of metal gate MOSFET devices
US6335282B1 (en) * 1999-08-26 2002-01-01 Micron Technology, Inc. Method of forming a titanium comprising layer and method of forming a conductive silicide contact
US6265305B1 (en) * 1999-10-01 2001-07-24 United Microelectronics Corp. Method of preventing corrosion of a titanium layer in a semiconductor wafer
JP2001210606A (ja) * 2000-01-24 2001-08-03 Oki Electric Ind Co Ltd 半導体装置の製造方法
US6656831B1 (en) * 2000-01-26 2003-12-02 Applied Materials, Inc. Plasma-enhanced chemical vapor deposition of a metal nitride layer
US20020094387A1 (en) * 2000-02-24 2002-07-18 Bhan Mohan Krishnan Method for improving chemical vapor deposition of titanium
AU2001267910A1 (en) * 2000-07-03 2002-01-14 Kansai Paint Co. Ltd. Gas-barrier film
JP4650656B2 (ja) * 2001-07-19 2011-03-16 ソニー株式会社 薄膜半導体装置の製造方法および表示装置の製造方法
JP4595989B2 (ja) * 2001-08-24 2010-12-08 東京エレクトロン株式会社 成膜方法
JP4178776B2 (ja) 2001-09-03 2008-11-12 東京エレクトロン株式会社 成膜方法
US20030091870A1 (en) * 2001-11-15 2003-05-15 Siddhartha Bhowmik Method of forming a liner for tungsten plugs
JP4252749B2 (ja) * 2001-12-13 2009-04-08 忠弘 大見 基板処理方法および基板処理装置
JP4214795B2 (ja) * 2003-02-20 2009-01-28 東京エレクトロン株式会社 成膜方法
US7335277B2 (en) * 2003-09-08 2008-02-26 Hitachi High-Technologies Corporation Vacuum processing apparatus
CN101325174B (zh) * 2004-04-09 2011-06-15 东京毅力科创株式会社 Ti膜及TiN膜的成膜方法以及接触结构
JP2008192835A (ja) * 2007-02-05 2008-08-21 Tokyo Electron Ltd 成膜方法，基板処理装置，および半導体装置
KR20090074561A (ko) * 2008-01-02 2009-07-07 주식회사 하이닉스반도체 반도체소자의 컨택 형성방법
FR2950876B1 (fr) * 2009-10-07 2012-02-10 Commissariat Energie Atomique Procede de traitement d'un materiau getter et procede d'encapsulation d'un tel materiau getter
US11424132B2 (en) * 2018-11-03 2022-08-23 Applied Materials, Inc. Methods and apparatus for controlling contact resistance in cobalt-titanium structures
TWI809454B (zh) * 2021-07-19 2023-07-21 南亞科技股份有限公司 製作半導體結構的方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6232610A (ja) * 1985-08-05 1987-02-12 Fujitsu Ltd 半導体装置の製造方法
JPH0471231A (ja) * 1990-07-12 1992-03-05 Oki Electric Ind Co Ltd 半導体素子の製造方法
US5173327A (en) * 1991-06-18 1992-12-22 Micron Technology, Inc. LPCVD process for depositing titanium films for semiconductor devices
US5308655A (en) * 1991-08-16 1994-05-03 Materials Research Corporation Processing for forming low resistivity titanium nitride films
US5279857A (en) * 1991-08-16 1994-01-18 Materials Research Corporation Process for forming low resistivity titanium nitride films
AU1745695A (en) * 1994-06-03 1996-01-04 Materials Research Corporation A method of nitridization of titanium thin films
US5975912A (en) * 1994-06-03 1999-11-02 Materials Research Corporation Low temperature plasma-enhanced formation of integrated circuits
KR0164149B1 (ko) * 1995-03-28 1999-02-01 김주용 타이타늄 카보 나이트라이드층의 개질 방법

Also Published As

Publication number Publication date
KR100354797B1 (ko) 2002-10-18
JP3374322B2 (ja) 2003-02-04
JPH10106974A (ja) 1998-04-24
US6051281A (en) 2000-04-18
TW457576B (en) 2001-10-01

Similar Documents

Publication Publication Date Title
KR100354797B1 (ko) 피처리체의표면에티탄막및배리어금속막을적층하여형성하는방법
KR102386744B1 (ko) 작은 임계 치수의 피쳐에서 텅스텐 컨택 저항을 개선하는 방법
US6436819B1 (en) Nitrogen treatment of a metal nitride/metal stack
US7484513B2 (en) Method of forming titanium film by CVD
KR100428521B1 (ko) ＩＣ 제조에서의 ＰＥＣＶＤ－Ｔｉ 및 ＣＶＤ－ＴｉＮ 막의 단일 챔버 처리 방법
KR101287271B1 (ko) 저저항률 텅스텐/텅스텐 니트라이드 레이어의 접착 개선 방법
US8329576B2 (en) Method for improving uniformity and adhesion of low resistivity tungsten film
KR20230074436A (ko) 알루미늄 옥사이드 에칭 정지층들의 증착
KR100824088B1 (ko) 성막 처리 방법
US20090071404A1 (en) Method of forming titanium film by CVD
US20070000870A1 (en) Plasma processing method
KR20040008873A (ko) 화학기상증착 챔버의 세정 방법
US6933021B2 (en) Method of TiSiN deposition using a chemical vapor deposition (CVD) process
JPH11195621A (ja) バリアメタル、その形成方法、ゲート電極及びその形成方法
KR20090032963A (ko) 금속막 성막 방법 및 컴퓨터 판독 가능한 기록 매체
JPH1197386A (ja) 成膜方法および半導体装置の製造方法
US6537621B1 (en) Method of forming a titanium film and a barrier film on a surface of a substrate through lamination
JP3767429B2 (ja) チタン膜及びチタンナイトライド膜の連続成膜方法及びクラスタツール装置
TW202314800A (zh) 用於底層金屬上之完全著底通孔之選擇性蝕刻停止封蓋及選擇性通孔開口之方法及裝置
KR20040058905A (ko) 반도체 소자의 확산 방지막 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120821

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20130822

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150819

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20160818

Year of fee payment: 15

LAPS Lapse due to unpaid annual fee