KR20100099618A - 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 - Google Patents

박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치 Download PDF

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Abstract

본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층과 절연되는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 및 상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법에 관한 것이다.
또한, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층과 절연되는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막; 및 상기 절연막 상에 상기 소오스/드레인과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 유기전계발광표시장치에 관한 것이다.
다결정 실리콘, 게터링, 박막트랜지스터

Description

박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치{Thin film transistor, fabricating method of the thin film transistor, and organic lighting emitting diode display device comprising the same}
본 발명은 박막트랜지스터 및 그의 제조방법과 그를 포함하는 유기전계발광표시장치에 관한 것으로써, 더욱 상세하게는 금속 촉매를 이용하여 결정화된 다결정 실리콘층에 있어서, 금속 에천트를 이용하여 게터링함으로써, 반도체층에 존재하는 금속 촉매를 제거할 수 있는 박막트랜지스터, 그의 제조방법 및 유기전계발광표시장치에 관한 것이다.
박막트랜지스터는 주로 능동 행렬 액정 디스플레이 장치(AMLCD)의 능동소자와 유기 전계 발광 소자(OLED)의 스위칭 소자 및 구동 소자에 사용되는데, 각 소자의 특성에 맞추어 박막트랜지스터의 특성을 제어할 필요가 있다. 박막트랜지스터의 특성을 결정하는데 있어서 중요한 요소 중의 하나는 누설전류값이다.　　
일반적으로, 금속을 이용하지 않는 결정화법으로 결정화된 다결정 실리콘층을 반도체층으로 이용하는 박막트랜지스터에 있어서 누설전류값은 채널 영역의 폭이 커지면 증가하고, 채널 영역의 길이가 길어지면 작아지는 경향성을 가진다. 그 러나 누설전류값을 작게하기 위하여 채널 영역의 길이를 길게 하더라도 그 효과는 미비하며, 디스플레이 장치에 있어서는 채널 영역의 길이가 길어지면 장치의 크기도 커지며, 개구율도 줄어드게 되는 문제점이 생기므로, 채널 영역의 길이는 제약을 받는다.　
한편, 현재 금속을 이용하여 비정질 실리콘층을 결정화하는 방법이 고상결정화법보다 낮은 온도에서 빠른 시간 내에 결정화시킬 수 있는 장점을 가지고 있고, 엑시머 레이저 결정화법보다 공정 윈도우가 넓고 재현성이 우수하여 많이 연구되고 있다. 그러나 상기 금속을 이용하여 결정화된 다결정 실리콘층을 반도체층으로 이용하는 박막트랜지스터에 있어서 채널 영역의 길이 또는 폭의 변화에 따른 박막트랜지스터의 누설전류값은 일정한 경향성 없이 변화하며, 일반적인 박막트랜지스터가 가지는 경향성도 가지지 않는다.
따라서, 특히 금속 촉매를 이용하여 결정화된 반도체층을 이용하는 박막트랜지스터에 있어서는 반도체층의 채널 영역의 크기에 따른 누설전류값을 예측할 수 없는 문제점이 있으며, 또한 제어하고자 하는 누설전류값을 얻기 위한 반도체층의 채널 영역의 크기를 결정할 수 없는 문제점이 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로서, 금속 촉매를 이용하여 결정화된 반도체층을 이용한 박막트랜지스터에 있어서, 에천트를 이용하여 상기 반도체층에 존재하는 금속 촉매를 현저히 제거할 수 있어 특성이 개선된 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 제공하는데 목적이 있다.
본 발명은 박막트랜지스터, 그의 제조방법 및 그를 구비하는 유기전계발광표시장치에 관한 것으로, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층과 절연되는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 및 상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 박막트랜지스터 및 그의 제조방법을 제공한다.
또한, 기판; 상기 기판 상에 위치하는 버퍼층; 상기 상기 버퍼층 상에 위치하는 반도체층; 상기 반도체층과 절연되는 게이트 전극; 상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극; 상기 기판 전면에 걸쳐 위치하는 절연막; 및 상기 절연막 상에 상기 소오스/드레인과 전기적으로 연결되는 제 1 전 극, 유기막층 및 제 2 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 유기전계발광표시장치를 제공한다.
본 발명에 따르면, 금속 촉매를 이용하여 결정화된 반도체층을 이용한 박막트랜지스터에 있어서, 에천트를 이용하여 상기 반도체층에 존재하는 금속 촉매를 현저히 제거할 수 있어 특성이 개선된 박막트랜지스터, 그의 제조방법 및 이를 구비한 유기전계발광표시장치를 제조할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 이하의 실시예는 이 기술 분야에서 통상적인 지식을 가진 자에게 본 발명이 충분히 이해되도록 제공되는 것으로서, 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 기술되는 실시예에 한정되는 것은 아니다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 결정화 공정의 단면도이다.
먼저, 도 1a에 도시된 바와 같이 유리 또는 플라스틱과 같은 기판(100)상에 버퍼층(110)을 형성한다. 상기 버퍼층(110)은 화학적 기상 증착(Chemical Vapor Deposition)법 또는 물리적 기상 증착(Physical Vapor Deposition)법을 이용하여 실리콘 산화막, 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 이들의 복층으로 형성한다. 이때 상기 버퍼층(110)은 상기 기판(100)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리 콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(110) 상에 비정질 실리콘층(120)을 형성한다. 이때 상기 비정질 실리콘층(120)은 화학적 기상 증착법(Chemical Vapor Deposition) 또는 물리적 기상 증착법(Physical Vapor Deposition)을 이용할 수 있다. 또한, 상기 비정질 실리콘층(120)을 형성할 때, 또는, 형성한 후에 탈수소 처리하여 수소의 농도를 낮추는 공정을 진행할 수 있다.
다음, 상기 비정질 실리콘층(120)을 다결정 실리콘층으로 결정화한다. 본 발명에서는 MIC(Metal Induced Crystallization)법, MILC(Metal Induced Lateral Crystallization)법 또는 SGS(Super Grain Silicon)법 등과 같은 금속 촉매를 이용한 결정화 방법을 이용하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화한다.
상기 SGS법은 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하여 결정립의 크기를 수 ㎛ 내지 수백 ㎛ 까지 조절할 수 있는 결정화방법이다. 상기 비정질 실리콘층으로 확산되는 금속 촉매의 농도를 저농도로 조절하기 위한 일 실시예로 상기 비정질 실리콘층 상에 확산층을 형성하고, 상기 확산층 상에 금속 촉매층을 형성한 후 열처리하여 금속 촉매를 확산시킬 수 있으며, 공정에 따라서는 확산층을 형성하지 않고 금속 촉매층을 저농도로 형성하는 것 등에 의해 확산되는 금속 촉매의 농도를 저농도로 조절할 수도 있다.　　
본 발명의 실시예에서는 SGS 결정화법으로 다결정 실리콘층을 형성하는 것이 바람직한 바, 하기에서는 이를 설명한다.
도 1b는 상기 비정질 실리콘층 상에 확산층과 금속 촉매층을 형성하는 공정의 단면도이다.
도 1b를 참조하면, 상기 비정질 실리콘(120) 상에 확산층(130)을 형성한다. 이때, 상기 확산층(130)은 추후의 공정에서 형성되는 금속 촉매가 열처리 공정을 통해 확산할 수 있는 실리콘 질화막 또는 실리콘 산화막으로 형성하는 것이 바람직하고, 실리콘 질화막과 실리콘 산화막의 2층 구조로 형성할 수 있다. 또한, 2층 구조로 형성한 경우 어느 한 층을 패턴하여 금속 촉매가 확산되는 위치를 조절할 수가 있다. 상기 확산층(130)은 화학적 기상 증착법 또는 물리적 기상 증착법 등과 같은 방법으로 형성한다. 이때, 상기 확산층(130)의 두께는 1 내지 2000Å으로 형성한다. 상기 확산층(130)의 두께가 1Å 미만이 되는 경우에는 상기 확산층(130)이 확산하는 금속 촉매의 양을 저지하기가 어려우며, 2000Å 초과하는 경우에는 상기 비정질 실리콘층(120)으로 확산되는 금속 촉매의 양이 적어 다결정 실리콘층으로 결정화하기 어렵다.
이어서, 상기 확산층(130) 상에 금속 촉매를 증착하여 금속 촉매층(140)을 형성한다. 이때, 상기 금속 촉매는 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 사용할 수 있는데, 바람직하게는 니켈(Ni)을 이용한다. 이때, 상기 금속 촉매층(140)은 상기 확산층(130) 상에 1011 내지 1015atoms/㎠의 면밀도로 형성하는데, 상기 금속 촉매가 1011atoms/㎠의 면밀도 보다 적게 형성된 경우에는 결정화의 핵인 시드의 양이 적어 상기 비정질 실리콘층이 SGS법에 의한 다결정 실리콘층으로 결정화하기 어렵고, 상기 금속 촉매가 1015atoms/㎠의 면밀도 보다 많게 형성된 경우에는 비정질 실리콘층으로 확산되는 금속 촉매의 양이 많아 다결정 실리콘층의 결정립이 작아지고, 또한, 잔류하는 금속 촉매의 양이 많아 지게 되어 상기 다결정 실리콘층을 패터닝하여 형성되는 반도체층의 특성이 저하되게 된다.　
도 1c는 상기 기판을 열처리하여 금속 촉매를 확산층을 통해 확산시켜 비정질 실리콘층의 계면으로 이동시키는 공정의 단면도이다.
도 1c를 참조하면, 상기 버퍼층(110), 비정질 실리콘층(120), 확산층(130) 및 금속 촉매층(140)이 형성된 상기 기판(100)을 열처리(150)하여 상기 금속 촉매층(140)의 금속 촉매 중 일부를 상기 비정질 실리콘층(120)의 표면으로 이동시킨다. 즉, 상기 열처리(150)에 의해 상기 확산층(130)을 통과하여 확산하는 금속 촉매들(140a, 140b) 중 미량의 금속 촉매(140b)들만이 상기 비정질 실리콘층(120)의 표면으로 확산하게 되고, 대부분의 금속 촉매(140a)들은 상기 비정질 실리콘층(120)에 도달하지도 못하거나 상기 확산층(130)을 통과하지 못하게 된다.
따라서, 상기 확산층(130)의 확산 저지 능력에 의해 상기 비정질 실리콘층(120)의 표면에 도달하는 금속 촉매의 양이 결정되는데, 상기 확산층(130)의 확산 저지 능력은 상기 확산층(130)의 두께와 밀접한 관계가 있다. 즉, 상기 확산층(130)의 두께가 두꺼워질수록 확산되는 양은 적어지게 되어 결정립의 크기가 커지게 되고, 두께가 얇아질수록 확산되는 양은 많아지게 되어 결정립의 크기는 작아 지게 된다.
이때, 상기 열처리(150) 공정은 200 내지 900℃의 온도 범위, 바람직하게는 350 내지 500℃에서 수 초 내지 수 시간 동안 진행하여 상기 금속 촉매를 확산시키게 되는데, 상기 온도와 시간에서 진행하는 경우에 과다한 열처리 공정으로 인한 기판의 변형 등을 방지할 수 있으며, 제조 비용 및 수율의 면에서도 바람직하다. 상기 열처리(150) 공정은 로(furnace) 공정, RTA(Rapid Thermal Annealling) 공정, UV 공정 또는 레이저(Laser) 공정 중 어느 하나의 공정을 이용할 수 있다.
도 1d는 확산된 금속 촉매에 의해 비정질 실리콘층이 다결정 실리콘층으로 결정화하는 공정의 단면도이다.
도 1d를 참조하면, 상기 확산층(130)을 통과하여 상기 비정질 실리콘층(120)의 표면에 확산한 금속 촉매(140b)들에 의해 상기 비정질 실리콘층(120)이 다결정 실리콘층(160)으로 결정화된다. 즉, 상기 확산한 금속 촉매(140b)가 비정질 실리콘층의 실리콘과 결합하여 금속 실리사이드를 형성하고 상기 금속 실리사이드가 결정화의 핵인 시드(seed)를 형성하게 되어 비정질 실리콘층이 다결정 실리콘층으로 결정화하게 된다.
한편, 도 1d에서는 상기 확산층(130)과 금속 촉매층(140)을 제거하지 않고 상기 열처리(150) 공정을 진행하였으나, 금속 촉매를 상기 비정질 실리콘층(120) 상으로 확산시켜 결정화의 핵인 금속 실리사이드를 형성시킨 후, 상기 확산층(130)과 금속 촉매층(140)을 제거하고 열처리함으로써 다결정 실리콘층을 형성하여도 무방하다.
도 2는 본 발명의 제 1 실시예에 따른 다결정 실리콘의 게터링 방법에 관한 것이다.
먼저, 도 2a에 도시된 바와 같이 버퍼층(210), 도 1의 실시예에 따른 금속 촉매를 이용하여 결정화된 다결정 실리콘층(220)이 형성된 다결정 실리콘층(220)이 형성된 기판(200)이 제공된다. 이때, 상기 기판(200)은 도 1d에서 도시된 상기 확산층(130) 및 상기 금속촉매층(140)은 제거된 상태로 하기 게터링 방법을 진행한다.
상기 다결정 실리콘층(220)은 잔류 금속 촉매를 포함하고 있는데, 상기와 같이 결정화를 한 후의 잔류 금속 촉매 농도는 1×1013 내지 5×1014atoms/㎠ 정도이고, 상기와 같은 다결정 실리콘층(220)을 에천트로 처리한다.
상기 에천트는 니켈 또는 니켈 실리사이드를 제거하는 에천트를 사용하는데 상기 에천트는 성분이 산 종류가 주를 이루는 것으로 염산(HCl)25%, 아세트산(CH3COOH)10%, 염화철을 주로 사용하고, 농도는 다양하게 할 수 있다. 또한, BOE(buffered oxide etch)를 이용할 수도 있는데, 이때 사용되는 BOE 에천트는 HF, NH4F로 사용할 수 있다. 상기 에천트를 이용하여 약 30초 내지 2분정도 처리하면 잔류하는 금속촉매가 에천트에 녹아나와 게터링을 할 수 있다.
도 2b를 참조하면, 상기와 같은 다결정 실리콘층(220)이 형성된 기판(100)을 에천트로 처리하면, 다결정 실리콘층(220)에 존재하는 잔류금속촉매(140a,140b)가 제거되게 된다. 특히 금속 실리사이드가 많이 존재하는 결정립 경계는 금속이 에천 트에 녹아 제거되면서 홈부(a)가 형성되며, 홈부의 크기는 초기 금속 촉매 농도, 결정화 열처리 온도 및 시간에 따라 다양하나 통상적으로 200 내지 1000nm 까지의 크기가 형성되며, 미세한 홀이 형성될 수도 있다.
도 2C는 상기 도 2b에서 설명한 것과 같이 다결정 실리콘(220)층을 에천트 처리한 후 촬영한 사진이며, 응집되어있던 금속 및 금속 실리사이드가 제거된 후 남은 흔적인 홈부(a)를 확인할 수 있다.
도 2d 내지 도 2f는 상기의 게터링 방법을 적용한 다결정 실리콘의 금속촉매농도를 측정한 데이터로써, 니켈을 사용하여 결정화 하였을 때의 데이터이며, 도 2d는 게터링 실시하지 않은 다결정 실리콘층의 니켈촉매 농도, 도 2e는 게터링 1분을 실시한 후의 다결정 실리콘층의 니켈촉매농도, 도 2f는 게터링 2분을 실시한 후의 다결정 실리콘층의 니켈촉매농도를 측정한 데이터이다.
도 2d 내지 도 2f를 참조하면, 상기 게터링하기 전, 게터링 1분, 게터링 2분을 실시하였을 때의 니켈양을 살펴보면, 게터링 1분(B) 후의 니켈양은 다결정 실리콘층 표면쪽의 양이 줄어듬을 확인할 수 있다. 그리고 게터링 약 2분(C)까지도 니켈의 농도가 줄어듬을 알 수 있다.
상기와 같이 게터링을 거친 다결정 실리콘층은 표면에 홈부가 형성되어 있으나, 상기 홈부는 반도체층으로 형성하였을 때, 특성에는 큰 영향을 끼치지 않는다.
표 1은 상기와 같이 게터링을 실시한 다결정 실리콘층을 반도체층으로 형성한 후, 특성을 측정한 데이터이다.
[표 1]
홈부 갯수 문턱전압(Vth)(V) 오프전류(Ioff)(A/㎛)
4 2.01 2×10-11
6 1.99 1×10-11
8 1.98 1×10-11
표 1을 참조하면, 상기와 같이 다결정 실리콘층 표면의 홈부의 개수가 존재하더라도, 반도체층의 문턱전압(Vth)이나 오프전류(Ioff) 특성은 우수한 것을 알 수가 있다.
그러므로 상기와 같은 게터링 방법으로 금속촉매를 효과적으로 제거할 수 있다.
도 3a 내지 도 3d는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조방법을 이용하여 형성된 탑 게이트 박막트랜지스터를 제조하는 공정의 단면도이다.
도 3a 내지 도 3c를 참조하면, 상기와 제 1실시예에 의한 탑게이트 박막트랜지스터에 관한 단면도이다.
도 3a를 참조하면, 유리, 스테인레스 스틸 또는 플라스틱 등으로 이루어진 기판(300)상에 실리콘 산화막 또는 실리콘 질화막과 같은 절연막을 이용하여 단층 또는 복층으로 버퍼층(310)을 형성한다. 이때 상기 버퍼층(310)은 상기 기판(300)에서 발생하는 수분 또는 불순물의 확산을 방지하거나, 결정화시 열의 전달 속도를 조절함으로써, 비정질 실리콘층의 결정화가 잘 이루어질 수 있도록 하는 역할을 한다.
이어서, 상기 버퍼층(310) 상에 비정질 실리콘층을 형성한 후, 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층으로 형성한다. 그리고 나서, 상기 다결정 실리콘층을 상기 기재된 게터링 방법인 금속 에천트를 사용하여 잔류 금속촉매를 제거하고, 금속촉매로 인해 홈부(a)가 형성된 다결정 실리콘층(320a)로 형성한다.　
이어서, 도 3b를 참조하면, 상기 다결정 실리콘층(320a)을 패터닝하여 반도체층(320)으로 형성한다.
그리고 나서, 상기 반도체층(320)을 포함하는 기판(300) 전면에 걸쳐 게이트 절연막(330)을 형성한다. 상기 게이트 절연막(330)은 실리콘 산화막, 실리콘 질화막 또는 이들의 이중층일 수 있다.
계속해서, 상기 게이트 절연막(340) 상에 알루미늄(Al) 또는 알루미늄-네오디뮴(Al-Nd)과 같은 알루미늄 합금의 단일층이나, 크롬(Cr) 또는 몰리브덴(Mo) 합금 위에 알루미늄 합금이 적층된 다중층을 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 상기 반도체층(320)의 채널 영역와 대응되는 부분에 게이트 전극(340)을 형성한다.
이어서, 도 3c를 참조하면, 상기 게이트 전극(340)을 포함하는 기판 전면에 걸쳐 층간절연막(350)형성한다. 여기서, 상기 층간절연막(350)은 실리콘 질화막, 실리콘 산화막 또는 이들의 다중층일 수도 있다.
이어서, 상기 층간절연막(350) 및 상기 게이트 절연막 (330)을 식각하여 상기 반도체층(320)의 소오스/드레인 영역을 노출시키는 콘택홀을 형성한다. 상기 콘택홀을 통하여 상기 소오스/드레인 영역과 연결되는 소오스/드레인 전극(360,361) 을 형성한다. 여기서, 상기 소오스/드레인 전극(571,572)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 상기 반도체층(320), 상기 게이트 전극(340) 및 상기 소오스/드레인 전극(360,361)을 포함하는 박막트랜지스터를 완성한다.
도 4a 내지 4c는 본 발명의 제 1 실시예에 따른 다결정 실리콘층의 제조 방법을 이용하여 형성된 바텀 게이트 박막트랜지스터를 제조하는 공정의 단면도이다. 하기에서 특별히 언급되는 경우를 제외하고는 상기의 실시예에서 언급된 것을 참조한다.　
도 4a를 참조하면, 기판(400)상에 버퍼층(410)을 형성한다. 상기 버퍼층(410) 상에 게이트 전극용 금속층(도시안됨)을 형성하고, 사진 식각공정으로 상기 게이트 전극용 금속층을 식각하여 게이트 전극(420)을 형성한다. 이어서, 상기 게이트 전극(420)이 형성된 상기 기판(400) 상에 게이트 절연막(430)을 형성한다.
이어서, 도 4b를 참조하면, 상기 게이트 절연막(430) 상에 비정질 실리콘층을 형성한 후, 상기 도 1의 실시예에서와 같이 금속 촉매를 이용하여 상기 비정질 실리콘층을 결정화하여 다결정 실리콘층(440a)으로 형성한다. 상기 다결정 실리콘층(440a)은 본 발명의 실시예 1에서 설명한 게터링 방법을 이용하여 게터링하며, 게터링에 의해 다결정실리콘층(440a) 내의 금속촉매가 제거되면서 홈부(a)가 남아있다.　
이어서, 도 4c를 참조하면, 상기 다결정 실리콘층(440a)을 패터닝하여 반도체층(440)으로 형성한다.
이어서, 상기 반도체층(440) 상에 소오스/드레인 도전막을 형성하고 패터닝하여 소오스/드레인 전극(450,452)을 형성한다. 여기서, 상기 소오스/드레인 전극(571,572)은 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 몰리브덴텅스텐(MoW), 알루미늄(Al), 알루미늄-네오디뮴(Al-Nd), 티타늄(Ti), 질화티타늄(TiN), 구리(Cu), 몰리브덴 합금(Mo alloy), 알루미늄 합금(Al alloy), 및 구리 합금(Cu alloy) 중에서 선택되는 어느 하나로 형성될 수 있다. 이로써 상기 반도체층(440), 상기 게이트 전극(420) 및 상기 소오스/드레인 전극(450,451)을 포함하는 박막트랜지스터를 완성한다.
도 5는 본 발명의 제 1실시예를 이용한 탑게이트 박막트랜지스터를 포함하는 유기전계발광표시장치의 단면도이다.
도 5를 참조하면, 상기 본 발명의 도 3c의 실시예에 따른 박막트랜지스터를 포함하는 상기 기판(300) 전면에 절연막(365)을 형성한다. 상기 절연막(365)은 무기막인 실리콘 산화막, 실리콘 질화막 또는 SOG 중에서 선택되는 어느 하나 또는 유기막인 폴리이마이드(polyimide), 벤조사이클로부틴계 수지(benzocyclobutene series resin) 또는 아크릴레이트(acrylate) 중에서 선택되는 어느 하나로 형성할 수 있다. 또한 상기 무기막과 상기 유기막의 적층구조로 형성될 수도 있다.
상기 절연막(365)을 식각하여 상기 소오스 또는 드레인 전극(360,361)을 노출시키는 비아홀을 형성한다. 상기 비아홀을 통하여 상기 소오스 또는 드레인 전 극(360,361) 중 어느 하나와 연결되는 제 1 전극(370)을 형성한다. 상기 제 1 전극(370)은 애노드 또는 캐소드로 형성할 수 있다. 상기 제 1 전극(370)이 애노드인 경우, 상기 애노드는 ITO, IZO 또는 ITZO 중에서 어느 하나로 이루어진 투명 도전막으로 형성할 수 있으며, 캐소드인 경우 상기 캐소드는 Mg, Ca, Al, Ag, Ba 또는 이들의 합금을 사용하여 형성할 수 있다.
이어서, 상기 제 1 전극(370) 상에 상기 제 1 전극(370)의 표면 일부를 노출시키는 개구부를 갖는 화소정의막(375)을 형성하고, 상기 노출된 제 1 전극(370) 상에 발광층을 포함하는 유기막층(380)을 형성한다. 상기 유기막층(590)에는 정공주입층, 정공수송층, 정공억제층, 전자억제층, 전자주입층 및 전자수송층으로 이루어진 군에서 선택되는 하나 또는 복수의 층을 더욱 포함할 수 있다. 이어서, 상기 유기막층(380) 상에 제 2 전극(385)을 형성한다. 이로써 본 발명의 일 실시예에 따른 유기전계발광표시장치를 완성한다.
따라서, 본 발명의 박막트랜지스터를 제조함에 있어서, 에천트를 이용하여 다결정 실리콘층의 잔류금속을 효과적으로 제거하면서도, 전기적 특성에는 영향을 주지 않는 박막트랜지스터, 그의 제조방법 및 그를 포함하는 유기전계발광표시장치를 제공한다.
도 1a 내지 도 1d는 본 발명에 따른 다결정 실리콘층의 제조방법에 관한 도면이다.
도 2a 내지 도 2b는 본 발명에 따른 다결정 실리콘의 게터링 방법에 관한 도면이다.
도 2c는 본 발명에 따른 게터링 후 다결정 실리콘층 표면을 촬영한 사진이다.
도 2d 내지 도 2f는 본 발명에 따른 게터링 방법을 적용한 다결정 실리콘의 금속촉매농도를 측정한 데이터이다.
도 3a 내지 도 3c는 본 발명에 따른 탑 게이트 박막트랜지스터에 관한 도면이다.
도 4a 내지 도 4c는 본 발명에 따른 바텀 게이트 박막트랜지스터에 관한 도면이다.
도 5는 본 발명에 따른 유기전계발광표시장치에 관한 도면이다.

Claims (20)

  1. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층과 절연되는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막; 및
    상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 박막트랜지스터.
  2. 제 1항에 있어서,
    상기 반도체층은 금속촉매를 포함하는 것을 특징으로 하는 박막트랜지스터.
  3. 제 1항에 있어서,
    상기 홈부의 크기는200 내지 1000㎚인 것을 포함하는 박막트랜지스터.
  4. 제 1항에 있어서,
    기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며 상기 반도체층과 대응되는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 특징으로 하는 박막트랜지스터.
  5. 제 1항에 있어서,
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 게이트 전극에 대응되는 반도체층;
    상기 반도체층의 일부를 개구시키며 상기 반도체층과 연결되는 소오스/드레인 전극을 특징으로 하는 박막트랜지스터.
  6. 기판을 제공하고,
    상기 기판 상에 위치하는 버퍼층을 형성하고,
    상기 버퍼층상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 금속촉매층을 형성하고,
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정 화하고,
    상기 금속촉매층을 제거하고,
    상기 다결정 실리콘층을 에천트 처리하고,
    상기 다결정 실리콘층을 패터닝하여 반도체층을 형성하고,
    상기 반도체층상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 게이트 전극을 형성하고,
    상기 기판 전면에 걸쳐 층간절연막을 형성하고,
    상기 층간절연막 상에 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  7. 제 6항에 있어서,
    상기 에천트는 염산, 아세트산, 염화철 또는 BOE 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  8. 제 6항에 있어서,
    상기 비정질 실리콘층과 금속촉매층 사이에는 확산층을 더 포함한 후 결정화를 진행할 수 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  9. 제 6항에 있어서,
    상기 금속촉매층은 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  10. 제 6항에 있어서,
    상기 열처리는 350 내지 500℃에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  11. 기판을 제공하고,
    상기 기판 상에 위치하는 버퍼층을 형성하고,
    상기 버퍼층 상에 게이트 전극을 형성하고,
    상기 기판 전면에 걸쳐 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 비정질 실리콘층을 형성하고,
    상기 비정질 실리콘층 상에 금속촉매층을 형성하고,
    상기 기판을 열처리하여 상기 비정질 실리콘층을 다결정 실리콘층으로 결정화하고,
    상기 금속촉매층을 제거하고,
    상기 다결정 실리콘층을 에천트 처리하고,
    상기 다결정 실리콘층을 패터닝하여 상기 게이트 전극에 대응되는 반도체층을 형성하고,
    상기 반도체층의 일부를 노출시키며 상기 반도체층과 연결되는 소오스/드레 인 전극을 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  12. 제 11항에 있어서,
    상기 에천트는 염산, 아세트산, 염화철 또는 BOE 중 어느 하나를 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  13. 제 11항에 있어서,
    상기 비정질 실리콘층과 금속촉매층 사이에는 확산층을 더 포함한 후 결정화를 진행할 수 있는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  14. 제 11항에 있어서,
    상기 금속촉매층은 Ni, Pd, Ag, Au, Al, Sn, Sb, Cu, Tr, 및 Cd로 이루어진 군에서 선택되는 어느 하나를 이용하여 형성하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  15. 제 11항에 있어서,
    상기 열처리는 350 내지 500℃에서 실시하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  16. 기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층과 절연되는 게이트 전극;
    상기 반도체층과 상기 게이트 전극을 절연시키는 게이트 절연막;
    상기 상기 게이트 전극과 절연되며, 상기 반도체층과 일부가 연결되는 소오스/드레인 전극;
    상기 기판 전면에 걸쳐 위치하는 절연막; 및
    상기 절연막 상에 상기 소오스/드레인과 전기적으로 연결되는 제 1 전극, 유기막층 및 제 2 전극을 포함하며, 상기 반도체층은 하나 또는 다수개의 홈부를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  17. 제 16항에 있어서,
    상기 반도체층은 금속촉매를 포함하는 것을 특징으로 하는 유기전계발광표시장치.
  18. 제 16항에 있어서,
    상기 홈부의 크기는200 내지 1000㎚인 것을 포함하는 유기전계발광표시장치.
  19. 제 16항에 있어서,
    기판;
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 반도체층;
    상기 반도체층 상에 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며 상기 반도체층과 대응되는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 층간 절연막; 및
    상기 층간 절연막 상에 위치하며 상기 반도체층과 일부가 연결되는 소오스/드레인 전극을 포함하는 유기전계발광표시장치.
  20. 제 16항에 있어서,
    상기 기판 상에 위치하는 버퍼층;
    상기 버퍼층 상에 위치하는 게이트 전극;
    상기 기판 전면에 걸쳐 위치하는 게이트 절연막;
    상기 게이트 절연막 상에 위치하며, 상기 게이트 전극에 대응되는 반도체층;
    상기 반도체층의 일부를 개구시키며 상기 반도체층과 연결되는 소오스/드레인 전극을 포함하는 유기전계발광표시장치.
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