KR20020040000A - 반도체 소자의 금속배선 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로, 듀얼 다마신을 형성하기 위한 비아 공정 후, 금속층 상부에 형성된 장벽층을 질화 분위기에서 열처리하여 식각율이 낮은 내화물로 변형시킴으로써, 후속공정인 트렌치 공정시에 이루어지는 식각공정에도 장벽층이 완전히 제거되지 않고 금속층 상부에 남게 되어 금속층의 소정 부위가 식각되거나 산화되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제시함에 있다.
Description
본 발명은 반도체 소자의 금속배선 형성 방법에 관한 것으로서, 특히 듀얼 다마신을 형성하기 위한 비아 공정 후, 금속층 상부에 형성된 장벽층을 질화 분위기에서 열처리하여 식각율이 낮은 내화물로 변형시킴으로써, 후속공정인 트렌치 공정 시에 이루어지는 식각공정에도 장벽층이 완전히 제거되지 않고 금속층 상부에 남게 되어 금속층의 소정 부위가 식각되거나 산화되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제시함에 있다.
최근, 반도체 소자의 집적도가 증가함에 따라 구리 박막을 배선으로 이용한 배선 형성 기술이 크게 부각되고 있다. 하지만, 구리 박막은 현재까지 반도체 소자의 금속배선으로 사용하고 있는 알루미늄 배선 방법과는 달리 구리 박막 재료의 물성적 특징에 기인하는 문제점을 고려한 일련의 공정 기법 적용이 필요하게 된다.
구리 박막의 물성적 특징에 기인하는 문제점으로는 구리 박막과 인접하게 형성되는 실리콘 또는 실리콘 산화막내로 구리 원자가 쉽게 침투하여 들어가 소자의 전기적 특성 및 절연 특성을 악화시키는 문제와, 구리 박막의 내 산화성이 취약하여 구리 박막이 쉽게 산화되는 문제등 여러 가지가 제기된다. 이와 같은 문제점을 고려하여 구리 박막의 증착 및 식각방법등이 개발되고 있다. 특히, 다마신(damascene)공정을 이용한 구리 박막의 증착 및 식각방법등이 고려되고 있다.
종래의 다마신 공정을 이용한 반도체 소자의 금속배선 형성 방법을 간략하게 설명하면 도 1(a) 내지 도 1(d)와 같다.
도 1(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(1) 상부에 Cu와 같은 금속물질로 금속층(2)이 형성된다. 금속층(2) 상부에는 후속 공정에서 시행되는 식각공정 시 금속층(2)을 보호하기 위해 Ti 또는 TiN으로 구성된 장벽층(3)이 형성된다. 이어서, 장벽층(3) 상부에는 제 1 층간절연막(4), 제 1 버퍼층(5), 제 2 층간절연막(6) 및 제 2 버퍼층(7)이 순차적으로 형성된다. 이때, 제 1 및 제 2 층간절연막(4,6)은 HDP SiO2 또는 낮은 접촉저항 특성을 갖는 절연막(예를 들면, SILK, FLARE, HOSP, PTFE)등이 형성된다. 제 1 및 제 2 버퍼층(5,7)은 SiON 또는 SiN등이 PECVD에 의해 형성된다.
도 1(b)를 참조하면, 제 2 버퍼층(7)을 포함한 전체 구조 상부에 포토레지스트를 증착한 다음, 포토레지스트의 소정 부분이 패터닝되도록 소정 형태의 제 1 마스크를 포토레지스트 상부에 위치시킨다. 그런 다음, 제 1 마스크 상에는 자외선이 조사됨과 아울러 자외선에 의해 포토레지스트의 소정 부분이 패터닝되어 제 1 포토레지스트 패턴(8)이 형성된다.
제 1 포토레지스트 패턴(8)을 마스크로 하여 제 2 버퍼층(7), 제 2 층간절연막(6), 제 1 버퍼층(5) 및 제 1 층간절연막(4)이 순차적으로 식각되는 비아(via) 공정이 시행된다. 이 비아 공정에 의해 반도체 기판(1) 상부에는 장벽층(3)이 노출되도록 비아(50)가 형성된다.
도 1(c)를 참조하면, 비아(17)가 형성된 후, 소정의 스트립공정에 의해 제 1 포토레지스트 패턴(8)이 제거된다. 이어서, 전체 구조 상부에 포토레지스트를 증착한 다음, 포토레지스트의 소정 부분이 패터닝되도록 소정 형태의 제 2 마스크를 포토레지스트 상부에 위치시킨다. 그런 다음, 제 2 마스크 상에는 자외선이 조사됨과 아울러 자외선에 의해 포토레지스트의 소정 부분이 패터닝되어 제 2 포토레지스트 패턴(9)이 형성된다.
제 2 포토레지스트 패턴(9)을 마스크로 하여 제 2 버퍼층(7) 및 제 2 층간절연막(6)이 순차적으로 식각되는 트렌치(trench) 공정이 시행된다. 이 트렌치 공정에 의해 제 1 버퍼층(5)을 경계로하여 그 상부에 트렌치(100)가 형성된다.
도 1(d)를 참조하면, 트렌치(100)가 형성된 후, 트렌치 공정중에 마스크로 사용된 제 2 포토레지스트 패턴(9)은 스트립공정을 통해 제거된다.
이어서, 비아(50) 및 트렌치(100)를 메꾸도록 확산방지막(도시되지 않음)이 형성됨과 아울러 확산방지막의 홀내로 배선층(도시되지 않음)이 형성된다.
전술한 바와 같이 종래 기술에 따른 듀얼 다마신공정을 이용한 반도체 소자의 금속배선 형성 방법은 반도체 기판(1) 상부에 형성된 금속층(2)과 접속되는 배선층을 형성하기 위한 비아 및 트렌치 공정이 이루어진다. 그러나, 비아 및 트렌치 공정시 가해지는 식각에 의해 금속층(2) 상부의 소정 부위가 식각되는 문제가 발생한다.
이를 상세히 하면, 도 1(b)에 도시된 "A"와 같이 비아(50)를 형성하기 위한 비아 공정시, 제 1 층간절연막(4)을 완전히 제거하기 위한 과도한 식각공정에 의해 제 1 층간절연막(4)과 접촉되는 장벽층(3) 상단면의 소정 부위가 제 1 층간절연막(4)과 같이 1차 식각된다. 이어서, 1차 식각된 장벽층(3)은 도 1(c)에 도시된 "B"와 같이 트렌치 공정시 가해지는 식각에 의해 2차 식각되어 장벽층(3)이 완전히 제거됨과 아울러 금속층(2)의 상단면의 소정 부위가 식각되는 문제가 발생된다. 또한, 소정 부위가 식각된 금속층(2)의 상단면이 산소와 반응하여 그 상부에 산화막이 형성됨으로써 배선층과의 전기적 접속을 방해하게 되어 금속층(2)과 배선층간에 전도성이 감소하게 되는 문제가 도출된다.
따라서, 본 발명은 듀얼 다마신공정중에 진행되는 비아 및 트렌치 공정시 금속층의 소정 부위가 식각됨과 아울러 산화되는 것을 방지하기 위한 반도체 소자의 다마신 형성 방법을 제공함에 있다.
본 발명의 또 다른 목적은 듀얼 다마신을 형성하기 위한 비아 공정 후, 금속층 상부에 형성된 장벽층을 질화 분위기에서 열처리하여 식각율이 낮은 내화물로 변형시킴으로써, 후속공정인 트렌치 공정시에 이루어지는 식각공정에도 장벽층이 완전히 제거되지 않고 금속층 상부에 남게 되어 금속층의 소정 부위가 식각되거나 산화되는 것을 방지할 수 있는 반도체 소자의 금속배선 형성 방법을 제공함에 있다.
도 1(a) 내지 도 1(d)는 종래 기술에 따른 반도체 소자의 금속배선 형성 방법을 순서적으로 설명하기 위한 반도체 소자의 단면도.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성 방법을 순서적으로 설명하기 위한 반도체 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1,11 : 반도체 기판 2,12 : 금속층
3,13 : 장벽층 4,14 : 제 1 층간절연막
5,15 : 제 1 버퍼층 6,16 : 제 2 층간절연막
7,17 : 제 2 버퍼층 8,18 : 제 1 포토레지스트 패턴
9,19 : 제 2 포토레지스트 패턴
50,51 : 비아 100,101 : 트렌치
13a : 내화물
상술한 목적을 달성하기 위해 본 발명은 소정의 구조가 형성된 기판 상부에 제 1 금속층, 장벽층 및 절연막을 순차적으로 형성하는 단계와; 상기 절연막을 패터닝하여 상기 장벽층을 노출시키는 콘택홀을 형성하는 단계와; 상기 장벽층을 열처리하여 내화물을 형성하는 단계와; 상기 절연막의 소정 부분에 트렌치를 형성하는 단계와; 상기 콘택홀 및 트렌치를 채우도록 확산방지막을 형성하는 단계와; 상기 확산방지막 상부에 제 2 금속층을 형성하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(d)는 본 발명의 일 실시예에 따른 반도체 소자의 금속배선 형성방법을 순서적으로 설명하기 위해 도시한 반도체 소자의 단면도이다.
도 2(a)를 참조하면, 우선 소정의 구조가 형성된 반도체 기판(11) 상부에 2000Å의 두께로 Cu, Ag, Pt 및 Au중 어느 하나의 금속물질로 구성된 금속층(12)이 형성된다. 금속층(12) 상부에는 후속 공정에서 시행되는 식각공정 시 금속층(12)을 보호하기 위해 장벽층(13)이 형성된다. 장벽층(13)은 Ti, Ta 및 W중 어느 하나의 도전성 물질이 3000Å 이하의 두께로 형성된다. 이어서, 장벽층(13) 상부에는 제 1 층간절연막(14), 제 1 버퍼층(15), 제 2 층간절연막(16) 및 제 2 버퍼층(17)이 순차적으로 형성된다. 이때, 제 1 및 제 2 층간절연막(14,16)은 HDP SiO2 또는 낮은접촉저항 특성을 갖는 절연막(예를 들면, SILK, FLARE, HOSP, PTFE)등이 형성된다. 제 1 및 제 2 버퍼층(15,17)은 SiON 또는 SiN등이 PECVD에 의해 형성된다.
도 2(b)를 참조하면, 제 2 버퍼층(17)을 포함한 전체 구조 상부에 포토레지스트를 증착한 다음, 포토레지스트의 소정 부분이 패터닝되도록 소정 형태의 제 1 마스크를 포토레지스트 상부에 위치시킨다. 그런 다음, 제 1 마스크 상에는 자외선이 조사됨과 아울러 자외선에 의해 포토레지스트의 소정 부분이 패터닝되어 제 1 포토레지스트 패턴(18)이 형성된다.
제 1 포토레지스트 패턴(18)을 마스크로 하여 제 2 버퍼층(17), 제 2 층간절연막(16), 제 1 버퍼층(15) 및 제 1 층간절연막(14)이 순차적으로 식각되는 비아(via) 공정이 시행된다. 이 비아에칭 공정에 의해 반도체 기판(11) 상부에는 장벽층(13)이 노출되도록 비아(51)가 형성된다.
비아(51)가 형성된 후, 장벽층(13)의 소정 부위중 비아 공정에 의해 노출되는 부분은 "A'"와 같이 NH3 또는 N2의 분위기에서 900∼1100℃의 온도 범위에서 RTP 또는 RTA에 의해 식각속도가 느린 내화물(13a)로 변화되게 된다.
도 2(c)를 참조하면, 내화물(13a)가 형성된 후, 소정의 스트립공정에 의해 제 1 포토레지스트 패턴(18)이 제거된다. 이어서, 전체 구조 상부에 포토레지스트를 증착한 다음, 포토레지스트의 소정 부분이 패터닝되도록 소정 형태의 제 2 마스크를 포토레지스트 상부에 위치시킨다. 그런 다음, 제 2 마스크 상에는 자외선이 조사됨과 아울러 자외선에 의해 포토레지스트의 소정 부분이 패터닝되어 제 2 포토레지스트 패턴(19)이 형성된다.
제 2 포토레지스트 패턴(19)을 마스크로 하여 제 2 버퍼층(17) 및 제 2 층간절연막(16)이 순차적으로 식각되는 트렌치(trench) 공정이 시행된다. 이 트렌치 공정에 의해 제 1 버퍼층(15)을 경계로하여 그 상부에 트렌치(101)가 형성된다.
트렌치 공정 시, 제 2 버퍼층(17) 및 제 2 층간절연막(16) 뿐만 아니라 "B'"와 같이 비아(51)에 의해 노출되는 내화물(13a) 또한 식각되게 된다. 그러나, 다른 층의 구성물질보다 내화물(13a)의 식각율이 낮기 때문에 다른 층이 완전히 식각되더라도 내화물(13a)은 완전히 에칭되지 않고 금속층(12) 상부에 잔재하게 된다.
도 2(d)를 참조하면, 트렌치(101)가 형성된 후, 트렌치 공정 시에 마스크로 사용된 제 2 포토레지스트 패턴(19)은 스트립공정을 통해 제거된다. 이어서, 비아(51) 및 트렌치(101)를 메꾸도록 확산방지막(도시되지 않음)이 증착됨과 아울러 확산방지막의 홀내로 Cu, W 및 Al의 금속물질로 구성된 배선층이 형성된다. 여기서, Cu를 이용하여 배선층을 형성할 경우에는 확산방지막의 홀내로 Cu가 증착된 후, CMP에 의해 평탄화된다. 또한, W 및 Al을 이용하여 배선층을 형성할 경우에는 확산방지막의 홀내로 W 및 Al이 증착된 후, CHP 또는 RIE에 패터닝된다.
전술한 바와 같이, 본 발명은 듀얼 다마신을 형성하기 위한 비아 공정 후, 금속층 상부에 형성된 장벽층의 소정 부위를 질화 분위기에서 열처리하여 식각율이 낮은 내화물로 변형시킴으로써, 후속 공정인 트렌치 공정 시에 이루어지는 식각공정에도 장벽층이 완전히 제거되지 않고 금속층 상부에 남게 되어 금속층의 소정 부위가 식각되거나 산화되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명은 본 발명은 듀얼 다마신을 형성하기 위한 비아 공정 후, 금속층 상부에 형성된 장벽층의 소정 부위를 질화 분위기에서 열처리하여 식각율이 낮은 내화물로 변형시킴으로써, 후속 공정인 트렌치 공정 시에 이루어지는 식각공정에도 장벽층이 완전히 제거되지 않고 금속층 상부에 남게 되어 금속층의 소정 부위가 식각되거나 산화되는 것을 방지할 수 있다.
또한, 금속층 상부에 형성되는 내화물이 전도성 물질인 질화물로 형성됨으로 인해, 배선층과 금속층간의 전도성을 높일 수 있다.
Claims (6)
- 소정의 구조가 형성된 기판 상부에 제 1 금속층, 장벽층 및 절연막을 순차적으로 형성하는 단계와;상기 절연막을 패터닝하여 상기 장벽층을 노출시키는 콘택홀을 형성하는 단계와;상기 장벽층을 열처리하여 내화물을 형성하는 단계와;상기 절연막의 소정 부분에 트렌치를 형성하는 단계와;상기 콘택홀 및 트렌치를 채우도록 확산방지막을 형성하는 단계와;상기 확산방지막 상부에 제 2 금속층을 형성하는 단계를 포함하는 것을 특징으로 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 1 금속층은 Cu, Ag 및 Au중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 제 2 금속층은 Cu, W 및 Al중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 장벽층은 TiW, TaN, Ti, WN, Ta 및 W중 어느 하나가 2000Å 이하의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 절연막은 에칭비가 다른 물질이 하나 이상 구성되는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
- 제 1 항에 있어서,상기 열처리 하는 단계는 NH3및 N2중 어느 하나의 질소분위기에서 900 내지 1100℃의 온도 범위에서 열처리하는 것을 특징으로 하는 반도체 소자의 금속배선 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
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2000
- 2000-11-23 KR KR1020000069895A patent/KR20020040000A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100591182B1 (ko) * | 2004-12-27 | 2006-06-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 배선 형성방법 |
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