KR100587073B1 - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 고집적화에 따른 금속배선간 커플링 노이즈(Coupling Noise)를 감소시키기 위한 반도체 소자의 제조방법을 개시한다. 개시된 본 발명에 따른 반도체 소자의 제조방법은, 하지층이 형성된 반도체 기판 상에 이격 배치되는 수 개의 금속배선을 형성하는 단계; 상기 금속배선들을 덮도록 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 및 상기 금속배선들 사이의 층간절연막 부분에서 각 금속배선과 접한 층간절연막 부분들 내에 외부 전계에 의해 분극된 금속배선 내부의 전하가 감소되도록 서로 반대 도전형의 불순물을 이온주입하는 단계;를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{Method of manufacturing semiconductor device}
도 1은 평행판 축전기의 유전체 내부에서 외부 전계에 의해 전하 분극이 일어난 상태를 도시한 도면.
도 2 및 도 3은 본 발명에 따른 금속배선간 커플링 노이즈 감소방법을 설명하기 위한 도면.
도 4 및 도 5는 본 발명에 따라 형성된 다층금속배선 구조들을 각각 하부금속배선의 폭 방향 및 상기 하부금속배선과 직교하게 연장하는 상부금속배선의 폭 방향을 따라 절단하여 도시한 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
12 : 제1전극 14 : 제2전극
16,26 : 유전체 20 : 금속배선
28 : 감광막 40 : 반도체기판
42 : 하부금속배선 44 : 제1층간절연막
45 : 제1이온주입층 46 : 상부금속배선
48 : 제2층간절연막 49 : 제1이온주입층
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 고집적화에 따른 금속배선간 커플링 노이즈(Coupling Noise)를 감소시키기 위한 반도체 소자의 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 소자 크기가 감소되고 있으며, 또한, 상기 소자 크기의 감소에 따라 전압공급 소오스인 금속배선들간 간격도 필연적으로 감소되고 있다.
그런데, 이웃하는 한 쌍의 금속배선과 그들 사이에 개재된 층간절연막이 마치 캐패시터처럼 작용하게 되므로, 금속배선간 간격이 줄어들게 되면, 기생 캐패시턴스가 증가되어 금속배선간 커플링 노이즈(Coupling Noise)가 높아져 금속배선에서의 신호지연(RC-delay) 및 이웃하는 금속배선간 신호간섭(Crosstalk) 현상이 일어나게 된다.
실제 디램(DRAM)에서는 하층금속배선과 상층금속배선들이 그물형으로 꼬여있고, 배선 길이도 길므로, 금속배선간 기생 캐패시턴스의 증가로 인해 신호 왜곡이 일어나고, 이에 따라, 소자 특성이 저하된다.
이에, 고집적화에 따른 금속배선간 커플링 노이즈를 감소시키기 위해서, 즉, 기생 캐패시턴스의 증가를 방지하기 위해서, 현재는 층간절연막용으로 유전율(ε)이 3.5∼4.4인 실리콘산화막(SiO2) 보다 낮은 저유전 물질을 개발하고 있다.
그러나, 상기 실리콘산화막을 대체할 물질은 개발 단계에 있을 뿐 아직까지 상용화되지 않고 있는 바, 금속배선간 커플링 노이즈로 인한 신호지연 및 신호간섭의 문제는 해결되지 못하고 있으며, 그래서, 소자 특성을 확보하지 못하고 있다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 고집적화에 따른 금속배선간 커플링 노이즈를 감소시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
또한, 본 발명은 금속배선간 커플링 노이즈를 감소시킴으로써 소자 특성을 확보할 수 있는 반도체 소자의 제조방법을 제공함에 그 다른 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 고집적화에 따른 금속배선간 커플링 노이즈를 감소시키기 위한 반도체 소자의 제조방법으로서, 하지층이 형성된 반도체 기판 상에 이격 배치되는 수 개의 금속배선을 형성하는 단계; 상기 금속배선들을 덮도록 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 및 상기 금속배선들 사이의 층간절연막 부분에서 각 금속배선과 접한 층간절연막 부분들 내에 외부 전계에 의해 분극된 금속배선 내부의 전하가 감소되도록 서로 반대 도전형의 불순물을 이온주입하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 이온주입은 외부 전계에 의해 분극된 내부 전하와 반대 도전형의 불순물이 주입되도록 한다. 또, 상기 이온주입은 이온주입 위치, 이온주입 에너지 및 이온주입 도우즈로 구성된 그룹으로부터 선택되는 어느 하나의 조절을 통해 금속배선간 노이즈를 제어한다.
또한, 본 발명은, 고집적화에 따른 금속배선간 커플링 노이즈를 감소시키기 위한 반도체 소자의 제조방법으로서, 하지층이 형성된 반도체 기판 상에 이격 배치되는 수 개의 하부금속배선을 형성하는 단계; 상기 하부금속배선들을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 이격 배치되는 수 개의 상부금속배선을 형성하는 단계; 및 상기 상부금속배선들을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계를 포함하며, 상기 하부금속배선들 사이의 제1층간절연막 부분에서 각 하부금속배선과 접한 제1층간절연막 부분들 내부, 상기 하부금속배선과 상부금속배선 사이의 제1층간절연막 부분에서 하부금속배선 및 상부금속배선과 각각 접한 제1층간절연막 부분들 내부, 및 상기 상부금속배선들 사이의 제2층간절연막 부분에서 각 상부금속배선들과 접한 제2층간절연막 부분들 내부 각각에 외부 전계에 의해 분극된 내부 전하가 감소되도록 서로 반대 도전형의 불순물을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법을 제공한다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
먼저, 본 발명의 기술적 원리를 간략하게 설명하면, 본 발명은 금속배선들 사이에 개재된 층간절연막 부분에서 각 금속배선과 접한 부분, 즉, 캐패시터를 구성하는 유전체의 양극단에 각각 서로 반대 도전형의 불순물을 이온주입하여 외부 전계에 의해 유전체 내부에서 분극된 전하들을 상쇄시키며, 이를 통해, 금속배선들간 커플링 노이즈를 감소시켜 신호지연 및 신호간섭 등의 소자 고집적화에 따른 문제를 해결한다.
자세하게, 도 1은 평행판 축전기의 유전체 내부에서 외부 전계에 의해 전하 분극이 일어난 상태를 도시한 도면으로서, 도시된 바와 같이, 양단을 제외한 유전체(16) 부분에서는 분극된 전하들이 모두 상쇄되지만, 유전체(16)의 양단은 각각 외부와 반대의 전하로 대전된다. 이때, 캐패시터에 저장되는 전하의 양은 대전된 전하의 양, 즉, 분극의 정도에 따라 차이가 나며, 유전율이 큰 물질이 분극 정도가 크다.
따라서, 본 발명은 금속배선들 사이의 층간절연막 부분에서 각 금속배선과 접한 부분들, 즉, 유전체 양극단에 각각 외부 전계에 의해 대전되는 전하와 반대되는 도전형의 불순물을 이온주입하여 상기 유전체 양극단의 전하 양을 줄이고, 이를 통해, 금속배선간 커플링 노이즈를 감소시킨다.
도 2 및 도 3은 본 발명에 따른 금속배선간 커플링 노이즈 감소방법을 설명하기 위한 도면으로서, 여기서, 도 2는 금속배선 및 유전체 상에 상기 유전체 양단을 노출시키는 감광막 패턴을 형성한 상태를 도시한 도면이고, 도 3은 유전체 양단에 불순물을 이온주입한 후의 상태를 도시한 도면이다.
먼저, 도 2에 도시된 바와 같이, 불순물 이온주입을 행하기 전에는 유전체 (26)의 내부 전계(E)가 외부 전계에 의해 분극된 전하들로 인해 큰 것을 볼 수 있다.
반면, 도 3에 도시된 바와 같이, 외부 전계 및 유전체(26) 분극 특성으로 생긴 전하와 반대 도전형의 불순물이 상기 유전체(26)의 양단에 강제적으로 주입됨에 따라 유전체 양단의 전하가 현저하게 감소함을 볼 수 있으며, 이에 따라, 상기 유전체(26) 내부 전계(E)가 상대적으로 감소되었음을 알 수 있다.
여기서, 상기 유전체(26) 내부 전계의 감소 정도는 이온주입 위치, 이온주입 에너지 또는 이온주입 도우즈의 조절을 통해 제어될 수 있다.
도 2 및 도 3에서, 도면부호 20은 금속배선, 26은 유전체, 28은 감광막 패턴을 각각 나타낸다.
결론적으로, 본 발명은 금속배선들 사이에 개재되는 층간절연막 부분의 양측단, 즉, 기생 캐패시터를 구성하는 유전체 양극단에 외부 전계에 의해 분극된 전하와 반대되는 도전형의 불순물을 이온주입함으로써 상기 유전체의 내부 전계를 감소시킬 수 있고, 이에 따라, 금속배선간 커플링 노이즈를 감소시킬 수 있어서 소자 특성을 개선시킬 수 있다.
도 4 및 도 5는 본 발명에 따라 형성된 다층금속배선 구조들을 각각 하부금속배선의 폭 방향 및 상기 하부금속배선과 직교하게 연장하는 상부금속배선의 폭 방향을 따라 절단하여 도시한 단면도이다.
도 4를 참조하면, 하부금속배선들(42) 사이에 개재된 제1층간절연막(44) 부분에서 각 하부금속배선들(42)과 접한 제1층간절연막 부분들 각각에 N형 및 P형 불순물이 이온주입되어 제1이온주입층(45)이 형성되었음을 볼 수 있으며, 또한, 하부금속배선(42)과 상부금속배선(46) 사이에 개재된 제1층간절연막(46) 부분에서 상기 하부금속배선(42)과 접한 제1층간절연막 부분 및 상부금속배선(46)과 접한 제1층간절연막 부분 각각에도 N형 및 P형 불순물이 이온주입되어 제2이온주입층(49)이 형성되었음을 볼 수 있다.
도 5를 참조하면, 하부금속배선(42)과 상부금속배선(46) 사이에 개재된 제1층간절연막 부분에서 상기 하부금속배선(42)과 접한 제1층간절연막 부분과 상부금속배선(46)과 접한 제1층간절연막 부분 각각에 N형 및 P형 불순물이 이온주입되어 제1이온주입층(45)이 형성되었음을 볼 수 있고, 또한, 상부금속배선들(46) 사이에 개재된 제2층간절연막 부분에서 상기 상부금속배선(46)과 접한 제2층간절연막 부분들 각각에도 N형 및 P형 불순물이 이온주입되어 제2이온주입층(49)이 형성되었음을 볼 수 있다.
이와 같은 제1 및 제2 이온주입층(45, 49)의 형성을 통해 금속배선들(44, 46) 사이에 개재된 층간절연막 부분의 내부 전계가 감소됨을 알 수 있고, 이에 따라, 금속배선간 커플링 노이즈가 감소됨을 알 수 있다.
이때, 전술한 바와 같이, 금속배선들 사이에 개재된 층간절연막 부분의 내부 전계의 감소 정도, 즉, 금속배선간 커플링 노이즈의 감소 정도는 이온주입 위치, 이온주입 에너지 또는 이온주입 도우즈의 조절을 통해 제어될 수 있다.
이상에서와 같이, 본 발명은 금속배선들 사이에 개재되는 층간절연막의 양측단, 즉, 유전체의 양극단에 외부 전계에 의해 분극된 내부 전하와 반대되는 도전형의 불순물을 각각 이온주입함으로써 상기 유전체의 내부 전계를 감소시킬 수 있으며, 이에 따라, 금속배선간 커플링 노이즈를 감소시킬 수 있는 바, 소자 특성을 확보할 수 있다.
이상, 여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만, 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.

Claims (6)

  1. 고집적화에 따른 금속배선간 커플링 노이즈를 감소시키기 위한 반도체 소자의 제조방법으로서,
    하지층이 형성된 반도체 기판 상에 이격 배치되는 수 개의 금속배선을 형성하는 단계;
    상기 금속배선들을 덮도록 반도체 기판의 전면 상에 층간절연막을 형성하는 단계; 및
    상기 금속배선들 사이의 층간절연막 부분에서 각 금속배선과 접한 층간절연막 부분들 내에 외부 전계에 의해 분극된 금속배선 내부의 전하가 감소되도록 서로 반대 도전형의 불순물을 이온주입하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 이온주입은
    외부 전계에 의해 분극된 내부 전하와 반대 도전형의 불순물이 주입되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 이온주입은
    이온주입 위치, 이온주입 에너지 및 이온주입 도우즈로 구성된 그룹으로부터 선택되는 어느 하나의 조절을 통해 금속배선간 노이즈를 제어하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 고집적화에 따른 금속배선간 커플링 노이즈를 감소시키기 위한 반도체 소자의 제조방법으로서,
    하지층이 형성된 반도체 기판 상에 이격 배치되는 수 개의 하부금속배선을 형성하는 단계;
    상기 하부금속배선들을 덮도록 기판 전면 상에 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 이격 배치되는 수 개의 상부금속배선을 형성하는 단계; 및
    상기 상부금속배선들을 덮도록 제1층간절연막 상에 제2층간절연막을 형성하는 단계를 포함하며,
    상기 하부금속배선들 사이의 제1층간절연막 부분에서 각 하부금속배선과 접한 제1층간절연막 부분들 내부, 상기 하부금속배선과 상부금속배선 사이의 제1층간절연막 부분에서 하부금속배선 및 상부금속배선과 각각 접한 제1층간절연막 부분들 내부, 및 상기 상부금속배선들 사이의 제2층간절연막 부분에서 각 상부금속배선들과 접한 제2층간절연막 부분들 내부 각각에 외부 전계에 의해 분극된 내부 전하가 감소되도록 서로 반대 도전형의 불순물을 이온주입하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 이온주입은
    외부 전계에 의해 분극된 내부 전하와 반대 도전형의 불순물이 주입되도록 하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 이온주입은
    이온주입 위치, 이온주입 에너지 및 이온주입 도우즈로 구성된 그룹으로부터 선택되는 어느 하나의 조절을 통해 금속배선간 노이즈를 제어하는 것을 특징으로 하는 반도체 소자의 제조방법.
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