JPS6236866A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6236866A JPS6236866A JP17645285A JP17645285A JPS6236866A JP S6236866 A JPS6236866 A JP S6236866A JP 17645285 A JP17645285 A JP 17645285A JP 17645285 A JP17645285 A JP 17645285A JP S6236866 A JPS6236866 A JP S6236866A
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- layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ポリシリコン層を介してイオン注入によってエミッタを
形成する際、多結晶シリコン（ポリシリコン）層堆積前
に予めベース領域の表面を非晶質化（アモルファス化）
する半導体装置の製造方法である。
形成する際、多結晶シリコン（ポリシリコン）層堆積前
に予めベース領域の表面を非晶質化（アモルファス化）
する半導体装置の製造方法である。
本発明は半導体装置の製造方法に関するもので、さらに
詳しく言えば、ポリシリコン層を介してのイオン注入に
よってエミッタを形成する方式において、結晶欠陥の発
生を防止する方法に関するものである。
詳しく言えば、ポリシリコン層を介してのイオン注入に
よってエミッタを形成する方式において、結晶欠陥の発
生を防止する方法に関するものである。
バイポーラＩＣなどにおいては、いわゆるポリシリコン
エミッタがよく用いられている。このポリシリコンエミ
ッタとはベース領域内にポリシリコン層を介してイオン
注入や拡散を行うことによって形成されたエミッタであ
る。
エミッタがよく用いられている。このポリシリコンエミ
ッタとはベース領域内にポリシリコン層を介してイオン
注入や拡散を行うことによって形成されたエミッタであ
る。
第２図ｆａ）〜ｆｃｌはその従来例を示す工程図で、同
図（ａｌは半導体基板２１に選択酸化法に孝り ５ｉＯ
２（二酸化シリコン）膜（フィールド酸化膜）２２が形
成された後に、ベース領域２３が形成され、次いでエツ
チングによって電極窓２４が形成された状態を示す。そ
の後、ポリシリコン層２°５を例えば化学気相成長法（
ＣＶＤ法）で成長し、その上にレジスト膜２６を塗布形
成してエミッタ拡散のためのパターニングをなし、続い
てＡｓ” （砒素イオン）のイオン注入をなす。この
状態を同図中）に示す。このイオン注入によってベース
領域２３内にエミッタ領域２７が形成される。同図（Ｃ
）にはレジスト膜２６除去後の状態を示す。その後に活
性化のためのアニール、配線工程へと移行する。
図（ａｌは半導体基板２１に選択酸化法に孝り ５ｉＯ
２（二酸化シリコン）膜（フィールド酸化膜）２２が形
成された後に、ベース領域２３が形成され、次いでエツ
チングによって電極窓２４が形成された状態を示す。そ
の後、ポリシリコン層２°５を例えば化学気相成長法（
ＣＶＤ法）で成長し、その上にレジスト膜２６を塗布形
成してエミッタ拡散のためのパターニングをなし、続い
てＡｓ” （砒素イオン）のイオン注入をなす。この
状態を同図中）に示す。このイオン注入によってベース
領域２３内にエミッタ領域２７が形成される。同図（Ｃ
）にはレジスト膜２６除去後の状態を示す。その後に活
性化のためのアニール、配線工程へと移行する。
（発明が解決しようとする問題点）
上記した従来例によると、イオン注入に半導体基板２Ｉ
のバルクにダメージが与えられ、それは１０００人程度
０膜厚のポリシリコン層によっては十分に防止すること
ができず、結晶欠陥を起し易かった。この結晶欠陥は例
えばコレクターエミッタ間のリーク原因となる。
のバルクにダメージが与えられ、それは１０００人程度
０膜厚のポリシリコン層によっては十分に防止すること
ができず、結晶欠陥を起し易かった。この結晶欠陥は例
えばコレクターエミッタ間のリーク原因となる。
他方、ポリシリコン層を厚くすれば、イオン注人時のダ
メージを減少することは可能であるが、そうするとポリ
シリコン層の上にアルミニウム（ＡＩ）配線を形成した
場合に、Ａｌ中にシリコンが析出する問題があるので、
シリコンの供給源であるポリシリコン層を厚くすること
は好ましくない。
メージを減少することは可能であるが、そうするとポリ
シリコン層の上にアルミニウム（ＡＩ）配線を形成した
場合に、Ａｌ中にシリコンが析出する問題があるので、
シリコンの供給源であるポリシリコン層を厚くすること
は好ましくない。
本発明はこのような点に鑑みて創作されたもので、半導
体基板のバルクにイオン注入をなした時のダメージ、例
えば結晶欠陥の発生を減少させた半導体装置の製造方法
を提供することを目的とする。
体基板のバルクにイオン注入をなした時のダメージ、例
えば結晶欠陥の発生を減少させた半導体装置の製造方法
を提供することを目的とする。
第１図は本発明の工程を示す断面図である。
第１図において、１１は半導体基板、１２はフィールド
酸化膜、１３は電極窓、１４はベース領域である。
酸化膜、１３は電極窓、１４はベース領域である。
本発明の方法においては、半導体基板１１にフィールド
酸化膜１２、電極窓１３、ベース領域１４を形成した後
に、ポリシリコン成長前に、予めベース領域１４の表面
を中性不純物（例えば、シリコン（Ｓｉ）やゲルマニウ
ム（Ｇｅ） ）のイオン注入によってアモルファス化し
アモルファス１１５を作り、しかる後にポリシリコン層
を成長し、次いでエミッタ拡散と熱処理（アニール）を
なしてエミッタ領域１８を形成するものである。
酸化膜１２、電極窓１３、ベース領域１４を形成した後
に、ポリシリコン成長前に、予めベース領域１４の表面
を中性不純物（例えば、シリコン（Ｓｉ）やゲルマニウ
ム（Ｇｅ） ）のイオン注入によってアモルファス化し
アモルファス１１５を作り、しかる後にポリシリコン層
を成長し、次いでエミッタ拡散と熱処理（アニール）を
なしてエミッタ領域１８を形成するものである。
（作用〕
上記方法においては、アモルファス化したシリコンが固
相エピタキシャル成長して単結晶化し、イオン注入時の
ダメージが回復されるのである。
相エピタキシャル成長して単結晶化し、イオン注入時の
ダメージが回復されるのである。
（実施例〕
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）〜（ｄｌは本発明の実施例を示す工程図で
ある。従来例の場合と同様にして、半導体基板ＩＩにフ
ィールド酸化膜１２、電極窓１３およびベース領域１４
を形成する（同図（ａ））。
ある。従来例の場合と同様にして、半導体基板ＩＩにフ
ィールド酸化膜１２、電極窓１３およびベース領域１４
を形成する（同図（ａ））。
次に、同図（ｂｌに示す如（、電極窓１３を介してベー
ス領域１４の表面から中性不純物であるシリコンイオン
（Ｓｉ” ）を矢印方向にイオン注入すると、このイオ
ン注入によってベース領域１４の表面にアモルファス層
１５が形成される。ここで、このイオン注入の加速エネ
ルギーは例えば８０ＫｅＶ 、 ドーズ量はＩ Ｘ １
０１６／ ｃｍ２に設定する。
ス領域１４の表面から中性不純物であるシリコンイオン
（Ｓｉ” ）を矢印方向にイオン注入すると、このイオ
ン注入によってベース領域１４の表面にアモルファス層
１５が形成される。ここで、このイオン注入の加速エネ
ルギーは例えば８０ＫｅＶ 、 ドーズ量はＩ Ｘ １
０１６／ ｃｍ２に設定する。
アモルファス層１５形成後、ポリシリコン層１６を例え
ばＣＶＤ法で１０００人の膜厚に成長させる。次いでポ
リシリコンＮ１６上にレジストを塗布して作られたレジ
スト膜１７をエミッタ拡散に備えて同図ｔＣ１に示され
る如くパターニングし、引続き砒素イオンＡｓ＋を矢印
方向にイオン注入する。この時のイオン注入の加速エネ
ルギーは例えば６０ＫｅＶ 、ドーズ量は５ Ｘ １０
” ／ ｃｍ２ とする。同図ｆｄ）はイオン注入に
よってエミッタ領域１８がベース領域１４内に形成され
た状態を示す。レジスト膜１７はイオン注入後に通常の
技術で除去する。しかる後に、低温（６００℃）で１時
間熱処理（アニール）すると、イオン注入した領域が活
性化されるとともに固相エピタキシャル成長によってア
モルファス層１５が単結晶化し、結晶欠陥のないエミッ
タ領域１８が形成される。以後配線工程等を従来通り実
施してバイポーラＩＣを完成する。
ばＣＶＤ法で１０００人の膜厚に成長させる。次いでポ
リシリコンＮ１６上にレジストを塗布して作られたレジ
スト膜１７をエミッタ拡散に備えて同図ｔＣ１に示され
る如くパターニングし、引続き砒素イオンＡｓ＋を矢印
方向にイオン注入する。この時のイオン注入の加速エネ
ルギーは例えば６０ＫｅＶ 、ドーズ量は５ Ｘ １０
” ／ ｃｍ２ とする。同図ｆｄ）はイオン注入に
よってエミッタ領域１８がベース領域１４内に形成され
た状態を示す。レジスト膜１７はイオン注入後に通常の
技術で除去する。しかる後に、低温（６００℃）で１時
間熱処理（アニール）すると、イオン注入した領域が活
性化されるとともに固相エピタキシャル成長によってア
モルファス層１５が単結晶化し、結晶欠陥のないエミッ
タ領域１８が形成される。以後配線工程等を従来通り実
施してバイポーラＩＣを完成する。
本発明においては、前記した如（Ａｓ＋のイオン注入に
続くアニールによってアモルファス層１５における固相
エピタキシャル成長を発生させるもので、ポリシリコン
層１６によって阻止できなかった結晶欠陥は、この固相
エピタキシャル成長でアモルファス層が単結晶化するこ
とによって回復させられるのである。
続くアニールによってアモルファス層１５における固相
エピタキシャル成長を発生させるもので、ポリシリコン
層１６によって阻止できなかった結晶欠陥は、この固相
エピタキシャル成長でアモルファス層が単結晶化するこ
とによって回復させられるのである。
なおアモルファス層は、エミッタ領域を形成するための
イオン注入によってダメージを受ける部分のみ、すなわ
ちエミッタ領域を形成すべきバルクの部分のみに形成し
てもよい。
イオン注入によってダメージを受ける部分のみ、すなわ
ちエミッタ領域を形成すべきバルクの部分のみに形成し
てもよい。
以上述べてきたように本発明によれば、アモルファス層
の固相エピタキシャル成長による単結晶化によってイオ
ン注入時の結晶欠陥が回復されるものであるため、ポリ
シリコン層を必要以上に厚く形成する必要なしにダメー
ジを減少させることができ、それによってコレクターエ
ミッタ間のリークなどの問題のない半導体装置が得られ
る。
の固相エピタキシャル成長による単結晶化によってイオ
ン注入時の結晶欠陥が回復されるものであるため、ポリ
シリコン層を必要以上に厚く形成する必要なしにダメー
ジを減少させることができ、それによってコレクターエ
ミッタ間のリークなどの問題のない半導体装置が得られ
る。
第１図（ａ）〜ｆｄ）は本発明実施例工程断面図、第２
図（ａｔ〜（Ｃ）は従来例工程断面図である。 第１図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３は電極窓、 １４はベース領域、 １５はアモルファス層、 １６はポリシリコン層、 １７ばレジスト膜、 １８はエミッタ領域である。 へ１ （’ＪＩ４ＪｒＩ＋ ト Ｈ境晃桐１維断色
図 第２図 Ａｄ−
図（ａｔ〜（Ｃ）は従来例工程断面図である。 第１図において、 １１は半導体基板、 １２はフィールド酸化膜、 １３は電極窓、 １４はベース領域、 １５はアモルファス層、 １６はポリシリコン層、 １７ばレジスト膜、 １８はエミッタ領域である。 へ１ （’ＪＩ４ＪｒＩ＋ ト Ｈ境晃桐１維断色
図 第２図 Ａｄ−
Claims (1)
- 【特許請求の範囲】 半導体基板（１１）に設けられた電極窓（１３）を介し
てベース領域（１４）に中性不純物のイオン注入を行っ
て当該ベース領域の表面にアモルファス層（１５）を形
成する工程、 前記アモルファス層（１５）上に多結晶シリコン層（１
６）を堆積させ、多結晶シリコン層の上に設けたレジス
ト膜（１７）をエミッタ領域形成部分に窓開けする如く
にパターニングする工程、および前記のパターニングさ
れたレジスト膜をマスクにしてイオン注入を行い、引続
き熱処理をなしてエミッタ領域（１８）を形成すること
を特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17645285A JPS6236866A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17645285A JPS6236866A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6236866A true JPS6236866A (ja) | 1987-02-17 |
Family
ID=16013951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17645285A Pending JPS6236866A (ja) | 1985-08-10 | 1985-08-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6236866A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486558A (en) * | 1987-09-29 | 1989-03-31 | Toshiba Corp | Manufacture of semiconductor device |
| US5382537A (en) * | 1992-07-10 | 1995-01-17 | Sony Corporation | Method of making thin film transistors |
| JP4664557B2 (ja) * | 1999-09-07 | 2011-04-06 | シャープ株式会社 | 半導体装置の製造方法 |
-
1985
- 1985-08-10 JP JP17645285A patent/JPS6236866A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6486558A (en) * | 1987-09-29 | 1989-03-31 | Toshiba Corp | Manufacture of semiconductor device |
| US5382537A (en) * | 1992-07-10 | 1995-01-17 | Sony Corporation | Method of making thin film transistors |
| JP4664557B2 (ja) * | 1999-09-07 | 2011-04-06 | シャープ株式会社 | 半導体装置の製造方法 |
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