KR910013527A - 반도체소자의 컨택 형성방법 - Google Patents

반도체소자의 컨택 형성방법 Download PDF

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Abstract

내용 없음.

Description

반도체소자의 컨택 형성방법
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2(A)도는 본 발명에 따른 일실시예의 단면도,
제2(B)도는 본 발명에 따른 다른 실시예의 단면도,
제3(A)-(G)도는 본 발명에 따른 일실시예를 보여주는 제조공정도.

Claims (17)

  1. 제1전도형의 반도체기판(10)에 형성된 제2전도형의 트랜지스터의 소오스 및 드레인영역(13)과, 상기 반도체기판(10)의 기판접속영역(14)과, 상기 반도체기판(10)내의 제2전도형의 웰(11)에 형성된 웰접속영역(15)과, 상기 웰(11)에 형성된 제1전도형 트랜지스터의 소오스 및 드레인영역(16)과, 워드라인(18)을 금속배선층과 연결시키기 위한 반도체소자의 접속영역을 형성하는 방법에 있어서, 상기 반도체기판(10)의 전면에 절연막(21)을 도포한 후, 상기 영역들(13)(14)(15)(16) 및 워드라인(18)의 표면이 노출되도록 상기 절연막(21)을 식각하여 개구(101-107)를 형성하는 제1공정과, 상기 제1공정에 의해 형성된 구조전면에 질화막(23)을 도포한 후, 에치백공정에 의해 상기 개구(101-107)들의 측벽에만 상기 질화막(23)의 일부를 남기는 제2공정과, 사이 제2공정에 의해 형성된 구조 전면에 폴리실리콘(24)을 도포한 후, 에치백공정에 의해 상기 개구들(101-107)의 내부에만 상기 폴리실리콘(24)의 일부가 남아 있도록 형성하는 제3공정과, 상기 제3공저의 폴리실리콘(24) 중에서 상기 제2도전형 트랜지스터의 소오스 및 드레인영역(13)과 워드라인(18)과 웰접속영역(15) 상부의 개구(101)(102)(104)(105) 내에 형성된 폴리실리콘(24)만을 노출시킨 후, 가판전면에제2도전형의 이온불순물을 주입하여 제2도전형의 폴리실리콘(26)을 각각 형성하는 제4공정과, 상기 제4공정에서 노출되지 않았던 상기 기판 접속영역(14)과 P형 트랜지스터의 소오스 및 드레인영역(16) 상부에 개구(103)(106)(107) 내에 형성된 폴리실리콘(24)만을 노출한 후, 기판전면에 제1도전형의 이온 불순물을 주입하여 상기 개구(103)(106)(107)내에 제1도전형의 폴리실리콘(28)을 각각 형성한 다음 아닐링하는 제5공정과 상기 제4공저의 제2도전형의 폴리실리콘(26)과 상기 제5공정의 제1도전형의 폴리실리콘(28)의 각 상부에 중간금속층(29) 및 금속전극(30)을 순차적으로 형성하는 제65공정이 연속적으로 이루어짐을 특징으로 하는 반도체소자의 접속영역 형성방법.
  2. 제1항에 있어서, 상기 절연막(21)이 BPSG(Boro-Phosphorons Silicate Glass) 또는 PSG(Phosphorous Silicate Glass) Ehss SiO2와 BPSG의 복합층임을 특징으로 하는 반도체소자의 컨택 형성방법.
  3. 제1항에 있어서, 상기 제2공정의 질화막(23)이 Si3N4또는 SiO2로 이루어지고 상기 절연막(21)으로의 불순물 침투를 억제함을 특징으로 하는 반도체소자의 컨택 형성방법.
  4. 제1항에 있어서, 상기 제5공정에서 상기 제2도전형의 폴리실리콘(26)과 제1도전형의 폴리실리콘(28)이 아닐링에 의해 활성화됨을 특징으로 하는 반도체소자의 컨택 형성방법.
  5. 제1항 및 제4항에 있어서, 상기 제2도전형의 폴리실리콘(26)과 제1도전형의 폴리실리콘(28)이 모두 고농도임을 특징으로 하는 반도체소자의 컨택 형성방법.
  6. 제1항에 있어서, 상기 중간금속층(29)이 Ti와 TiN의 복합물질로 구성됨을 특징으로 하는 반도체소자의 컨택 형성방법.
  7. 제1항에 있어서, 상기 금속전극(30)이 Al-Si(1%) 또는 텅스텐으로이루어짐을 특징으로 하는 반도체소자의 컨택 형성방법.
  8. 제1항에 있어서, 상기 질화막(23)이 형성되기 전에 상기 절연막(21)의 상부에 보호산화막응이 형성될 수 있음을 특징으로 하는 반도체소자의 컨택 형성방법.
  9. 제1배선층과 제2배선층을 가지는 반도체소자의 배선접속영역에 있어서, 상기 제1배선과 제2배선층을 전기적으로 격리하는 절연막과, 상기 제1배선층과 제1배선층 사이의 개구와, 사이 개구를 채우는 저저항의 도전성 물질과, 상기 저저항의 도전성물질과 상기 절연막을 격리하는 절연막 스페이서와, 상기 제2배선층과 상기 저저항의 도전성물질 사이에 형성된 오믹접촉층으로 구성됨을 특징으로 하는 반도체소자의 배선접속영역.
  10. 제9항에 있어서, 상기 제1배선층이 제1도전형의 실리콘기판상에 형성된 제1 또는 제2도전형의 확산영역이거나 상기 실리콘기판상의 필드산화막상에 형성된 저저항 물질층임을 특징으로 하는 반도체소자의 컨택 형성방법.
  11. 제9항에 있어서, 상기 제2배선층이 Al-Si(1%) 또는 텅스텐으로 이루어짐을 특징으로 하는 반도체소자의 컨택 형성방법.
  12. 제9항에 있어서, 상기 절연막이 BPSG 또는 PSG 또는 SiO2와 BPSG의 복합중임을 특징으로 하는 반도체소자의 컨택 형성방법.
  13. 제9항에 있어서, 상기 저저항의 도전성물질이 고농도의 제1도전형 또는 제2도전형의 이온불순물이 주입된 다결정실리콘으로 이루어져 있음을 특징으로 하는 반도체소자의 컨택 형성방법.
  14. 제9항에 있어서, 상기 절연막 스페이서가 Si3N4또는 SiO2로 되어 있음을 특징으로 하는 반도체소자의 컨택 형성방법.
  15. 제9항 및 제14항에 있어서, 상기 절연막 스페이서가 에치백공정에 의해 형성됨을 특징으로 하는 반도체소자의 컨택 형성방법.
  16. 제9항에 있어서, 상기 오믹접촉층이 Ti/TiN의 복합물질로 구성됨을 특징으로 하는 반도체소자의 컨택 형성방법.
  17. 제9항에 있어서, 상기 절연막 스페이서가 형성되기 전에 상기 절연막의 상부에 보호산화막이 형성될 수 있음을 특징으로 하는 반도체소자의 컨택 형성방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019890020597A 1989-12-30 1989-12-30 반도체 소자의 컨택 형성 방법 및 그 구조. KR920010202B1 (ko)

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