KR970023733A - 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 - Google Patents
셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 Download PDFInfo
- Publication number
- KR970023733A KR970023733A KR1019950037167A KR19950037167A KR970023733A KR 970023733 A KR970023733 A KR 970023733A KR 1019950037167 A KR1019950037167 A KR 1019950037167A KR 19950037167 A KR19950037167 A KR 19950037167A KR 970023733 A KR970023733 A KR 970023733A
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- contact
- conductive layer
- gate electrode
- insulating film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
본 발명은 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체 장치의 제조 방법에 관한 것으로서 본 발명에 의한 반도체 장치의 제조방법에서는 소스/드레인 콘택영역으로서 폴리실리콘으로 구성되는 도전층으로 형성된 콘택 패드가 게이트 전극에 의해 셀프얼라인되어 형성된다. 상기 콘택 패드는 소스/드레인 콘택 영역이 각각 분리되도록 사진 식각함으로써 실리콘 기판의 활성 영역보다 크게 형성한다. 콘택 패드를 사진 식각에 의해 선택적으로 패터닝하여 각 활성 영역이 상호 전기적으로 연결되도록 함으로써, 콘택 패드를 인터컨넥션으로 사용할 수도 있다. 본 발명에 따르면 게이트 전극과 콘택간에 보다 큰 마진을 확보할 수 있고, 콘택과 소스/드레인 콘택 영역의 오버랩에 있어서 디자인 룰에 영향을 받지 않는 반도체 장치를 제조할 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제13도는 본 발명에 따른 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법을 설명하기 위한 공정순서도이다.
Claims (8)
- 제1도전형의 실리콘 기판에 필드 산화막을 형성하는 공정과, 상기 필드 산화막에 의해 분리된 상기 실리콘 기판상의 활성 영역에 게이트 절연막을 개재하여 제1 도전층, 제1 절연막이 차례로 적층된 게이트 전극을 형성하는 공정과, 상기 필드 산화막 및 상기 게이트 전극을 마스크로 사용하여 제1농도를 가지는 제2 도전형의 불순물을 상기 실리콘 기판에 이온 주입하는 공정과, 상기 게이트 전극의 양 측벽에 제2 절연막으로 스페이서를 형성하는 공정과, 상기 스페이서를 마스크로 하여 상기 제1 농도보다 높은 제2 농도를 가지는 제2 도전형의 불순물을 상기 실리콘 기판에 이온 주입하는 공정과, 상기 결과물 전면에 제2 도전층을 퇴적하는 공정과, 상기 게이트 전극의 상부가 노출되도록 상기 제2 도전층은 평탄화하여 콘택 패드를 형성하는 공정과, 소스/드레인 콘택 영역이 각각 분리되도록 상기 콘택 패드를 사진 식각에 의해 분리하여 상기 실리콘 기판의 활성 영역보다 큰 분리된 콘택 패드는 형성하는 공정과, 상기 결과물 전면에 제3 절연막을 퇴적하는 공정과, 상기 분리된 콘택 패드의 일부가 노출되도록 상기 제3 절연막을 사진 식각하여 콘택을 형성하는 공정과, 상기 콘택에 금속 배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2도전층은 불순물이 도핑된 폴리실리콘, 실리사이드 또는 내화금속으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2도전층의 두께는 상기 게이트 전극의 두께 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1항에 있어서, 상기 제2 도전층을 평탄화하는 공정은 상기 게이트 전극의 제1 절연막을 스토퍼로 하여 CMP(Chemical Mechanical Polishing) 또는 에치백에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제1 도전형의 실리콘 기판에 필드 산화막을 형성하는 공정과, 상기 필드 산화막에 의해 분리된 상기 실리콘 기판상의 활성영역에 게이트 절연막을 개재하여 제1 도전층 제1 절연막이 차례로 적층된 게이트 전극을 형성하는 공정과, 상기 필드 산화막 및 상기 게이트 전극을 마스크로 사용하여 제1 농도를 가지는 제2 도전형의 불순물을 상기 실리콘 기판에 이온 주입하는 공정과, 상기 게이트 전극의 양 측벽에 제2 절연막으로 스페이서를 형성하는 공정과, 상기 스페이서를 마스크로 하여 상기 제1 농도보다 높은 제2농도를 가지는 제2 도전형의 불순물을 상기 실리콘 기판에 이온 주입하는 공정과, 상기 결과물 전면에 제2 도전층을 퇴적하는 공정과, 상기 게이트 전극의 상부가 노출되도록 상기 제2 도전층을 평탄화하여 콘택 패드를 형성하는 공정과, 각 활성영역이 상호 전기적으로 연결되도록 상기 콘택 패드를 사진 식각에 의해 선택적으로 패터닝하여 인터컨넥션 패드를 형성하는 공정과, 상기 결과물 전면에 제3 절연막을 퇴적하는 공정과, 상기 인터컨넥션 패드의 일부가 노출되도록 상기 제3 절연막을 사진 식각하여 콘택을 형성하는 공정과, 상기 콘택에 금속 배선을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 제2 도전층은 불순물이 도핑된 폴리실리콘으로 구성되는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 제2 도전층의 두께는 상기 게이트 전극의 두께 이상인 것을 특징으로 하는 반도체 장치의 제조방법.
- 제5항에 있어서, 상기 제2 도전층을 평탄화하는 공정은 상기 게이트 전극의 제1 절연막을 스토퍼로 하여 CMP 또는 에치백에 의해 행하는 것을 특징으로 하는 반도체 장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037167A KR0165456B1 (ko) | 1995-10-25 | 1995-10-25 | 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950037167A KR0165456B1 (ko) | 1995-10-25 | 1995-10-25 | 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023733A true KR970023733A (ko) | 1997-05-30 |
| KR0165456B1 KR0165456B1 (ko) | 1999-02-01 |
Family
ID=19431335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950037167A KR0165456B1 (ko) | 1995-10-25 | 1995-10-25 | 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0165456B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101414076B1 (ko) * | 2008-09-10 | 2014-07-02 | 삼성전자주식회사 | 반도체 소자 및 이의 제조 방법 |
-
1995
- 1995-10-25 KR KR1019950037167A patent/KR0165456B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR0165456B1 (ko) | 1999-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2662325B2 (ja) | 電界効果型半導体素子の構造およびその製造方法 | |
| US6066534A (en) | Method of manufacturing a field effect transistor | |
| KR950010095A (ko) | 반도체기억장치 및 그 제조방법(Semiconductor Memory Device and Manufacturing Method Thereof) | |
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JPH0653440A (ja) | 半導体メモリ装置の薄膜トランジスタおよびその製造方法 | |
| JPH08130246A (ja) | 半導体装置とその製造方法 | |
| US5903035A (en) | Outer buried contact region connecting drain region to inner buried contact region | |
| JPH05251694A (ja) | Ｍｏｓ型半導体装置及びその製造方法 | |
| KR970023733A (ko) | 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체장치의 제조방법 | |
| JPH08172135A (ja) | 半導体装置の製造方法および半導体集積回路装置 | |
| JPH0714916A (ja) | Ｍｏｓ電界効果トランジスタの分離構造およびその製造 方法 | |
| JPH08181223A (ja) | 半導体装置の製造方法 | |
| JP2000077678A (ja) | 半導体素子とその製造方法 | |
| JP2925910B2 (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH10289983A (ja) | 半導体装置の配線形成方法 | |
| JPH0794721A (ja) | 半導体装置及びその製造方法 | |
| JP2556618B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JP2911255B2 (ja) | 半導体装置及びその製造方法 | |
| KR910013527A (ko) | 반도체소자의 컨택 형성방법 | |
| KR19990002976A (ko) | 버티드 콘택 형성방법 | |
| JPH11163158A (ja) | 半導体デバイスのコンタクト配線の形成方法 | |
| JPH05145023A (ja) | 半導体装置 | |
| JPS63310173A (ja) | 半導体装置及びその製造方法 | |
| JPH0621450A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPS62128542A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060830 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |