JPH01186678A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01186678A JPH01186678A JP488188A JP488188A JPH01186678A JP H01186678 A JPH01186678 A JP H01186678A JP 488188 A JP488188 A JP 488188A JP 488188 A JP488188 A JP 488188A JP H01186678 A JPH01186678 A JP H01186678A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に関し、特に好ましくは超重形の半
導体装置の製造方法に関する。
導体装置の製造方法に関する。
（従来の技術）
第２図は従来の、固相エピタキシャル成長を用いた半導
体装置の製造方法の一例である。
体装置の製造方法の一例である。
第２図（ａ）において、シリコン基板１上にシリコン窒
化膜をマスクとして、選択酸化を行ない。
化膜をマスクとして、選択酸化を行ない。
分離酸化膜２を形成する。次いで窒化膜を除去した後、
固相エピタキシャル成長により、単結晶シリコン層３を
形成する。さらに、熱酸化によって、ゲート酸化１１１
４を形成した後、多結晶シリコン膜５を堆積し、レジス
ト６を塗布してフォトリソ・エツチング技術により、レ
ジスト６のパターニングを行なう。
固相エピタキシャル成長により、単結晶シリコン層３を
形成する。さらに、熱酸化によって、ゲート酸化１１１
４を形成した後、多結晶シリコン膜５を堆積し、レジス
ト６を塗布してフォトリソ・エツチング技術により、レ
ジスト６のパターニングを行なう。
次いで第２図（ｂ）において、レジスト６をマスクとし
て多結晶シリコン５をパターン形成し、パターニングさ
れた多結晶シリコン５をマスクとして、ソース／ドレイ
ン領域７にイオン注入を行なっている。
て多結晶シリコン５をパターン形成し、パターニングさ
れた多結晶シリコン５をマスクとして、ソース／ドレイ
ン領域７にイオン注入を行なっている。
（発明が解決しようとする課Ｍ）
従来の固相エピタキシャル成長を用いた半導体装置の製
造方法は以上のようなものであったのでゲートとなる多
結晶シリコン膜パターニングのためのレジストのエツチ
ングの際に、多結晶シリコン膜と下地の固相エピタキシ
ャル層との合わせずれが避けられず、このことが第３図
に示したように、トランジスタのチャネルが２分離酸化
膜２上にずれて形成されることによる素子特性の変動お
よび劣栢が歩留りの低下の原因となっていた。
造方法は以上のようなものであったのでゲートとなる多
結晶シリコン膜パターニングのためのレジストのエツチ
ングの際に、多結晶シリコン膜と下地の固相エピタキシ
ャル層との合わせずれが避けられず、このことが第３図
に示したように、トランジスタのチャネルが２分離酸化
膜２上にずれて形成されることによる素子特性の変動お
よび劣栢が歩留りの低下の原因となっていた。
本発明の目的は、自己整合によりプロセスを構成するこ
とによって、素子特性および歩留りの向上を可能とした
超重形半導体装置を容易かつ確実に得ることのできる新
規な製造方法を提供することである。
とによって、素子特性および歩留りの向上を可能とした
超重形半導体装置を容易かつ確実に得ることのできる新
規な製造方法を提供することである。
（課題を解決するための手段）
本発明の半導体製造方法の要旨は、半導体基板の限定さ
れた領域以外に絶縁膜を形成した後、多結晶シリコンも
しくは非晶質シリコンを堆積し。
れた領域以外に絶縁膜を形成した後、多結晶シリコンも
しくは非晶質シリコンを堆積し。
単結晶化、表面酸化した後、導電性電極材を堆積し、限
定された領域上にのみ導電性゛電極材を残存させてゲー
トを形成する工程と、イオン注入により、ゲートに対し
て自己整合的にソース・ドレインを形成する工程を含む
ことにある。
定された領域上にのみ導電性゛電極材を残存させてゲー
トを形成する工程と、イオン注入により、ゲートに対し
て自己整合的にソース・ドレインを形成する工程を含む
ことにある。
（作 用）
上記工程を半導体装置の製造方法に含めることによって
、自己整合的に全プロセスを構成することが可能となり
１歩留りならびに素子特性の大幅な向上が期待され、微
細化、高集積化に関して絶大な効果を有する。
、自己整合的に全プロセスを構成することが可能となり
１歩留りならびに素子特性の大幅な向上が期待され、微
細化、高集積化に関して絶大な効果を有する。
（実 施 例）
本発明の実施例として、本発明をトランジスタの製造に
適用した例を第１図（ａ）〜（ｃ）を用いて詳細に説明
する。
適用した例を第１図（ａ）〜（ｃ）を用いて詳細に説明
する。
（ａ）シリコン基板１１上にシリコン窒化膜を堆積、パ
ターニングを行ない、これをマスクとして分離酸化膜１
２を形成する。シリコン窒化膜を除去後。
ターニングを行ない、これをマスクとして分離酸化膜１
２を形成する。シリコン窒化膜を除去後。
固相エピタキシャル成長により、単結晶シリコン層１３
を形成する。次いで、熱酸化によってゲート酸化膜１４
を形成する。
を形成する。次いで、熱酸化によってゲート酸化膜１４
を形成する。
（ｂ）多結晶シリコン膜１５を全面に堆積する。
（ｃ）エッチバック法により、分離酸化膜１２上のゲー
ト酸化膜１４上面までエツチングする。
ト酸化膜１４上面までエツチングする。
（ｄ）パターニングされた多結晶シリコン１５をマスク
として、イオン・インプランテーション１７を行ない、
ソース／ドレイン領域１６を形成する。
として、イオン・インプランテーション１７を行ない、
ソース／ドレイン領域１６を形成する。
以上が本発明の一実施例である。
本発明による工程を半導体装置の作成工程１こ含めるな
らば、自己整合による歩留り、素子特性の向上のほか、
イオン・インプランテーションの際に、ＬＤＤ構造的な
ソース／ドレインの濃度分布が得られ、また、ソース／
ドレインの抵抗を増加させることなく、実効的なソース
／ドレインと基板間の接合容量を減少させることができ
る。さらには、固相エピタキシャル成長層の膜厚の制御
により、浅い拡散層が実現でき、これらの効果が素子の
微細化、高集積化に関し、絶大な効果を有している。
らば、自己整合による歩留り、素子特性の向上のほか、
イオン・インプランテーションの際に、ＬＤＤ構造的な
ソース／ドレインの濃度分布が得られ、また、ソース／
ドレインの抵抗を増加させることなく、実効的なソース
／ドレインと基板間の接合容量を減少させることができ
る。さらには、固相エピタキシャル成長層の膜厚の制御
により、浅い拡散層が実現でき、これらの効果が素子の
微細化、高集積化に関し、絶大な効果を有している。
第１図は、本発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は、従来の製造方法を示す工程
断面図、第３図は、従来技術において合わせずれが生じ
た場合の素子断面図である。 １．１１・・・半導体基板、２．１２・・・分離酸化膜
、３．１３・・・単結晶シリコン膜。 ４．１４・・・ゲート酸化膜、 ′５．１５・・・
多結晶シリコン膜、 ６・・・レジスト、 ７．１６・・・ソース／ドレイン領域。 １７・・・イオン・インプランテーション。 第 １ 図 第 ２ 図 第 ３ 図
示す工程断面図、第２図は、従来の製造方法を示す工程
断面図、第３図は、従来技術において合わせずれが生じ
た場合の素子断面図である。 １．１１・・・半導体基板、２．１２・・・分離酸化膜
、３．１３・・・単結晶シリコン膜。 ４．１４・・・ゲート酸化膜、 ′５．１５・・・
多結晶シリコン膜、 ６・・・レジスト、 ７．１６・・・ソース／ドレイン領域。 １７・・・イオン・インプランテーション。 第 １ 図 第 ２ 図 第 ３ 図
Claims (3)
- （１）第１導電型を有する半導体基板の一主面に、限定
された第１の領域以外に該第１の領域の表面より高い表
面を有する第１の絶縁膜層を形成する工程と多結晶シリ
コンもしくは非晶質シリコンを全面に堆積する工程と、
該多結晶シリコンもしくは、非晶質シリコンの少なくと
も前記半導体基板表面と接する領域上を単結晶化する工
程と、該多結晶シリコンもしくは非晶質シリコン表面を
酸化する工程と、該酸化膜上に、導電性電極材を堆積し
、前記限定された領域上にのみ、該導電性電極材料を残
存させてゲートを形成する工程と、第２導電型のイオン
注入により、該ゲートに対し、自己整合的にソース・ド
レインを形成する工程を具備することを特徴とする半導
体装置の製造方法。 - （２）多結晶シリコンもしくは非晶質シリコンを単結晶
化させる工程は、固相エピタキシャル成長法もしくは、
ビームアニール法のいずれかであることを特徴とする請
求項１記載の半導体装置の製造方法。 - （３）導電性電極材料は、エッチバック法により限定さ
れた領域にのみ残存させることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP488188A JPH01186678A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP488188A JPH01186678A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01186678A true JPH01186678A (ja) | 1989-07-26 |
Family
ID=11596018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP488188A Pending JPH01186678A (ja) | 1988-01-14 | 1988-01-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01186678A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156576A (ja) * | 2003-09-16 | 2005-06-16 | Macronix Internatl Co Ltd | 集積回路の製造における位置合わせ精度条件を緩和する方法 |
-
1988
- 1988-01-14 JP JP488188A patent/JPH01186678A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005156576A (ja) * | 2003-09-16 | 2005-06-16 | Macronix Internatl Co Ltd | 集積回路の製造における位置合わせ精度条件を緩和する方法 |
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