KR100217495B1 - T형의 반도체 돌출부를 가지는 mosfet와 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체 기판상에 반도체의 돌출부를 나오게 설치하여, 반도체 기판상에 수직방향으로 채널을 가지는 T형 MOSFET 및 그의 제조방법에 관한 것이다.
본 발명은 반도체의 돌출부의 측면부에서의 손상 발생을 방지하고, 또한 그 반도체의 돌출부의 상부에 형성되는 소스/드레인의 한쪽의 영역과 외부로의 인출선의 컨택트를 반도체의 돌출부의 폭이 좁게되어도 용이하게 행할 수 있는 T형 MOSFET 및 그의 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 의하면, 반도체의 돌출부를 T형으로 형성하고, 그 상단의 평판부분에 소스/드레인의 한쪽의 영역을 형성함으로써, T형의 반도체의 돌출부의 주부의 폭이 작게되어도 주위에 넓여진 상단의 평판부분에 의해 소스/드레인한쪽의 영역면적을 크게 확보할 수 있고, 따라서 외부에의 인출선과의 컨텍트를 용이하게 할수 있고, 또 본 발명에 의하면 산화막에 형성한 구멍에 반도체를 퇴적하게 하여 반도체의 돌출부를 형성하도록 하였으므로, 종래의 드라이에칭으로 에칭하여 돌출부로 하는 경우에 돌출부의 측면에 손상을 주는 것을 방지할 수 있다.
따라서, 돌출부의 측면(게이트부)에 결함이 생기는 일이 없어, 소자특성을 향상 시킬수 있다.
Description
제1도는 반도체 돌출부를 가지는 종래기술의 반도체 MOSFET의 단면도.
제2(a)∼2(b)도는 본 발명의 제1 실시예에 따른 반도체 돌출부를 가진 n채널 반도체 MOSFET를 나타내는 평면도 및 단면도.
제3(a)∼3(f)도는 본 발명의 제1실시예의 MOSFET를 제조하는 방법에서 여러 공정을 나타내는 단면도.
제4(a)∼4(b)도는 본 발명의 MOSFET의 채널영역을 나타내는 단면도.
제5(a)∼5(f)도는 본 발명의 제2 실시예에 따른 반도체 돌출부를 가지는 MOSFET를 제조하는 방법에서 여러공정을 나타내는 단면도.
제6a∼6b도는 본 발명의 제2 실시예에 따른 반도체 MOSFET를 제조하는 또 다른 방법에서 공정 일부를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : Si 기판 16 : 다결정 Si 돌출부
17 : 드레인영역 31 : 산화층
32 : 홀 42 : Si 기판
43 : Si 돌출부
본 발명은 반도체장치 및 그 제조방법에 관한 것으로 특히, T형의 반도체 돌출부를 가지는 MOSFET 및 그 제조방법에 관한 것이다.
반도체 돌출부를 가지는 이러한 공지의 MOSFET는 High Speed and Highly reliable Trench MOSFET with Dual-Gate, Digest of Techinical Papers Symposium on VLSI Technology(1988)P23∼P24에 개시되는 종래의 MOSFET의 구조로 제6도의 단면도에 나타나 있다.
제6도를 참조해서, 이 MOSFET는 실리콘 기판1상에 형성된 p웰 영역1'상에 1자(字)모양의 실리콘 돌출부 2를 갖는다. 실리콘 돌출부 2는 p웰 영역1'을 드라이 에칭함으로서 형성된다. 고농도 불순물 영역3은 실리콘 돌출부 2의 정상부와 주위의 p웰 영역1' 내에 형성된다. 게이트 산화층 4는 실리콘 돌출부 2의 측면에 형성된다. 저전기 저항을 가지는 다결정 실리콘(이이후 폴리 Si라고 한다)층 5는 게이트 산화막층 4상에 형성된다. 상술의 MOSFET는 높은 트랜스컨덕턴스(gm)를 가진다. 실리콘 돌출부 2의 폭 Ls가 좁은 곳에서, MOSFET는 기록적인 고트랜스컨덕턴스(gm)을 가진다. 또한, MOSFET는 스트레스 시험으로 측정한바 평형 MOSFET와 비교해서 그 트랜스컨덕턴스(gm)의 감소가 거의 없다.
그러나, 실리콘 돌출부 2가 드라이 에칭으로 형성되기 때문에, 실리콘 돌출부 2의 측면은 제조중에 발생되는 결정결함과 같은 심각한 손상을 입을 가능성이 있다. 결정결함은 약간의 고열처리로 회복할수 있으나, 전체적인 손상을 회복할수 없다. 또한, 실리콘 돌출부 2의 폭이 좁은 곳에서, 실리콘 돌출부 2의 상부의 고농도 불순물 영역 3과 전극사이의 콘택이 어렵다.
본 발명의 목적은 반도체 돌출부의 측면에 손상을 가지지 않는 반도체 MOSFET를 제공하는 것이다. 본 발명의 다른 목적은 고트랜스컨덕턴스를 가지는 MOSFET를 제공하는 것이다. 본 발명의 또다른 목적은 고농도 불순물 영역과 전극사이의 콘택이 반도체 돌출부의 폭이 좁아도, 쉽게 만들어지는 MOSFET를 제공하는 것이다.
본 발명의 반도체 MOSFET는 반도체 기체로부터 돌출하여 그위에 형성된 반도체 돌출부와 제1 확산 영역을 가지는 반도체 기체를 포함하는 발명에 관한 것이다.
돌출부는 주어진 방향으로 반도체 기체로부터 돌출되는 제1부를 가진다. 돌출부는 제1부의 자유단에 배치된 제2부도 포함한다. 제2부는 제1부보다 큰 단면영역을 가진다. 제2부는 제1확산영역과 같은 도전형의 제2 확산영역을 가진다. 게이트 절연체층은 반도체의 표면상에 형성되고, 게이트 전극은 게이트 절연체층상에 형성된다.
본 발명에 따른 반도체 돌출부를 가지는 MOSFET를 제조하는 방법은 반도체 기체, 예를들면 반도체 기판을 준비하는 공정과, 반도체 기체상에 그를 노출하는 홀을 가지는 마스크층을 형성하는 공정과, 홀 주위에 마스크 층과 홀내의 반도체층과 T형으로 되는 반도체부분을 형성하는 공정과, 웨트 에칭으로 마스크층을 제거하는 공정을 포함한다. 다음에, 게이트 절연층은 반도체층의 표면에 형성되고, 게이트 전극층은 게이트 절연층상에 형성되며, 불순물이 반도체층의 정상면과 반도체층에 인접한 반도체 기체의 소정영역에 도입된다.
제2(a), 2(b)도는 본 발명에 따른 반도체 돌출부를 가지는 n채널 반도체 MOSFET의 제1 실시예를 나타낸다. 산화층 12는 실리콘 기판 11상에 형성된다. 질화층 13은 산화층 12상에 형성된다. 질화층 13의 일부에는, 패턴 다결정 Si 14가 형성된다. n형 불순물은 패턴 다결정 Si층 14의 측면 14a(제2(b)도에서 왼쪽)로 도입되어서 소스영역 15를 형성한다. 패턴 다결정 Si층 14의 다른 측면(제2(b)도에서 오른쪽)상에서는, 그 수직축에 대해 대칭인 다결정 Si돌출부 16가 형성된다. 다결정 Si돌출부 16은 그 정상면부 16에서보다 그 상면부 16'에서 큰 단면영역을 가지고, 수직단면에서 수직부 16를 따라 그 베이스가 T자형태 되며, 다결정 Si층 14에서 돌출되어 그 정상면이 정상면부 16'를 따라 연장된다. n형 불순물이 드레인 영역 17을 형성하기 위해 다결정 Si돌출부 16의 상면부 16'로 도입된다. 얇은 게이트 산화층 18은 다결정 Si층 14의 측면 14c과 우상면 14b상과 다결정 Si돌출부 16의 상부 16'의 하면 16a상과, 다결정 Si돌출부 16의 측면 18a상에 형성된다. 다결정 Si게이트 전극 19는 얇은 산화층 18에 형성되어 질화층13으로 연장된다. 절연층 20은 소스영역 15, 드레인 영역 17 및 연장 게이트 전극상에 위치하는 콘택 영역 21을 제외하고 상술의 전 구조를 덮는다. 콘택 영역 21상에서는 알루미늄 전극(A1)22가 형성된다.
본 발명의 제1 실시예에 따른 반도체 돌출부를 가지는 반도체 MOSFET를 제조하는 방법이 나타나 있고, 이를 제3도에서 3(f)도를 참조하여 기술한다.
먼저, Si기판 11을 준비하고, 약 1000
두께의 실리콘 산화층 12이 열산화에 의해 형성된다. 두께 약 200
의 실리콘 질화층 13은 CVD법에 의해 실리콘 산화층 12상에 퇴적한다. 두께 약 3000
의 제1 다결정 Si층이 CVD법에 의해 실리콘 질화층 13에 형성되고, 제1 다결정 Si층이 패턴 다결정 Si층 14를 형성하기 위해 포토리소그래피 에칭에 의해 선택 제거된다. 산화층 31은 패턴 다결정 Si층 14과 실리콘 질화층 13상에 CVD법으로 퇴적된다. 산화층 31은 약 1
의 두께를 갖는다(제3(a)도).
다음에, 산화층 31의 일부는 패턴 다결정 Si층 14를 노출하는 홀32를 형성하도록 포토그래피에칭에 의해 선택 제거된다. 홀 32는 약 0.8-1
의 직경을 갖는다. 홀 32는 패턴 다결정 Si층 14의 다른 측에 위치한다. 제2 다결정 Si층은 홀 32내에 퇴적되고, 저압 CVD법(이 이후 LPCVD라고 함)에 의해 산화층 31상에 퇴적된다. 제2 다결정 Si층은 홀 32내와 패턴 다결정 Si층 14의 다른 측상에 T형의 다결정 돌출부 16을 형성하기 위한 홀 32 주위의 산화층을 제외하고는 제거된다(제3(b)도).
다음에, 산화층 32의 나머지는 불화수소산(웨트 에칭법)에 의해 제거된다. 다결정 Si과 질화층은 불화수소산액에 의해 거의 영향을 받지 않으므로, 단지 산화층 31만이 불화수소산액에 의해 제거된다. 그래서, 다결정 Si돌출부 16은 드라이 에칭법을 사용하지 않으므로, 다결정 Si돌출부 16에 손상을 주는 일은 없다.
다음에, 두께 약 120-150Å의 박막 실리콘 산화층 18이 열산화에 의해 패턴 다결정 Si층 14의 표면과 다결정 Si돌출부에 형성된다. 박막 산화층 18은 MOSFET의 게이트 산화층으로 된다. 두께 약 3000Å을 가지고, 저저항인 게이트전극 다결정 Si층 33은 LPCVD법에 의해 얇은 산화층 18과 실리콘 질화층 13상에 퇴적된다(제3(c)도).
다음에, 게이트전극 다결정 Si층 33과 얇은 실리콘 산화층 18은 다결정 Si돌출부 16의 수직부 16과 패턴 다결정 Si층 14의 우측부와 게이트전극 19를 형성하기 위해 패턴 다결정 Si층 14의 우측에서 연장된 실리콘 질화층 13의 소정영역 13a를 제외하고 이방성 드라이 에칭에 의해 차례로 제거된다. 다결정 Si 돌출부 16의 수직부 16는 그정상면 16'에 의해 가려지므로, 이방성 에칭의 마스크는 패턴 다결정 Si층 14의 다른 측과 소정 영역 13a에만 필요하게 된다. 그후, 인 이온 또는 비소 이온이 제3(d)도에 나타난 바와 같이 n+드레인 영역 17과 n+소스 영역 15을 각각 형성하기 위해 이온 주입에 의해 실리콘 돌출부 16의 정상부 16와 패턴 다결정 Si층 14의 좌측 14a로 도입된다.
절연층 20은 제3(e)도에 나타난 구조를 얻기위해 제3(d)도에 나타난 표면상에 형성된다. 절연층 20의 일부는 소스영역 15, 드레인 영역 17, 게이트전극 19의 일부에 컨택홀 21을 형성하기 위해 선택적으로 제거된다. 배선 22는 컨택홀 21내에 형성된다(제3(f)도).
이때, 드레인 영역 17은 다결정 Si돌출부 16의 수직부 16가 얇아질 때 조차도 넓어진다. 그래서, 드레인 영역 17상의 배선 22를 형성하는 것이 용이하다.
제4(a)도를 참조해서, 다결정 Si돌출부 16의 수직부 16는 소스/드레인 영역 15, 17에 반대인 도전형(P형)을 일반적으로 가진다. 이 경우에, MOSFET의 채널영역 25는 다결정 Si돌출부 16의 수직부 16 표면과 패턴 다결정 Si층 14의 우측에 형성된다.
다결정 Si돌출부 16의 수직부 16는 소스/드레인 영역 15,17과 같은 도전 영역(n형)을 가질수 있다. 이 경우에, 수직부 16는 소스/드레인보다 저불순물 농도를 가진다. MOSFET의 채널 영역 26은 다결정 Si돌출부 16의 중앙에 형성된다(제4(b)도 참조).
본 발명의 제2 실시예에 따른 반도체 돌출부를 가지는 반도체 MOSFET를 제조하는 방법이 나타나 있고, 이를 제5(a)도에서 5(f)도를 참조하여 기술한다. 제5a도를 참조해서, 먼저 Si 기판 42가 준비되고, 필드 산화층 41이 분리 산화에 의해 실리콘 기판 42상에 형성된다. 실리콘 질화층 44이 CVD법에 의해 필드산화층 41과 실리콘 기판 42에 퇴적된다. 실리콘 질화층 44는 Si기판 42를 노출하기 위해 포토리소그래피 에칭에 의해 선택적으로 제거된다. Si 기판의 노출영역은 활성영역 50이고, 노출되지 않는 영역은 필드 영역 51이다.
제5(b)도를 참조해서, 산화층 31은 CVD법에 의해 활성영역 50과 필드 영역 51의 다음에 퇴적되고, 그 산화층 31의 두께는 약 1
이다. 산화층 31은 활성영역 50의 일부를 노출하는 홀 32를 형성하도록 포토리소그래치 에칭에 의해 선택적으로 제거된다. 홀 32의 직경은 약 0.8-1
이다.
지금, 제5(c)도를 참조해서, 홀 32를 매립하고, 홀 32를 에워싼 산화층 31의 소정영역을 덮을 때까지 실리콘은 활성영역 50의 노출표면에서 에피택셜 성장되어서, 수직부 43'과 정상부 43을 가지는 T형 실리콘 돌출부 43을 형성한다. 실리콘은 성장이 증가하는게 바람직하나, 속도는 제어할수 있어야 한다.
제5(d)도를 참조해서, 전산화층 31이 불화수소산액(웨트 에칭법에 의해)에 의해 다음에 제거된다. 실리콘과 질화 실리콘에는 불화수소산액이 거의 영향을 미치지 않으므로, 산화층 31만이 불화수소산액에 의해 제거된다. 그래서, Si돌출부 43은 드라이 에칭법을 사용하지 않고 얻어져서 손상이 생기지 않는다. 두께 약 120-150Å를 가지는 얇은 실리콘 산화층 18은 열산화에 의거 활성영역 50의 표면과 반도체 돌출부 43상에 형성된다. 얇은 산화층은 MOSFET의 게이트 산화층으로 이용된다. 두께 약 3000
과 저 전기저항을 가지는 게이트 전극 Si층 33은 LPCVD법에 의해 얇은 산화층 18과 실리콘 질화층 44상에 퇴적된다.
다음에, 제5(e)도에 나타난 바와 같이, 먼저 게이트 전극 다결정 Si층 33의 일부, 다음에 실리콘 산화층 18이 이방성 드라이 에칭에 의해 Si 돌출부 43의 측면의 일부, 돌출부 43의 우측으로 활성영역 50의 소정 영역 50a과 게이트 전극 19를 형성하도록 영역 50a의 우측으로 실리콘 질화층 44의 소정의 영역 64a만을 남기고 제거된다. Si 돌출부 43의 수직부 43'가 정상부 43에 의해 가려지므로, 이방성 에칭중에 사용되는 마스크는 활성영역 50의 소정 영역 50a과 실리콘 질화층 44의 소정 영역 44a에만 필요하게 된다. 그후, 인 이온 또는 비소 이온 들이 n+드레인 영역 17과 n+소스영역을 형성하기 위하여 이온주입에 의해 Si 돌출부의 정상부 43과 노출 활성영역 50으로 도입된다.
제5(f)도를 참조해서, 절연층 20은 상기 구조의 표면상에 형성된다. 그후, 절연층 20의 일부는 각 소스영역 15, 각 드레인 영역 17 및 게이트 전극 19의 일부에 컨택홀 21을 형성하도록 선택 제거된다. 다음에, 배선 22에 컨택 홀 21가 설치된다.
상술된 방법에 따르면, 에피택셜 성장의 양을 제어할 수 있고, Si돌출부 43은 포토리소그래피 에칭 없이 형성된다.
본 발명의 제2 실시예의 반도체 MOSFET를 제조하는 또 다른 방법을 아래에 기술한다. 또 다른 방법은 제5(a), 5(b), 5(c), 5(d), 5(e), 5(f)을 참조하여 상술한 제2 실시예의 MOSFET를 제조하는 방법과 같은 공정을 가진다. 그러므로, 먼저 기술한 방법과 다른 방법의 공정만을 제6(a), 6(b)도를 참조해서 여기서 기술한다.
제2 실시예의 제조방법을 상술한 바와 같이, 제5(b)도에 나타난 구조가 먼저 얻어진다. 다음에, 아몰퍼스 실리콘(α-Si)43b는 제6(a)도에서 설명한 바와 같이 홀 32를 매립하도록 CVD법 또는 스패터법에 의해 구조를 균일하게 퇴적한다. 아몰퍼스 실리콘 43b의 퇴적 속도는 그 퇴적에 따라 증가한다.
퇴적 아몰퍼스 실리콘 43b는 고상에피택셜 성장 방법에 의해 실리콘 기판 42와 그 계면에서 다결정화된다. 홀 32의 주위내의 일부를 제외하고 모든 지금의 단결정아몰퍼스 실리콘층 43b는 제6(b)도에 나타난 바와 같이 수직부로 T형태인 단결정 실리콘 돌출부 43을 남기도록 제거된다. 그후, 제5(f)에 나타난 MOSFET는 제5(d)-5(f)도를 참조해서 상술함과 동일한 과정으로 얻어진다.
본 발명은 다양한 변경, 변화 및 응용이 이루어질수 있다. 예를들면, n채널 MOSFET의 제1 실시예를 기술하면서, p채널 MOSFET는 p이온을 소스/드레인 영역 15, 17도입함으로서 얻어질수 있다.
Claims (22)
- 돌출 반도체부를 갖는 반도체 MOSFET에 있어서, 제1도전형의 제1확산영역을 갖는 반도체 기체와; 주어진 방향으로 반도체 기체상에 형성하여 돌출되는 반도체 돌출부를 구비하고, 상기 기체에서 제1단부와 제2단부를 가지고, 상기 제1단부에서 상기 제2단부까지 주어진 방향으로 연장되고, 상기 주어진 방향으로 횡단하는 제1평면에서 측정된 제1단면 영역을 가지는 제1부와, 상기 제1부의 상기 제2단부상에 배치되고, 상기 주어진 방향으로 횡단하는 제2평면에서 측정된 상기 제1단면 영역 보다 큰 제2단면 영역을 가지며, 제1도전형의 제2확산 영역을 포함하는 제2부와, 상기 반도체 돌출부표면에 형성되어 상기 제1부를 에워싸는 게이트 절연층과, 상기 게이트 절연층상에 형성되어 상기 제1부를 에워싸는 게이트 전극을 구비하는 반도체 MOSFET.
- 제1항에 있어서, 상기 반도체 돌출부를 통해 제3평면으로 절단된 그 단면은 T자 모양이고, 상기 주어진 방향은 상기 제3평면에 평행인 반도체 MOSFET.
- 제1항에 있어서, 상기 반도체 기체는 반도체 기판인 반도체 MOSFET.
- 제1항에 있어서, 상기 반도체 기체는 절연층상에 형성된 반도체층인 반도체 MOSFET.
- 제1항에 있어서, 상기 MOSFET는 절연층으로 피복되는 반도체 MOSFET.
- 제1항에 있어서, 상기 MOSFET는 제1 확산영역, 제2 확산영역 및 게이트 전극상에 각각 형성된 제1, 제2 및 제3 전극을 더 구비하는 반도체 MOSFET.
- 제1항에 있어서, 상기 제1부는 상기 제1평면에서 절단된 제1원형 단면을 가지며 상기 제2부는 상기 제2평면에서 절단된 제 2원형 단면을 가지는 반도체 MOSFET.
- 돌출 반도체부를 갖는 MOSFET 제조방법에 있어서, a) 반도체 기체를 제공하는 공정과, b) 반도체 기체를 노출하는 홀을 갖는 마스크층을 반도체 기체상에 형성하는 공정과, c) 반도체 기체로부터 연장된 홀속의 베이스부와, 상기 홀주위의 상기 마스크상의 정상부와, 상기 베이스부에 따라 베이스와 함께 T모양을 가진 반도체 층의 단면부와, 상기 정상부에 따른 정상을 반도체층에 형성하는 공정과, d) 반도체층의 상기 베이스부 표면을 노출시키기 위해 웨트에칭에 의해 상기 마스크층을 제거하는 공정과, e) 반도체층 베이스부의 노출표면에 게이트 절연층을 형성하는 공정과, f) 상기 게이트 절연층상에 게이트 전극층을 형성하는 공정과, g) 상기 반도체층에 인접하여 위치한 반도체 기체의 소정 영역과 반도체층의 정상부에 불순물을 주입하는 공정을 구비하는 MOSFET의 제조방법.
- 제8항에 있어서, 상기 반도체 기체는 다결정실리콘 기체로 되는 MOSFET의 제조방법.
- 제9항에 있어서, 상기 반도체의 기체를 제공하는 상기 공정은, 실리콘 기판을 마련하는 공정과, 실리콘 기판상에 산화층을 형성하는 공정과, 실리콘 기판상에 질화층을 형성하는 공정과, 상기 질화층상에 상기 다결정실리콘 기체를 구성하는 다결정실리콘층을 형성하는 공정을 구비하는 MOSFET의 제조방법.
- 제9항에 있어서, 상기 반도체층을 형성하는 상기 공정은, 상기 홀내 및 상기 마스크층상에 다결정실리콘을 퇴적시키는 공정과, 상기 홀내 및 상기 홀 주위의 상기 마스크층의 일부에 다결정 실리콘만을 남기고 상기 마스크층의 다결정실리콘 일부를 제거하는 공정을 구비하는 MOSFET의 제조방법.
- 제8항에 있어서, 상기 반도체 기체는 다결정실리콘 기체로 되는 MOSFET의 제조 방법.
- 제12항에 있어서, 상기 반도체 기체를 제공하는 상기 공정은, 단결정 실리콘 기판을 마련하는 공정과, 상기 단결정 실리콘 기판상에 필드산화층을 형성하는 공정과, 상기 필드 산화층 및 상기 단결정 실리콘 기판상에 질화층을 형성하는 공정과, 상기 실리콘 기판상에 형성된 상기 질화층을 제거하는 공정을 구비하는 MOSFET의 제조 방법.
- 제12항에 있어서, 반도체 층을 형성하는 상기 공정은, 상기 홀을 실리콘으로 채우고 홀 주위의 마스크층의 표면부를 실리콘으로 피복하기 위해 상기 홀에서 노출된 반도체 기체의 노출 표면으로부터 실리콘을 성장시키는 공정을 구비하는 MOSFET의 제조 방법.
- 제14항에 있어서, 상기 실리콘 성장공정은 에피텍셜로 행해지는 MOSFET의 제조방법.
- 제12항에 있어서, 반도체 층을 형성하는 상기 공정은, 상기 홀내 및 마스크층에 아몰퍼스 실리콘을 퇴적시키는 공정과, 상기 퇴적된 아몰퍼스 실리콘을 단결정화시키는 공정과, 상기 홀내 및 홀주위의 산화층상에 상기 단결정 실리콘 일부만을 남기고 상기 단결정 실리콘의 일부를 제거하는 공정을 구비하는 MOSFET의 제조방법.
- 제16항에 있어서, 상기 단결정화 공정은 고상 에피텍셜 성장방법에 의해 행해지는 MOSFET의 제조방법.
- 제8항에 있어서, 상기 마스크층은 산화층으로 되는 MOSFET의 제조방법.
- 제8항에 있어서, 상기 게이트 전극층은 원통형으로 되는 MOSFET의 제조방법.
- 제8항에 있어서, 반도체층을 형성하는 상기 공정은, 상기 홀내 및 마스크층상에 다결정실리콘을 퇴적시키는 공정과, 상기 홀내 및 홀주위의 마스크층의 일부에 상기 다결정실리콘만을 남기고 상기 마스크층상의 다결정실리콘의 일부를 제거하는 공정을 구비하는 MOSFET의 제조방법.
- 반도체 기체를 제공하는 공정과, 상기 반도체 기체의 표면을 노출하고 마스크층의 내면에 의해 규정되는 홀을 갖는 상기 마스크층을 상기 반도체 기체상에 형성하는 공정과, 상기 홀내에 위치하고, 상기 반도체 기체에 연결되며 상기 마스크층의 내면과 컨택트하는 주변면을 갖는 제1부와, 상기 제1부에 배치되고 홀 주위의 마스크층의 외면의 측면으로 연장해서, 반도체층의 단면부가 제1부를 따른 베이스와 정상부에 따른 정상으로 되는 T형을 가지는 제2부를 구비하는 반도체층을 형성하는 공정과, 상기 반도체층의 제1부 주변면을 노출하기 위해 웨트에칭에 의해 상기 마스크층을 제거하는 공정과, 상기 반도체층 제1부의 주변면상에 게이트 절연층을 형성하는 공정과, 소스/드레인 영역을 형성하기 위해 상기 반도체층의 제1부에 인접하여 배치된 반도체 기체의 소정영역 및 상기 반도체층의 제2부로 불순물을 도입하는 공정을 구비하는 MOSFET의 제조방법.
- 제21항에 있어서, 상기 홀은 원통형이고, 마스크층을 제거하는 상기 공정은 상기 반도체층의 상기 제1부의 전체 주변표면을 노출하기 위해 상기 마스크층을 제거하는 공정을 포함하며, 게이트 절연층 및 게이트 전극층을 형성하는 상기 공정은 상기 반도체층의 상기 제1부 주위의 각층을 완전하게 형성함으로써 원통형의 상기 게이트 전극을 형성하는 공정을 포함하는 MOSFET의 제조방법.
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