JPH0974147A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0974147A JPH0974147A JP22886295A JP22886295A JPH0974147A JP H0974147 A JPH0974147 A JP H0974147A JP 22886295 A JP22886295 A JP 22886295A JP 22886295 A JP22886295 A JP 22886295A JP H0974147 A JPH0974147 A JP H0974147A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 エミッタ−ベース間におけるリーク電流の発
生を防止できるＢｉ−ＭＯＳ構造の半導体装置の製造方
法を提供する。 【解決手段】 基板１０表面の第１絶縁膜１２上にＭＯ
Ｓトランジスタのゲート電極１３を形成する。基板１０
の表面層にベース拡散層１５を形成し、ゲート電極１３
を覆う状態で基板１０上に中間絶縁膜１６を成膜した
後、第１絶縁膜１２及び中間絶縁膜１６にベース拡散層
１５にまで達するコンタクトホール１７を形成し、コン
タクトホール１７内及びその周囲の中間絶縁膜１６上に
エミッタ電極１８を形成する。ゲート電極１３及びエミ
ッタ電極１８を覆う状態で基板１０上に第２絶縁膜１９
を成膜し、第２絶縁膜１９をエッチバックしてゲート電
極１３の側壁にサイドウォール２０を形成する。その
後、エミッタ電極１８からの不純物の固相拡散によっ
て、ベース拡散層１５の表面層にエミッタ拡散層を形成
する。
生を防止できるＢｉ−ＭＯＳ構造の半導体装置の製造方
法を提供する。 【解決手段】 基板１０表面の第１絶縁膜１２上にＭＯ
Ｓトランジスタのゲート電極１３を形成する。基板１０
の表面層にベース拡散層１５を形成し、ゲート電極１３
を覆う状態で基板１０上に中間絶縁膜１６を成膜した
後、第１絶縁膜１２及び中間絶縁膜１６にベース拡散層
１５にまで達するコンタクトホール１７を形成し、コン
タクトホール１７内及びその周囲の中間絶縁膜１６上に
エミッタ電極１８を形成する。ゲート電極１３及びエミ
ッタ電極１８を覆う状態で基板１０上に第２絶縁膜１９
を成膜し、第２絶縁膜１９をエッチバックしてゲート電
極１３の側壁にサイドウォール２０を形成する。その
後、エミッタ電極１８からの不純物の固相拡散によっ
て、ベース拡散層１５の表面層にエミッタ拡散層を形成
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特には同一基板上にＭＯＳトランジスタと
バイポーラトランジスタとを形成してなるＢｉ−ＭＯＳ
構造の半導体装置の製造方法に関する。
方法に関し、特には同一基板上にＭＯＳトランジスタと
バイポーラトランジスタとを形成してなるＢｉ−ＭＯＳ
構造の半導体装置の製造方法に関する。
【０００２】
【従来の技術】同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタとを有する半導体装置は、例えば以
下のような手順で製造する。先ず、図４（１）に示すよ
うに、シリコン基板１０１及びこの上面のエピタキシャ
ル層１０４内に各不純物拡散層１０２，１０３，１０
５，１０６，１０６Ａを形成してなる基板１０の表面側
に、素子分離領域１１を形成する。これによって、当該
基板１０の表面側を第１領域１０ａと第２領域１０ｂと
に分離する。次いで、基板１０の表面に酸化シリコンか
らなる第１絶縁膜１２を形成した後、上記第１領域１０
ａの当該第１絶縁膜１２上にゲート電極１３を形成す
る。
ポーラトランジスタとを有する半導体装置は、例えば以
下のような手順で製造する。先ず、図４（１）に示すよ
うに、シリコン基板１０１及びこの上面のエピタキシャ
ル層１０４内に各不純物拡散層１０２，１０３，１０
５，１０６，１０６Ａを形成してなる基板１０の表面側
に、素子分離領域１１を形成する。これによって、当該
基板１０の表面側を第１領域１０ａと第２領域１０ｂと
に分離する。次いで、基板１０の表面に酸化シリコンか
らなる第１絶縁膜１２を形成した後、上記第１領域１０
ａの当該第１絶縁膜１２上にゲート電極１３を形成す
る。
【０００３】次に、図４（２）に示す様に、第１領域１
０ａのゲート電極１３から露出する基板１０の表面部分
に不純物を拡散させてＬＤＤ拡散層４２を形成した後、
ゲート電極１３を覆う状態で基板１０上に酸化シリコン
からなる第２絶縁膜４０を成膜する。その後、第２絶縁
膜４０をエッチバックし、ゲート電極１３の側壁に第２
絶縁膜４０からなるサイドウォール４１を形成する。こ
こでは、第２絶縁膜４０と共に第１絶縁膜１２も除去さ
れることから、基板１０の表面層が露出してエッチング
雰囲気のイオンビームに晒される。そして、ゲート電極
１３及びサイドウォール４１の下方を除く基板１０の表
面層の全域に、基板１０の結晶性が劣化したダメージ層
Ａが形成される。
０ａのゲート電極１３から露出する基板１０の表面部分
に不純物を拡散させてＬＤＤ拡散層４２を形成した後、
ゲート電極１３を覆う状態で基板１０上に酸化シリコン
からなる第２絶縁膜４０を成膜する。その後、第２絶縁
膜４０をエッチバックし、ゲート電極１３の側壁に第２
絶縁膜４０からなるサイドウォール４１を形成する。こ
こでは、第２絶縁膜４０と共に第１絶縁膜１２も除去さ
れることから、基板１０の表面層が露出してエッチング
雰囲気のイオンビームに晒される。そして、ゲート電極
１３及びサイドウォール４１の下方を除く基板１０の表
面層の全域に、基板１０の結晶性が劣化したダメージ層
Ａが形成される。
【０００４】その後、図４（３）に示すように、基板１
０表面を酸化させることによって当該基板１０の露出表
面に第３絶縁膜４３を形成する。そして、この第３絶縁
膜４３上からイオン注入を行うことによって、第１領域
１０ａにＭＯＳトランジスタのソース拡散層４４及びド
レイン拡散層４５を形成し、第２領域１０ｂにバイポー
ラトランジスタのベース拡散層４６とコレクタコンタク
ト層４７とを形成する。
０表面を酸化させることによって当該基板１０の露出表
面に第３絶縁膜４３を形成する。そして、この第３絶縁
膜４３上からイオン注入を行うことによって、第１領域
１０ａにＭＯＳトランジスタのソース拡散層４４及びド
レイン拡散層４５を形成し、第２領域１０ｂにバイポー
ラトランジスタのベース拡散層４６とコレクタコンタク
ト層４７とを形成する。
【０００５】次に、図５（４）に示すように、ゲート電
極１３を覆う状態で基板１０上に第４絶縁膜４８を成膜
する。そして、第２領域１０ｂのべース拡散層４６にま
で達するコンタクトホール４９を第３絶縁膜４３及び第
４絶縁膜４８に形成する。次に、コンタクトホール４９
の底面の基板１０に接続するエミッタ電極５０を形成す
る。その後、図５（５）に示すように、エミッタ電極５
０を覆う状態で、第４絶縁膜４８上にＢＰＳＧ膜のよう
な酸化膜５１を成膜した後、各拡散層４４，４５，４
６，４７及びエミッタ電極５０に達するコンタクトホー
ル５２を酸化膜５１，第３絶縁膜４３及び第４絶縁膜４
８に形成する。
極１３を覆う状態で基板１０上に第４絶縁膜４８を成膜
する。そして、第２領域１０ｂのべース拡散層４６にま
で達するコンタクトホール４９を第３絶縁膜４３及び第
４絶縁膜４８に形成する。次に、コンタクトホール４９
の底面の基板１０に接続するエミッタ電極５０を形成す
る。その後、図５（５）に示すように、エミッタ電極５
０を覆う状態で、第４絶縁膜４８上にＢＰＳＧ膜のよう
な酸化膜５１を成膜した後、各拡散層４４，４５，４
６，４７及びエミッタ電極５０に達するコンタクトホー
ル５２を酸化膜５１，第３絶縁膜４３及び第４絶縁膜４
８に形成する。
【０００６】次いで、図５（６）に示すように、熱処理
によって酸化膜５１表面の段差形状を緩和させると共
に、エミッタ電極５０から基板１０のベース拡散層４６
中に不純物を拡散させて当該ベース拡散層４６の表面層
にエミッタ拡散層５４を形成する。その後、コンタクト
ホール５２内にアルミニウム電極５３を形成し、これに
よって同一基板１０上にＭＯＳトランジスタ５６とバイ
ポーラトランジスタ５７とを有する半導体装置５８が形
成される。
によって酸化膜５１表面の段差形状を緩和させると共
に、エミッタ電極５０から基板１０のベース拡散層４６
中に不純物を拡散させて当該ベース拡散層４６の表面層
にエミッタ拡散層５４を形成する。その後、コンタクト
ホール５２内にアルミニウム電極５３を形成し、これに
よって同一基板１０上にＭＯＳトランジスタ５６とバイ
ポーラトランジスタ５７とを有する半導体装置５８が形
成される。
【０００７】
【発明が解決しようとする課題】しかし、上記手順によ
る半導体装置の製造方法には、以下の様な課題があっ
た。すなわち、図４（２）に示したゲート電極１３の側
壁にサイドウォール４１を形成する工程で基板１０の表
面層に形成されたダメージ層Ａは、最終工程まで残留す
る。このため、図５（６）に示す工程で形成したエミッ
タ拡散層５４とベース拡散層４６との接合部は、上記ダ
メージ層Ａ内に形成されることになり、これがバイポー
ラトランジスタ５７のエミッタ−ベース間にリーク電流
５５を発生させる要因になっている。そして、上記のよ
うなリーク電流５５が発生するバイポーラトランジスタ
５７は、図６に示すようにベース電流ＩB のガンメルプ
ロット特性が極めて程度の悪いものになってしまう。
る半導体装置の製造方法には、以下の様な課題があっ
た。すなわち、図４（２）に示したゲート電極１３の側
壁にサイドウォール４１を形成する工程で基板１０の表
面層に形成されたダメージ層Ａは、最終工程まで残留す
る。このため、図５（６）に示す工程で形成したエミッ
タ拡散層５４とベース拡散層４６との接合部は、上記ダ
メージ層Ａ内に形成されることになり、これがバイポー
ラトランジスタ５７のエミッタ−ベース間にリーク電流
５５を発生させる要因になっている。そして、上記のよ
うなリーク電流５５が発生するバイポーラトランジスタ
５７は、図６に示すようにベース電流ＩB のガンメルプ
ロット特性が極めて程度の悪いものになってしまう。
【０００８】
【課題を解決するための手段】そこで上記課題を解決す
るための本発明の半導体装置の製造方法は、同一基板上
にＭＯＳトランジスタとバイポーラトランジスタとを形
成する半導体装置の製造方法であり、先ず、上記基板表
面の第１絶縁膜上にＭＯＳトランジスタのゲート電極を
形成し、上記基板の表面層に形成されたバイポーラトラ
ンジスタのベース拡散層に達するコンタクトホール内及
びその周囲の第１絶縁膜上にバイポーラトランジスタの
エミッタ電極を形成した後、上記ゲート電極の側壁にサ
イドウォールを形成することを特徴としている。
るための本発明の半導体装置の製造方法は、同一基板上
にＭＯＳトランジスタとバイポーラトランジスタとを形
成する半導体装置の製造方法であり、先ず、上記基板表
面の第１絶縁膜上にＭＯＳトランジスタのゲート電極を
形成し、上記基板の表面層に形成されたバイポーラトラ
ンジスタのベース拡散層に達するコンタクトホール内及
びその周囲の第１絶縁膜上にバイポーラトランジスタの
エミッタ電極を形成した後、上記ゲート電極の側壁にサ
イドウォールを形成することを特徴としている。
【０００９】上記半導体装置の製造方法では、ゲート電
極の側壁にサイドウォールを形成する際には、基板上に
は既にバイポーラトランジスタのエミッタ電極が形成さ
れている。このことから、バイポーラトランジスタのエ
ミッタ電極の下方にエッチングによるダメージ層を形成
することなく、上記ゲート電極の側壁にサイドウォール
が形成される。したがって、エミッタ電極からの固相拡
散によってベース拡散層の表面層にエミッタ拡散層を形
成した場合には、当該エミッタ拡散層は上記コンタクト
ホールの底面部に形成され、当該エミッタ拡散層と上記
ベース拡散層との接合部が上記ダメージ層内に形成され
ることはない。
極の側壁にサイドウォールを形成する際には、基板上に
は既にバイポーラトランジスタのエミッタ電極が形成さ
れている。このことから、バイポーラトランジスタのエ
ミッタ電極の下方にエッチングによるダメージ層を形成
することなく、上記ゲート電極の側壁にサイドウォール
が形成される。したがって、エミッタ電極からの固相拡
散によってベース拡散層の表面層にエミッタ拡散層を形
成した場合には、当該エミッタ拡散層は上記コンタクト
ホールの底面部に形成され、当該エミッタ拡散層と上記
ベース拡散層との接合部が上記ダメージ層内に形成され
ることはない。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて説明する。尚、ここでは、一例としてｎチャ
ンネルＭＯＳトランジスタとｎｐｎバイポーラトランジ
スタとを同一基板上に形成する場合を例に取って説明を
行う。
に基づいて説明する。尚、ここでは、一例としてｎチャ
ンネルＭＯＳトランジスタとｎｐｎバイポーラトランジ
スタとを同一基板上に形成する場合を例に取って説明を
行う。
【００１１】図１（１）に示すように、上記各トランジ
スタを形成する基板１０は、例えば従来例で示したと同
様に構成されたものであり、以下のようにして形成され
る。先ず、Ｐ型のシリコン基板１０１に、アンチモン
（Ｓｂ）を拡散させることによってＮ型埋め込み層１０
２を形成し、さらにホウ素（Ｂ）を拡散させることによ
ってＰ型埋め込み層１０３を形成した後、シリコン基板
１０１上にＮ型エピタキシャル層１０４をエピタキシャ
ル成長させる。次いで、エピタキシャル層１０４の一部
にリン（Ｐ）を拡散させることによってＮ+ プラグ層１
０５を形成し、さらに当該エピタキシャル層１０４の一
部にボロン（Ｂ）を拡散させることによってＰウェル層
１０６及びアイソレーション層１０６Ａを形成する。上
記Ｎ+ プラグ層１０５はＮ型埋め込み層１０２に接続さ
れ、Ｐウェル層１０６とアイソレーション層１０６Ａと
はＰ型埋め込み層１０３に接続されるように形成する。
以上の工程は、例えば既知のリソグラフィー技術，イオ
ン注入技術，熱処理技術及びエピタキシャル技術によっ
て従来と同様に行うこととする。
スタを形成する基板１０は、例えば従来例で示したと同
様に構成されたものであり、以下のようにして形成され
る。先ず、Ｐ型のシリコン基板１０１に、アンチモン
（Ｓｂ）を拡散させることによってＮ型埋め込み層１０
２を形成し、さらにホウ素（Ｂ）を拡散させることによ
ってＰ型埋め込み層１０３を形成した後、シリコン基板
１０１上にＮ型エピタキシャル層１０４をエピタキシャ
ル成長させる。次いで、エピタキシャル層１０４の一部
にリン（Ｐ）を拡散させることによってＮ+ プラグ層１
０５を形成し、さらに当該エピタキシャル層１０４の一
部にボロン（Ｂ）を拡散させることによってＰウェル層
１０６及びアイソレーション層１０６Ａを形成する。上
記Ｎ+ プラグ層１０５はＮ型埋め込み層１０２に接続さ
れ、Ｐウェル層１０６とアイソレーション層１０６Ａと
はＰ型埋め込み層１０３に接続されるように形成する。
以上の工程は、例えば既知のリソグラフィー技術，イオ
ン注入技術，熱処理技術及びエピタキシャル技術によっ
て従来と同様に行うこととする。
【００１２】そして、上記各拡散層を形成してなる基板
１０の表面側に、ｎチャンネルＭＯＳトランジスタとｎ
ｐｎバイポーラトランジスタとを形成する場合には、先
ず、既知のＬＯＣＯＳ技術を用いて、基板１０の表面に
素子分離領域１１を形成する。この素子分離領域１１
は、Ｐ型埋め込み層１０３とＰウェル層１０６とが形成
された第１領域１０ａと、Ｎ型埋め込み層１０２が形成
された第２領域１０ｂとを分割する位置に形成され、さ
らに第２領域１０ｂ内にはＮ+ プラグ層１０５が形成さ
れたコレクタ取り出し部１０７とその他のベース形成部
１０８とを分割する位置に形成される。
１０の表面側に、ｎチャンネルＭＯＳトランジスタとｎ
ｐｎバイポーラトランジスタとを形成する場合には、先
ず、既知のＬＯＣＯＳ技術を用いて、基板１０の表面に
素子分離領域１１を形成する。この素子分離領域１１
は、Ｐ型埋め込み層１０３とＰウェル層１０６とが形成
された第１領域１０ａと、Ｎ型埋め込み層１０２が形成
された第２領域１０ｂとを分割する位置に形成され、さ
らに第２領域１０ｂ内にはＮ+ プラグ層１０５が形成さ
れたコレクタ取り出し部１０７とその他のベース形成部
１０８とを分割する位置に形成される。
【００１３】次いで、素子分離領域１１で分離された基
板１０の表面を酸化処理することによって、当該基板１
０の表面に酸化シリコンからなる第１絶縁膜１２を形成
する。この第１絶縁膜１２は、ＭＯＳトランジスタのゲ
ート絶縁膜になるものである。次いで、当該基板１０の
第１領域１０ａにおける当該第１絶縁膜１２上に、ＭＯ
Ｓトランジスタのゲート電極１３をポリシリコンで形成
する。
板１０の表面を酸化処理することによって、当該基板１
０の表面に酸化シリコンからなる第１絶縁膜１２を形成
する。この第１絶縁膜１２は、ＭＯＳトランジスタのゲ
ート絶縁膜になるものである。次いで、当該基板１０の
第１領域１０ａにおける当該第１絶縁膜１２上に、ＭＯ
Ｓトランジスタのゲート電極１３をポリシリコンで形成
する。
【００１４】次に、図１（２）に示すように、第１領域
１０ａのゲート電極１３両脇における基板１０の表面層
に１０13個／ｃｍ2 程度のドーズ量でリンイオンを注入
する。また、第２領域１０ｂのベース形成部１０８にお
ける基板１０の表面層にホウ素イオンを注入する。次い
で、熱拡散を行い、第１領域１０ａにリンを拡散させて
なるＬＤＤ層１４を形成し、第２領域１０ｂにホウ素を
拡散させてなるベース拡散層１５を形成する。その後、
ゲート電極１３を覆う状態で、第１絶縁膜１２上を含む
基板１０上に中間絶縁膜１６を成膜する。この中間絶縁
膜１６は、例えばＣＶＤ（Chemical Vapore Depositio
n) 法によって成膜した酸化シリコンからなり、以下の
工程で形成するエミッタ電極と基板１０との間に容量が
形成されるのを防止するためのものである。このため、
当該中間絶縁膜１６を２０ｎｍ程度の膜厚で成膜する。
１０ａのゲート電極１３両脇における基板１０の表面層
に１０13個／ｃｍ2 程度のドーズ量でリンイオンを注入
する。また、第２領域１０ｂのベース形成部１０８にお
ける基板１０の表面層にホウ素イオンを注入する。次い
で、熱拡散を行い、第１領域１０ａにリンを拡散させて
なるＬＤＤ層１４を形成し、第２領域１０ｂにホウ素を
拡散させてなるベース拡散層１５を形成する。その後、
ゲート電極１３を覆う状態で、第１絶縁膜１２上を含む
基板１０上に中間絶縁膜１６を成膜する。この中間絶縁
膜１６は、例えばＣＶＤ（Chemical Vapore Depositio
n) 法によって成膜した酸化シリコンからなり、以下の
工程で形成するエミッタ電極と基板１０との間に容量が
形成されるのを防止するためのものである。このため、
当該中間絶縁膜１６を２０ｎｍ程度の膜厚で成膜する。
【００１５】次いで、基板１０の第２領域１０ｂにおけ
る中間絶縁膜１６と第１絶縁膜１２とに、基板１０のベ
ース拡散層１５にまで達するコンタクトホール１７を形
成する。そして、当該コンタクトホール１７内及び中間
絶縁膜１６上に、１００ｎｍ程度の膜厚のポリシリコン
膜をＣＶＤ法によって成膜する。その後、少なくともエ
ミッタ電極形成領域を含む上記ポリシリコン膜の任意領
域にヒ素（Ａｓ）をイオン注入し、当該ポリシリコン膜
をエッチング加工してエミッタ電極１８を形成する。こ
のエミッタ電極１８は、コンタクトホール１７内及びそ
の周囲の中間絶縁膜１６上に、中間絶縁膜１６及び第１
絶縁膜１２とオーバーラップする形状に形成する。エミ
ッタ電極１８と中間絶縁膜１６及び第１絶縁膜１２との
オーバーラップ幅は、後の工程でエミッタ電極１８から
の固相拡散によって基板１０の表面側に形成するエミッ
タ拡散層の周縁部がエミッタ電極１８の下方に位置する
程度に設定する。また、このオーバーラップの幅には、
エミッタ電極１８をエッチング加工して形成する際の合
わせ余裕も加味させることとする。
る中間絶縁膜１６と第１絶縁膜１２とに、基板１０のベ
ース拡散層１５にまで達するコンタクトホール１７を形
成する。そして、当該コンタクトホール１７内及び中間
絶縁膜１６上に、１００ｎｍ程度の膜厚のポリシリコン
膜をＣＶＤ法によって成膜する。その後、少なくともエ
ミッタ電極形成領域を含む上記ポリシリコン膜の任意領
域にヒ素（Ａｓ）をイオン注入し、当該ポリシリコン膜
をエッチング加工してエミッタ電極１８を形成する。こ
のエミッタ電極１８は、コンタクトホール１７内及びそ
の周囲の中間絶縁膜１６上に、中間絶縁膜１６及び第１
絶縁膜１２とオーバーラップする形状に形成する。エミ
ッタ電極１８と中間絶縁膜１６及び第１絶縁膜１２との
オーバーラップ幅は、後の工程でエミッタ電極１８から
の固相拡散によって基板１０の表面側に形成するエミッ
タ拡散層の周縁部がエミッタ電極１８の下方に位置する
程度に設定する。また、このオーバーラップの幅には、
エミッタ電極１８をエッチング加工して形成する際の合
わせ余裕も加味させることとする。
【００１６】次に、図１（３）に示すように、ＣＶＤ法
によって、ゲート電極１３とほぼ同程度の膜厚の酸化シ
リコンからなる第２絶縁膜１９を、ゲート電極１３及び
エミッタ電極１８を覆う状態で中間絶縁膜１６上に成膜
する。その後、ＲＩＥ（Reactive Ion Etching) 法のよ
うな異方性エッチング技術によって当該第２絶縁膜１９
をエッチバックし、ゲート電極１３の側壁に第２絶縁膜
１９からなるサイドウォール２０を形成する。このエッ
チバックでは、第２絶縁膜１９のオーバーエッチングを
行うことによって、当該第２絶縁膜１９と同じ材質の中
間絶縁膜１６及び第１絶縁膜１２もエッチング除去され
て基板１０表面が露出する。この際、エミッタ電極１８
をマスクにして、エミッタ電極１８の下方の基板１０表
面に上記オーバーエッチングによるダメージを加えるこ
となく上記サイドウォール２０を形成する。また、エミ
ッタ電極１８，ゲート電極１３及びサイドウォール２０
から露出する基板１０の表面層には、エッチングの際の
イオン衝撃によるダメージ層Ａが形成される。さらに、
この工程では、エミッタ電極１８の高さによって、当該
エミッタ電極１８の側壁にも第２絶縁膜１９からなるサ
イドウォールが形成される。
によって、ゲート電極１３とほぼ同程度の膜厚の酸化シ
リコンからなる第２絶縁膜１９を、ゲート電極１３及び
エミッタ電極１８を覆う状態で中間絶縁膜１６上に成膜
する。その後、ＲＩＥ（Reactive Ion Etching) 法のよ
うな異方性エッチング技術によって当該第２絶縁膜１９
をエッチバックし、ゲート電極１３の側壁に第２絶縁膜
１９からなるサイドウォール２０を形成する。このエッ
チバックでは、第２絶縁膜１９のオーバーエッチングを
行うことによって、当該第２絶縁膜１９と同じ材質の中
間絶縁膜１６及び第１絶縁膜１２もエッチング除去され
て基板１０表面が露出する。この際、エミッタ電極１８
をマスクにして、エミッタ電極１８の下方の基板１０表
面に上記オーバーエッチングによるダメージを加えるこ
となく上記サイドウォール２０を形成する。また、エミ
ッタ電極１８，ゲート電極１３及びサイドウォール２０
から露出する基板１０の表面層には、エッチングの際の
イオン衝撃によるダメージ層Ａが形成される。さらに、
この工程では、エミッタ電極１８の高さによって、当該
エミッタ電極１８の側壁にも第２絶縁膜１９からなるサ
イドウォールが形成される。
【００１７】その後、図２（４）に示すように、基板１
０の露出表面を酸化させることによって、当該基板１０
の表面に２０ｎｍ程度の膜厚の酸化シリコンからなる第
３絶縁膜２１を形成する。尚、ここでは、基板１０の露
出表面と共にポリシリコンからなるゲート電極１３及び
エミッタ電極１８の露出面にも第３絶縁膜２１が形成さ
れる。次いで、第１領域１０ａにおけるゲート電極１３
とサイドウォール２０とから露出する基板１０部分と、
第２領域１０ｂにおけるコレクタ取り出し部１０７と
に、リン（Ｐ）を１０15個／ｃｍ2 程度のドーズ量でイ
オン注入する。その後、基板１０中に導入した上記リン
（Ｐ）の活性化熱処理を行うことによって、第１領域１
０ａにソース拡散層２２とドレイン拡散層２３とを形成
し、第２領域１０ｂにコレクタコンタクト層２４を形成
する。
０の露出表面を酸化させることによって、当該基板１０
の表面に２０ｎｍ程度の膜厚の酸化シリコンからなる第
３絶縁膜２１を形成する。尚、ここでは、基板１０の露
出表面と共にポリシリコンからなるゲート電極１３及び
エミッタ電極１８の露出面にも第３絶縁膜２１が形成さ
れる。次いで、第１領域１０ａにおけるゲート電極１３
とサイドウォール２０とから露出する基板１０部分と、
第２領域１０ｂにおけるコレクタ取り出し部１０７と
に、リン（Ｐ）を１０15個／ｃｍ2 程度のドーズ量でイ
オン注入する。その後、基板１０中に導入した上記リン
（Ｐ）の活性化熱処理を行うことによって、第１領域１
０ａにソース拡散層２２とドレイン拡散層２３とを形成
し、第２領域１０ｂにコレクタコンタクト層２４を形成
する。
【００１８】次いで、図２（５）に示すように、上記第
３絶縁膜２１が形成された基板１０上に、ＣＶＤ法によ
って６００ｎｍ程度の膜厚の第４絶縁膜２５を成膜す
る。この第４絶縁膜２５は、例えばＢＰＳＧ（ホウ素−
リンシリケートガラス）のような加熱による流動性の高
い材料で形成することとする。次いで、この第４絶縁膜
２５及び第３絶縁膜２１に、ソース拡散層２２，ドレイ
ン拡散 層２３，コレクタコンタクト層２４及びエミッ
タ電極１８に達する各コンタクトホール２６を形成す
る。
３絶縁膜２１が形成された基板１０上に、ＣＶＤ法によ
って６００ｎｍ程度の膜厚の第４絶縁膜２５を成膜す
る。この第４絶縁膜２５は、例えばＢＰＳＧ（ホウ素−
リンシリケートガラス）のような加熱による流動性の高
い材料で形成することとする。次いで、この第４絶縁膜
２５及び第３絶縁膜２１に、ソース拡散層２２，ドレイ
ン拡散 層２３，コレクタコンタクト層２４及びエミッ
タ電極１８に達する各コンタクトホール２６を形成す
る。
【００１９】その後、図２（６）に示すように、基板１
０に９００℃，３０分程度の熱処理を施し、第４絶縁膜
２５の表面段差を緩和させる。これと共に、エミッタ電
極１８からベース拡散層１５中にヒ素（Ａｓ）を拡散さ
せて当該ベース拡散層１５の表面層にエミッタ拡散層２
７を形成する。ここでは、エミッタ拡散層２７とベース
拡散層１５との接合部を、エミッタ電極１８または当該
エミッタ電極１８側壁のサイドウォールの下方に位置す
るように、ベース拡散層１５中にヒ素（Ａｓ）を固相拡
散させてエミッタ拡散層２７を形成する。次いで、各コ
ンタクトホール２６底面の各拡散層やエミッタ電極１８
に接続する各アルミニウム電極２８を形成し、これによ
ってＭＯＳトランジスタ２９とバイポーラトランジスタ
３０とを有する半導体装置３１を完成させる。
０に９００℃，３０分程度の熱処理を施し、第４絶縁膜
２５の表面段差を緩和させる。これと共に、エミッタ電
極１８からベース拡散層１５中にヒ素（Ａｓ）を拡散さ
せて当該ベース拡散層１５の表面層にエミッタ拡散層２
７を形成する。ここでは、エミッタ拡散層２７とベース
拡散層１５との接合部を、エミッタ電極１８または当該
エミッタ電極１８側壁のサイドウォールの下方に位置す
るように、ベース拡散層１５中にヒ素（Ａｓ）を固相拡
散させてエミッタ拡散層２７を形成する。次いで、各コ
ンタクトホール２６底面の各拡散層やエミッタ電極１８
に接続する各アルミニウム電極２８を形成し、これによ
ってＭＯＳトランジスタ２９とバイポーラトランジスタ
３０とを有する半導体装置３１を完成させる。
【００２０】上記のようにして形成した半導体装置３１
におけるバイポーラトランジスタ３０では、エミッタ拡
散層２７とベース拡散層１５との接合部が配置される基
板１０部分の結晶状態が良好に保たれる。このため、上
記半導体装置の製造方法によれば、エミッタ−ベース間
におけるリーク電流の発生が防止され、図３に示す様に
優れたガンメルプロット特性を示すバイポーラトランジ
スタを有する半導体装置を製造することが可能になる。
におけるバイポーラトランジスタ３０では、エミッタ拡
散層２７とベース拡散層１５との接合部が配置される基
板１０部分の結晶状態が良好に保たれる。このため、上
記半導体装置の製造方法によれば、エミッタ−ベース間
におけるリーク電流の発生が防止され、図３に示す様に
優れたガンメルプロット特性を示すバイポーラトランジ
スタを有する半導体装置を製造することが可能になる。
【００２１】尚、上記実施形態では、ｎチャンネルＭＯ
Ｓトランジスタとｎｐｎバイポーラトランジスタとを同
一基板上に形成してなる半導体装置の製造方法を例に取
って説明を行った。しかし、不純物の導電型を選択する
ことで、上記半導体装置以外にも例えばｎチャンネルＭ
ＯＳトランジスタとｐｎｐバイポーラトランジスタとを
同一基板上に形成してなる半導体装置や、Ｂｉ−ＣＭＯ
Ｓ構造の半導体装置を形成することが可能であり、この
場合にも上記実施形態と同様の効果が得られる。また、
上記実施形態の説明で用いた各材料はあくまでも一例で
あり、上記に限定されるものではない。
Ｓトランジスタとｎｐｎバイポーラトランジスタとを同
一基板上に形成してなる半導体装置の製造方法を例に取
って説明を行った。しかし、不純物の導電型を選択する
ことで、上記半導体装置以外にも例えばｎチャンネルＭ
ＯＳトランジスタとｐｎｐバイポーラトランジスタとを
同一基板上に形成してなる半導体装置や、Ｂｉ−ＣＭＯ
Ｓ構造の半導体装置を形成することが可能であり、この
場合にも上記実施形態と同様の効果が得られる。また、
上記実施形態の説明で用いた各材料はあくまでも一例で
あり、上記に限定されるものではない。
【００２２】
【発明の効果】以上説明したように、本発明の半導体装
置の製造方法によれば、ＭＯＳトランジスタのゲート電
極とバイポーラトランジスタのエミッタ電極とを形成し
た後に、上記ゲート電極の側壁にサイドウォールを形成
することで、バイーポーラトランジスタのエミッタ電極
下方にエッチングによるダメージ層を形成することなく
ゲート電極の側壁にサイドウォールを形成することが可
能になる。このため、エミッタ電極からの固相拡散によ
ってベース拡散層中に形成したエミッタ拡散層と当該ベ
ース拡散層との接合部の結晶状態が良好に保たれた半導
体装置が形成される。したがって、リーク電流の発生が
防止され良好なガンメルプロット特性のバイポーラトラ
ンジスタを有するＢｉ−ＭＯＳ構造の半導体装置を製造
することができる。
置の製造方法によれば、ＭＯＳトランジスタのゲート電
極とバイポーラトランジスタのエミッタ電極とを形成し
た後に、上記ゲート電極の側壁にサイドウォールを形成
することで、バイーポーラトランジスタのエミッタ電極
下方にエッチングによるダメージ層を形成することなく
ゲート電極の側壁にサイドウォールを形成することが可
能になる。このため、エミッタ電極からの固相拡散によ
ってベース拡散層中に形成したエミッタ拡散層と当該ベ
ース拡散層との接合部の結晶状態が良好に保たれた半導
体装置が形成される。したがって、リーク電流の発生が
防止され良好なガンメルプロット特性のバイポーラトラ
ンジスタを有するＢｉ−ＭＯＳ構造の半導体装置を製造
することができる。
【図１】本発明の実施形態を示す断面工程図（その１）
である。
である。
【図２】本発明の実施形態を示す断面工程図（その２）
である。
である。
【図３】実施形態のバイポーラトランジスタのガンメル
プロット特性図である。
プロット特性図である。
【図４】従来の半導体装置の製造方法を示す第１の断面
工程図である。
工程図である。
【図５】従来の半導体装置の製造方法を示す第２の断面
工程図である。
工程図である。
【図６】従来例のバイポーラトランジスタのガンメルプ
ロット特性図である。
ロット特性図である。
１０ 基板 １２ 第１絶縁膜 １３ ゲート電極 １５ ベース拡散層 １６ 中間絶縁膜 １７ コンタクトホール １８ エミッタ電極 １９ 第２絶縁膜 ２０ サイドウォール ２７ エミッタ拡散層 ２９ ＭＯＳトランジスタ ３０ バイポーラトランジスタ ３１ 半導体装置
Claims (2)
- 【請求項１】 同一基板上にＭＯＳトランジスタとバイ
ポーラトランジスタとを形成する半導体装置の製造方法
であって、 前記基板の表面に第１絶縁膜を形成し、当該第１絶縁膜
上にＭＯＳトランジスタのゲート電極を形成する工程
と、 前記基板の表面層にバイポーラトランジスタのベース拡
散層を形成した後、前記第１絶縁膜に当該ベース拡散層
にまで達するコンタクトホールを形成し、当該コンタク
トホール内及び当該コンタクトホール周囲の当該第１絶
縁膜上にバイポーラトランジスタのエミッタ電極を形成
する工程と、 前記ゲート電極及び前記エミッタ電極を覆う状態で前記
基板上に第２絶縁膜を成膜する工程と、 前記第２絶縁膜をエッチバックすることによって、前記
ゲート電極の側壁にサイドウォールを形成する工程と、 前記エミッタ電極からの不純物の固相拡散によって、前
記ベース拡散層の表面層にバイポーラトランジスタのエ
ミッタ拡散層を形成する工程と、を行うことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記ゲート電極を形成した後でかつ前記エミッタ電極を
形成する前に、前記第１絶縁膜上に中間絶縁膜を成膜す
る工程を行い、 前記エミッタ電極を形成する工程では、前記第１絶縁膜
と前記中間絶縁膜とに当該基板にまで達するコンタクト
ホールを形成し、当該コンタクトホール内を含む当該第
２領域に前記エミッタ電極を形成することを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22886295A JPH0974147A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22886295A JPH0974147A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0974147A true JPH0974147A (ja) | 1997-03-18 |
Family
ID=16883053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22886295A Pending JPH0974147A (ja) | 1995-09-06 | 1995-09-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0974147A (ja) |
-
1995
- 1995-09-06 JP JP22886295A patent/JPH0974147A/ja active Pending
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