JPS62105481A - 半導体素子の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、産１ユ］吐用分−野 本発明は、ブレーナ型の半導体素子の製造方法に関する
ものである。

従来皇孜血 ブレーナ型半導体素子の一具体例としてダイオードの構
造を第１０図乃至第１２図を参照して製造工程順に次に
示す、上記ダイオードは、第１０図に示す高不純物濃度
の一導電型、例えばＮ＋型の半導体基板（１）の一方の
主面に、第１１図に示すように、低不純物濃度の一導電
型、即ちＮ−型の半導体層（２）をエピタキシャル成長
させた１＆（以下、半導体層（２）をエピタキシャル層
と称す。）、第１２図に示すように、エピタキシャル層
（２）に反対導電型、即ちＰ型の半導体層（３）を拡散
等にて形成したものである。上記ダイオード（４）にお
いて逆方向の電圧を印加するとＰＮ接合面に空乏層が生
し、電圧を上げるに従い、第１２図に示すように、空乏
層（５）がエピタキシャル層（２）中を半導体基板（１
）の方に拡がって来る。そして、電圧を更に上げて空乏
層（５）が半導体基板（１）に達すると、ダイオード（
４）は逆方向に導通する。従って、エピタキシャル層（
２）が厚い程、逆方向に導通ずるまでの電圧、即ち耐電
圧が上がる一方、順方向の飽和電圧や熱抵抗も増加させ
る。

−発−明ガ解決ルユｊ−と−す（ｄ計り点ところで、上
述したように、プレーナ型ダイオード（４）において耐
電圧を上げるにはエピタキシャル層（２）を厚くすれば
よいが、エピタキシャル層（２）を厚くすると順方向の
飽和電圧や熱抵抗も増加させエピタキシャル成長時間も
長くなる。そこで、通常、エピタキシャルＮ（２）の厚
さは所定の値に設定されていてそれより大きくできず、
耐電圧を上げるには限界がある。

問題点奎Ｍ袂Ｊ）ｉ人叉ヴυＬ段 本発明は、一導電型半導体基板の一方の主面の要部を所
望の深さまでエツチングする工程と、上記半導体基板の
エツチングされた面上に一導電型エピタキシャル層を上
記エツチング深さよりも１９＜形成する工程と、上記エ
ピタキシャル層の表面を平滑にする工程と、上記一導電
型半導体基板のエツチング凹部に対応する領域内に反対
導電型半導体層を形成する工程とを含むことを特徴とす
る。

］ヤ用 一導電型半導体基板の一方の主面中央部をエツチングし
てその面に一導電型半導体のエピタキシャル層を形成し
た後、エピタキシャル層の表面を平滑にして反対導電型
半導体層を形成すると、エピタキシャル層の逆電圧印加
時に空乏層の拡がりに関与する領域のみ厚くすることが
できる。

実施例 本発明に係る半導体素子の製造方法をプレーナ型ダイオ
ードに通用した場合について第１図乃至第９図を参照し
てその製造１−程順に以下説明する。同図は第１図乃至
第５図及び第６図乃至第９図とでそれぞれ異なる２つの
適用例を示し、最初に第１図乃至第５図に示す適用例か
ら説明する。この通用例では、第１図に示す高不純物濃
度の一導電型（Ｎ＋型）半導体基板（６）を第１０図に
示す従来の半導体基板（１）と同一にし、従って厚さく
Ｔ＋）も同一とする。そして、まず上記半導体基Ｆ；１
（６）の一方の主面（６ａ）中央部を、第２図に示すよ
うに、所望の深さくＤｌ）までエツチングした後、この
エツチングされた面上に、第３図に示すように、一導電
型（Ｎ−型）半導体のエピタキシャル層（７）をエツチ
ング深さくＤＩ　）よりも厚く形成する。上記エピタキ
シャル層（７）は均一なエピタキシャル成長に応じ半導
体基板（６）のエッチング凹部（６ｂ）に対応する表面
に四部（７ａ）が形成されている。そこで、上記凹部（
７ａ）の底面付近から半導体基板（６）の主面（６ａ）
に到る厚さくＤ２）が、第１２図に示す従来のダ・イオ
ード（４）のエピタキシャル層（２）の厚さくｒ））に
略等しくなるようにエピタキシャル成長させる。そして
、第３図に示すように、エピタキシャル層（７）の凹部
（７ａ）の底面付近にほぼ沿って（図の点線）エピタキ
シャル層（７）をスライスし、第４図に示すように、層
表面をｉｌＺ滑にする。その後、第５図に示すように、
半導体基板（６）のエンチング四部（６ｂ）に対応する
領域のエピタキシャル層（７）に反対導電型（Ｐ型）半
導体層（８）を形成すると、プレーナ型のダイオード（
９）が出来上がる、上記ダイオード（９）によれば、半
導体基板（６）の厚さく”「＋）及びエピタキシャルＩ
Ｍ（７）の厚さくＤ２）を従来とほぼ同じにしζおり素
子厚くｄｌ）は従来のダイオード（４）の素子厚（ｄ）
と変わらないが、Ｐ型半導体層（８）の形成領域に対応
するエピタキシャルＩ−（７）は、半導体基板（６）の
エッチング凹部（６ｂ）の深さくＤ＋　）が加わって略
同−素子寸法の従来のダイオード（４）に比べ順方向の
飽和電圧や熱抵抗を増加させることな（耐電圧が上がる
。

また、他の実施例を第６図乃至第９図を参照して次に示
す。この実施例では、第６図に示す高不純物濃度の一導
電型（Ｎ＋型）半導体基板（１０）を従来の半導体基板
（１）よりやや厚くする〔半導体基板（１０）の厚さを
（Ｔ２）とするとＴｔ　＞Ｔ＋　）。そして、まず先の
通用例と同じ（上記半導体基板（１０）の一方の主面（
１０ａ）要部を、第７図に示すように、所望の深さくＤ
ａ）Ｄ）３’Ｄ＋　）までエツチングした後、この工・
７・（貿／グされた面上に一導電型（Ｎ−型）半導体の
エピタキシャル層（１１）をエツチング深さくＤａ）と
ほぼ同じ厚さに形成する。上記エピタキシャル層（１１
）　は先の通用例と同じく半導体基板（１０）のエッチ
ング凹部（１０ｂ）に対応°４−る表面に凹部（１１ａ
　）が形成されている。そして図示しないが、エピタキ
シャル層（１１″）を基Ｍｉ（１０）の主面までスライ
スし、さらに第８図ｔ５−示す、［うにエピタキシャル
層（１１”）−ヒにエピタキシャル層（１１）を積み一
ヒげ、凹部（ｌｌａ）の底面付近にほぼ沿って（図の点
線）エピタキシャル層（１１）をスライスし、層表面を
平滑にする。その後、第９図に示すように、半導体基板
（１０）のエッチング凹部（１０ｂ　）に文！応するｖ
ｉ域のエピタキシャル層（１１）に反対導電型（Ｐ型）
の半導体Ｊｉｌ　（１２）を形成すると、プレーナ型の
ダイオード（１３）が出来−ヒがる。１−記ダイオード
（１３）によれば、素子厚（ｄＩりを従来のダイオード
とほぼ同しにしてエピタキシャル層（１１）の厚さく１
）５）を薄くできる（Ｄｓ＜１）、Ｄ２）。しかしなが
らＰ型半導体（１２）の形成領域に対応するエピタキシ
ャル層（１１）は、厚さくＤｓ）にエッチング凹部（１
０ｂ）の深さくＤａ）が加わって従来のダイオード（４
）よりも厚くなる（　Ｄａ　＋　Ｄｓ　＞　Ｄ　）　＊
そこで、従来のダイオード（４）に比べて素子寸法は略
同−であるが、耐電圧が上がり、しかもエピタキシャル
層（１１）が薄くなった分だけ順方向の飽和電圧や熱抵
抗は減少する。

尚、本考案に係る半導体素子の製造方法はプレーナ型ダ
ーイオードに限らず、ＰＮ接合面を有する他のプレーナ
型半導体素子にも適用できる。

考−ν業１ 本考案によれば、ブレーナ型半導体素子のＩ）　Ｎ接合
面に対応する半導体基板の一方の主面にエッチング凹部
を形成してその面に半導体のエピタキシャルｒＭを成に
させるようにしたから、エピタキシャル層をＰＮ接合面
に対応する領域で部分的に厚く形成することができ、エ
ピタキシャル層が同一厚の他の半導体素子に対しの耐電
圧が上がる。又、エピタキシャル層を薄く形成してもＰ
Ｎ接合面に対応する領域を部分的に厚くすることができ
、略同−寸法の他の半導体素子に対し耐電圧を下げるこ
となく、順方向の飽和電圧や熱抵抗を小さくすることが
できる。

【図面の簡単な説明】

第１図乃至第５図は本考案に係る半導体素子の製造方法
を適用して製造されるプレーナ型ダイオードの各工程で
の断面図、第６図乃至第９図は本考案に係る半導体素子
の製造方法を通用して製造されるプレーナ型ダイオード
の他の通用例の各工程での断面図、第１０図乃至第１２
図は従来の製造方法及び製造されるプレーナ型ダイオー
ドの各工程での断面図である。 （６）　　（１０）−−一導電型半導体基板、（７）（
１１）−−一導電型半導体のエピタキシャル層、（８）
　　（１２）−ｍ−反対導電型半導体層、（ＤＩ）（Ｄ
ａ）−エツチング深さ。

Claims (1)

【特許請求の範囲】
1. （１）一導電型半導体基板の一方の主面の要部を所望の
   深さまでエッチングする工程と、上記半導体基板のエッ
   チングされた面上に一導電型エピタキシャル層を上記エ
   ッチング深さよりも厚く形成する工程と、上記エピタキ
   シャル層の表面を平滑にする工程と、上記一導電型半導
   体基板のエッチング凹部に対応する領域内に反対導電型
   半導体層を形成する工程とを含むことを特徴とする半導
   体素子の製造方法。