KR100532730B1 - Ｐｎ 접합 다이오드 및 그 제조방법 - Google Patents

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KR100532730B1 KR10-2001-0078602A KR20010078602A KR100532730B1 KR 100532730 B1 KR100532730 B1 KR 100532730B1 KR 20010078602 A KR20010078602 A KR 20010078602A KR 100532730 B1 KR100532730 B1 KR 100532730B1
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Abstract

반도체 측면에서의 국부적인 항복의 발생을 방지하여, 안정화된 소망의 항복전압을 갖는 반도체 장치가 제공된다. 이것은, n형의 반도체 본체의 제1 주면에 형성된 p형의 제3 반도체 영역; 제2 주면의 중앙에 선택적으로 형성된 n형의 제2 반도체 영역; 제3 반도체 영역과 제2 반도체 영역 사이에 형성된 n형의 제1 반도체 영역; 및, 제1 및 제2 반도체 영역을 둘러싸는 n형의 제4 반도체 영역을 포함한다. 제1 반도체 영역의 불순물 농도는 제4 반도체 영역보다 높게 설정된다.

Description

ＰＮ 접합 다이오드 및 그 제조방법{PN JUNCTION DIODE AND MANUFACTURING METHOD THEREOF}
본 발명은, 예를 들면, 전압 레귤레이터 다이오드(제너 다이오드)와 같이 낮은 역항복전압을 갖는 반도체 정류 소자로서 사용될 수 있는 반도체 장치, 및 그 제조방법에 관한 것이다.
도 1에 도시된 전압 레귤레이터 다이오드 등의 반도체 다이오드(1)가 알려져 있다. 이 반도체 다이오드(1)는, 예를 들면, 높은 불순물 농도를 갖는 n형의 반도체 영역(2), 소정의 특정 불순물 농도를 갖는 n형의 반도체 영역(3), 및 높은 불순물 농도를 갖는 p형의 반도체 영역(4)을 포함하는 단순한 3층 구조를 가질 수 있다. 또한, n형의 반도체 영역(2)의 상면과 p형의 반도체 영역(4)의 바닥면에는, 각각의 그 전극으로서 기능하는 금속 피막(5, 6)이 형성될 수 있다.
통상적으로, 이와 같이 적층된 구조를 갖는 반도체 다이오드에 있어서, 역바이어스 전압이 인가되는 p-n 접합의 공핍층에는 강한 전계가 존재하나, 칩 측면에, p-n 접합의 종단부가 노출되니, 표면에 부착되는 불순물, 이온 등에 의해 영향을 받을 수 있고, 항복을 쉽게 발생시키는 위치에서 전계가 더욱 강하게 될 수 있다. 그 결과, 반도체 다이오드에 있어서, 이론적으로 예상되는 역항복전압을 얻는 것은 곤란하게 된다. 따라서, 도 1에 도시된 바와 같이 반도체 다이오드(1)의 칩 측면(7)의 전계를 감소시키기 위해서, p-n 접합의 종단부가 노출하는 칩 측면(7)이 절단되어, 전계를 감소시키도록 만들어지는 비스듬한 구조(beveled structure)를 채용하는 p-n 접합 계면(9)으로 필요한 각도를 형성한다. 이와 같은 비스듬한 구조를 채용함으로써, 칩 측면(7)에서의 전계는 감소되고 항복이 접합 계면의 전체에 걸쳐 발생되기 때문에, 장치 특성이 안정화하여, 일정한 항복 전압을 얻는다. 공지된 바와 같이, 전압 레귤레이터 다이오드보다 높은 항복 전압을 갖는 전력용 반도체 장치에서 비스듬한 구조를 채용함으로써, 항복 전압이 향상될 수 있는 것에 유의한다.
그럼에도 불구하고, 도 1에 도시된 반도체 다이오드에는 다음에 설명되는 바와 같은 문제가 있다.
(1) 도 1에 도시된 반도체 다이오드(1)에 있어서, 조립공정중에, 칩 측면(7)이 외부 환경으로부터 보호되도록 산 또는 알카리 화학약품을 사용하는 습식 세정된 후에, 칩 측면(7)에는 절연층(8)이 피복된다. 그러나, 이와 같이 제조된 반도체 다이오드(1)의 제품 시험 평과의 결과, 제품의 특성과 품질이 안정화되지 않는 점이 지적되었다. 안정화되지 않는 열악한 특성 등의 이유로서, 습식 세정과 절연층(8)에 의한 피복에 의해 부여되는 칩 측면(7)의 표면 상태의 변화 및 표면 파손이 들어진다. 현실의 반도체 칩의 표면 상태는 매우 활성이므로, 이러한 표면 상태의 정밀도와 재현성을 제어하는 것은 매우 곤란하다.
(2) 도 1에 도시된 반도체 다이오드(1)에서는, n형의 반도체 영역(3)과 p형의 반도체 영역(4) 사이의 p-n 접합부의 n형의 반도체 영역(3)의 불순물 농도에 의해 항복전압이 결정된다. 그러나, 이 항복전압을 결정하기 위해서, 제조공정에 사용되는 반도체 웨이퍼(실리콘 웨이퍼)의 저항률(ρ)이 높은 정밀도로 제어될 필요가 있다. 그 결과, 엄밀히 규정된 저항률(ρ)을 갖는 주문 반도체 웨이퍼를 반도체 웨이퍼 제조업자에게 특별히 주문하고, 납품후에도 신중히 조사하는 것이 필요하게 된다. 따라서, 반도체 웨이퍼의 비용이 비싸다는 문제가 있다. 예로써, 종래에, n형의 실리콘의 대략 5 ×1018/㎤ 내지 7 ×1017/㎤의 불순물 농도 범위에 상당하는 0.01 내지 0.03 Ω·㎝의 좁은 범위의 저항률을 갖는 실리콘 웨이퍼가 주문 의뢰되었다.
(3) 도 1에 도시된 반도체 다이오드(1)를 제조할 때, p-n 접합 계면에 대해 경사각으로 칩 측면(7)을 형성함으로써 비스듬한 구조를 갖기 위해서, 샌드블라스팅, 연삭, 연마 또는 에칭 등의 각종 공정의 부가에 기인하는 제조공정의 수가 증가하는 문제가 있다.
(4) 도 1에 도시된 반도체 다이오드(1)의 조립공정에서, 반도체 웨이퍼로부터 절단된 칩은 패키지된다. 그러나, 각각의 칩의 칩 측면이 칩의 상/바닥면에 대해 경사각이므로, 콜릿(collet) 등의 지그에 각각의 칩을 장착하는 것은 많은 노력이 필요하다.
본 발명은 상기 문제들을 해결하기 위한 것이다. 따라서, 본 발명의 목적은 p-n 접합이 노출하는 칩 측면에서 국부적인 항복전압의 발생을 방지하여, 안정화된 소망의 항복전압을 얻는 반도체 장치를 제공하는 것이다.
본 발명의 다른 목적은 반도체 웨이퍼의 비용을 감소시키고 사용되는 반도체 웨이퍼의 허용가능한 저항률(ρ)의 범위를 넓힐 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 칩 표면 패시베이션 처리가 간략화되거나 또는 생략될 수 있는 반도체 장치 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제공공정이 간략화될 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
본 발명의 또 다른 목적은 제품 조립공정중에 콜릿 등의 지그에의 칩의 장착성 및 취급성이 양호한 반도체 장치를 제공하는 것이다.
전술한 문제들을 해결하기 위해서, 본 발명의 제1 특징은, (a) 제1 단면, 이 제1 단면에 대향하는 제2 단면, 및 제1 단면과 제2 단면을 접속하는 제1 외주면을 포함하는 제1 도전형의 제1 반도체 영역; (b) 제3 단면, 이 제3 단면에 대향하는 제4 단면, 및 제3 단면과 제4 단면을 접속하는 제2 외주면을 가지며, 제4 단면이 제1 단면에 접합하는 제2 반도체 영역; (c) 제2 단면에서 제1 반도체 영역에 접합하는 제2 도전형의 제3 반도체 영역; 및 (d) 제1 및 제2 외주면에 접합하는 내주면을 가지고, 제1 반도체 영역보다 불순물 농도가 낮으며, 제3 반도체 영역에 접합하는 제4 반도체 영역을 포함하는 반도체 장치에 있다. 여기서, 제2 도전형은 제1 도전형과 반대의 도전형이다. 보다 구체적으로, 제1 도전형이 n형으로 할당되면, 제2 도전형은 p형이고, 제1 도전형이 p형으로 할당되면, 제2 도전형은 n형이다. 또한 제1 도전형 또는 제2 도전형은 진성 반도체이어도 된다. 예를 들면, 높은 불순물 농도의 n형의 제1 반도체 영역과 비교적 낮은 불순물 농도의 n형의 제4 반도체 영역 모두를 p형의 제3 반도체 영역에 접합시킴으로써 2개의 p-n 접합 계면이 제공되어도 된다. 대안으로, 높은 불순물 농도의 p형의 제1 반도체 영역과 비교적 낮은 불순물 농도의 p형의 제4 반도체 영역이 n형의 제3 반도체 영역에 접합되어 2개의 p-n 접합 계면을 제공하는 것도 가능하다. 제4 반도체 영역이 제2 도전형인 경우, p-n 접합 계면은 제2 반도체 영역과 제4 반도체 영역의 경계를 형성한다. 또한, 제1 및 제2 외주면은 각각 하나, 둘, 또는 그 이상의 곡률 반경을 포함하는 만곡면이어도 된다.
본 발명의 제1 특징에 의한 반도체 장치는반도체 장치(반도체 칩)의 외주 가장자리측에 위치되는 제4 반도체 영역과 제3 반도체 영역 사이의 p-n 접합보다 제1 반도체 영역과 제3 반도체 영역 사이의 p-n 접합에서 쉽게 항복이 발생하게 하고 있다. 그 결과, 반도체 장치의 측면(칩 측면)에서의 전계가 감소되고, 항복이 반도체 장치내의 접합 계면에서 발생하게 되어 항복전압의 설정을 안정화시킨다. 이와 같은 항복전압의 안정화는, 예를 들면, 전압 레귤레이터 다이오드보다 높은 항복전압을 갖는 전력용 반도체 장치에 보다 효과적이다.
본 발명의 제1 특징에 의한 반도체 장치에서, 제4 반도체 기판은 벌크 결정으로부터 절단된 반도체 기판인 것이 바람직하다. 제1 반도체 영역의 불순물 농도를 조정함으로써, 반도체 장치의 전기적 특성이 제어될 수 있어 제4 반도체 영역의 불순물 농도가 반도체 장치의 전기적 특성에 영향을 미치지 않도록 할 수 있다. 그 결과, 벌크 결정으로부터 절단되는 웨이퍼(반도체 기판)의 구입시의 도핑 사양 그대로 제4 반도체 영역을 사용할 수 있다. 즉, 더이상 반도체 기판의 도핑 사양을 엄밀히 설정할 필요가 없고, 사용되는 반도체 기판(웨이퍼)이 선택될 수 있는 범위를 넓힐 수 있다.
본 발명의 제1 특징에 의한 반도체 장치에서, 제4 반도체 영역의 외주면은 반도체 장치의 칩 외주면으로서 기능하고, 칩 외주면은 제1 반도체 영역의 제2 단면과 실질적으로 수직인 것이 바람직하다. 제4 반도체 영역이 제1 도전형을 가지는 경우, 외측의 p-n 접합 계면은 칩 외주면에 노출된다. 그러나, p-n 접합의 항복이 가장자리부분보다 중앙부분에서 먼저 발생하므로, 다소의 표면 상태의 변화 또는 표면 파손이 반도체 장치의 외주면에 발생하더라도, 반도체 장치의 항복전압의 변동이 발생하는 것을 억제할 수 있다. 특히, 칩의 가장자리부분(칩 외주면)에 노출된 p-n 접합의 항복은 칩 외주면의 패시베이션 기술에 의존하고, 초기의 칩의 가장자리부분에서의 항복전압은 크다. 그러나, 본 발명의 제1 특징에 의한 반도체 장치에 있어서, 칩의 외주면보다 중앙부분에서 먼저 항복이 발생하므로, 다소의 표면 상태의 변화 또는 표면 파손이 반도체 장치(칩)의 가장자리 부분에 발생하더라도, 반도체 장치의 항복전압의 변동을 억제할 수 있다. 따라서, 제품 특성의 변동이 감소되고, 제조공정 수율이 향상된다.
제4 반도체 영역이 제2 도전형을 가지는 경우, 외측의 p-n 접합 계면은 제2 반도체 영역과 제4 반도체 영역의 경계에 형성되고, 외측의 p-n 접합 계면은 칩 외주면에 노출되지 않는다. 보다 구체적으로, 이 경우에, 외측의 p-n 접합 계면이 칩의 상면측에 형성되므로, 칩 외주면의 표면 상태의 변화 또는 표면 파손의 영향을 받지 않는다. 특히, p-n 접합이 칩의 가장자리 부분(칩 외주면)에 노출되지 않으므로, 칩 외주면에 정밀하고 복잡한 패시베이션 기술이 필요하지 않는다.
또한, 칩 외주면이 제1 반도체 영역의 제1 단면에 실질적으로 수직이 되므로, 통상의 절단 공정(다이싱(dicing) 공정)으로 반도체 장치의 측면을 형성할 수 있다. "실질적으로 수직"은 통상의 절단 공정(다이싱 공정)중 발생하는 각도의 변동의 범위내를 의미하고, 의도적으로 베벨링(beveling)이 수행되지 않았다는 것을 의미한다. 예를 들어, 80°내지 100°각이 형성되면, 이는 실질적으로 수직(= 90°)으로 볼 수 있다. 87°내지 93°각이 형성되는 것이 바람직하다. 칩 외주면이 가장자리면에 실질적으로 수직이면, 콜릿 등의 지그를 사용하는 제조(조립)공정중의 반도체 장치(칩)의 취급성이 향상된다.
본 발명의 제1 특징에서는, 제1 주 전극층이 제3 반도체 영역의 바닥면에 형성되고, 제2 주 전극층이 제2 반도체 영역의 상면에 형성되는 것이 바람직하다. 제1 주 전극층과 제2 주 전극층에 있어서, 반도체 소자의 주 전류 통로인 동작 영역(주 본체부분)은 동일하다. "제1 주 전극층"은 반도체 다이오드 또는 사이리스터의 아노드 전극층 또는 캐소드 전극층 중 어느 하나를 의미한다. 사이리스터는 게이트 턴오프(GTO) 사이리스트 또는 정전유도 사이리스트(SI 사이리스터)를 포함할 수 있다. 제3 반도체 영역이 n형이면, 제1 주 전극층은 캐소드 전극층이다. "제2 주 전극층"은 반도체 다이오드 또는 사이리스터의 캐소드 전극층 또는 아노드 전극층 중 어느 하나를 의미하나, 전술한 제1 주 전극층을 의미하지는 않는다. 제2 전극 영역이 p형으로 할당되면, 제2 주 전극층은 아노드 전극층이다. 그 결과, 제3 반도체 영역은, 제1 주 전극층에 접합된 "제1 주 전극 영역"으로서 기능하고, 제2 반도체 영역은 제2 주 전극층에 접합된 "제2 주 전극 영역"으로서 기능한다.
또한, "제1 주 전극층"은 바이폴러 트랜지스터(BJT) 또는 절연 게이트 바이폴러 트랜지스터(IGBT)의 에미터 전극층 또는 콜렉터 전극층 중 어느 하나이어도 된다. BJT는 마이크로파대, 밀리미터파대 또는 서브밀리미터파대에서 동작하는 헤테로 접합 바이폴러 트랜지스터(HBT) 등의 고주파용 트랜지스터를 포함할 수 있다. 또한, 본 발명은, 금속산화반도체 전계효과형 트랜지스터(MOSFET), 금속산화반도체 정전유도형 트랜지스터(MOSSIT), 또는 고전자 이동도 트랜지스터(HEMT) 등의 절연 게이트 전계효과형 트랜지스터(IGFET)에 적용 가능하다. 이 IGFET에서, "제1 주 전극층"은 소스 전극층 또는 드레인 전극층 중 어느 하나를 의미한다. 또한, BJT 또는 IGBT에서, "제2 주 전극층"은 에미터 전극층 또는 콜렉터 전극층 중 어느 하나를 의미할 수 있으나, 전술한 제1 주 전극층을 의미하지는 않고, IGFET에서, 이것은 소스 전극층 또는 드레인 전극층 중 어느 하나를 의미하나, 전술한 제1 주 전극층을 의미하지는 않는다. BJT, IGBT, IGFET 등에서, 물론 베이스 전극층, 게이트 전극층 등의 제어 전극층을 더 부가할 수도 있다는 것에 유의한다.
본 발명의 제2 특징은, (a) 반도체 기판의 제1 주면을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써 제1 반도체 영역을 형성하는 단계; (b) 반도체 기판의 제2 주면을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써, 제1 반도체 영역에 접합하는 제2 반도체 영역을 형성하는 단계; 및 (c) 반도체 기판의 제1 주면의 전체를 통해 상기 제1 도전형과 반대의 도전형을 갖는 상기 제2 도전형의 불순물 원소를 도핑함으로써 제3 반도체 영역을 형성하고, 제1 반도체 영역으로 p-n 접합을 형성하는 단계를 포함하는 반도체 장치 제조방법에 있다. 여기서 제1 반도체 영역을 형성하는 단계 또는 제2 반도체 영역을 형성하는 단계 중 어느 하나가 먼저 수행되어도 된다. 또한, 선택적 확산용의 확산 창이 제1 및 제2 주면에 개구되어, 확산이 양 주면을 통해 동시에 수행되어도 된다. 또한, 프리디포지션(pre-deposition) 또는 이온 주입공정은 시계열적으로 반도체 기판의 제1 또는 제2 주면측 중 어느 하나에 먼저 수행되나, 드라이브 인(dirve-in)(어닐링 처리) 공정은 동시에 수행되어, 제1 및 제2 반도체 영역이 실질적으로 동시에 형성하여도 된다. 제1 반도체 영역 및 제2 반도체 영역을 둘러싸고 모재로서 잔존하는 반도체 기판은 제1 특징의 제4 반도체 영역에 상응한다. 불순물 농도가 제1 또는 제2 반도체 영역보다 낮은 한, 반도체 기판은 제1 도전형, 제2 도전형, 또는 진성 반도체 중 어느 하나이어도 된다.
본 발명의 제2 특징에 의한 반도체 장치 제조방법에 따르면, 제1 반도체 영역은 반도체 기판의 제1 주면을 통해 제1 도전형의 불순물 원소를 선택적으로 도핑함으로써 반도체 기판내에 형성될 수 있다. 이 제1 반도체 영역은 이 제1 반도체 영역과 제2 반도체 영역을 둘러싸는 제4 반도체 영역보다 높은 불순물 농도로 형성된다.
반도체 기판이 제1 도전형인 경우, 예를 들면, p형의 제3 반도체 영역에 높은 불순물 농도의 n형의 제1 반도체 영역과 비교적 낮은 불순물 농도의 n형의 반도체 기판(제4 반도체 영역)을 접합시킴으로써 2개의 p-n 접합 계면이 제공되어도 된다. 따라서, 제1 반도체 영역을 형성한 후에, 제4 반도체 영역과 제3 반도체 영역 사이의 p-n 접합보다, 반도체 기판의 제1 주면의 전면을 통해 제2 도전형의 불순물 원소를 도핑함으로써 형성되는 제3의 반도체 영역과 제1 반도체 영역의 p-n 접합에서 먼저 항복이 발생할 수 있다. 그 결과, 반도체 장치의 측면(칩 측면)에서의 전계가 감소되고, 항복이 반도체 장치내의 접합 계면에서 발생하게 되어, 일정 항복전압에 기인하는 장치 특성의 안정화가 가능하다.
반도체 기판이 제2 도전형인 경우, 외측의 p-n 접합 계면은 제2 반도체 영역과 반도체 기판(제4 반도체 영역)의 경계에 형성되고, 외측의 p-n 접합 계면은 반도체 기판(칩)의 외주면에 노출되지 않는다. 즉, 이 경우, 외측의 p-n 접합 계면은 반도체 기판의 제2 주면에 형성된다. 보다 구체적으로, 이 경우, 외측의 p-n 접합 계면이 반도체 기판의 제2 주면에 형성되므로, 칩 외주면의 표면 상태의 변화 또는 표면 파손에 의해 영향을 받지 않는다. 특히, p-n 접합이 칩 가장자리 부분(칩 외주면)에 노출되지 않으므로, 칩 외주면에 정밀하고 복잡한 패시베이션 기술이 필요하지 않는다. 또한, 반도체 기판의 제2 주면에 노출된 p-n 접합보다, 제1 반도체 영역과 제3 반도체 영역의 경계의 p-n 접합에서 먼저 항복이 발생하도록 할 수 있다. 그 결과, 반도체 기판의 제2 주면측에서의 전계가 감소되고, 반도체 장치내의 접합 계면에서 항복이 발생키킬 수 있어, 안정화된 항복전압으로 안정한 장치 동작이 가능하다.
또한, 제1 반도체 영역의 불순물 농도를 조정함으로써, 반도체 장치의 전기적 특성을 결정할 수 있고, 제4 반도체 영역의 불순물 농도가 반도체 장치의 전기적 특성에 영향을 주지 않도록 할 수 있다. 그 결과, 반도체 기판은 불순물 농도를 엄밀히 설정할 필요 없이 구입된 사양의 불순물 농도로 이용될 수 있다. 따라서, 반도체 기판의 선택되는 범위를 넓힐 수 있다.
또한, 본 발명의 제2 특징의 의한 반도체 장치 제조방법에서는, 제2 반도체 영역을 형성하기 위한 제1 도전형의 불순물 원소의 열확산(드라이브 인) 공정과, 제3 반도체 영역을 형성하기 위한 제2 도전형의 불순물 원소의 열확산(드라이브 인) 공정을 동시에 수행함으로써, 반도체 장치가 제조되는 효율이 향상될 수 있다.
본 발명의 제2 특징에 의한 반도체 장치 제조방법에서, 제3 반도체 영역과 제1 반도체 영역 사이에 형성된 p-n 접합 계면에 실질적으로 수직인 면을 따라 반도체 기판을 절단함으로써 복수의 반도체 칩을 절단하고, 이 복수의 반도체 칩의 각각으로부터 복수의 반도체 장치를 얻는 공정을 더 포함하는 것이 바람직하다. 이 경우, 합성수지 시트에 반도체 기판의 주면 중 어느 하나를 부착시키고 부착된 합성수지 시트를 절단하지 않고 칩을 절단함으로써, 합성수지 시트에 부착된 상태로 각 칩을 보관 및 반송할 수 있다. 그 결과, 제품조립중에, 합성수지 시트에 부착된 반도체 장치를, 예를 들면, 콜릿 등의 지그에 장착할 때, 조작하기 쉽게 된다.
본 발명의 제3 특징은, (a) 반도체 기판의 제1 주면을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써 제1 반도체 영역을 형성하는 단계; (b) 반도체 기판의 제2 주면을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써, 제1 반도체 영역에 접합하는 제2 반도체 영역을 형성하는 단계; 및 (c) 반도체 기판의 제2 주면의 전체를 통해 제1 도전형과 반대의 도전형을 갖는 제2 도전형의 불순물 원소를 도핑함으로써 제3 반도체 영역을 형성하여, 제2 반도체 영역으로 p-n 접합을 형성하는 단계를 포함하는 반도체 장치 제조방법이다. 보다 구체적으로, 제3 반도체 영역이 형성되는 주면은 본 발명의 제2 특징에 의한 반도체 장치 제조방법과 반대이다. 그러나, 제1 반도체 영역을 형성하는 단계가 먼저 수행되느냐 제2 반도체 반도체 영역을 형성하는 단계가 먼저 수행되느냐는 상관없다. 또한, 선택적 확산용의 확산 창이 반도체 기판의 제1 및 제2 주면에 개구되고, 확산이 양 주면을 통해 동시에 수행되어도 된다. 또한, 프리디포지션 또는 이온 주입 공정이 시계열적으로 반도체 기판의 제1 주면 또는 제2 주면 중 어느 하나에 먼저 수행되나, 드라이브 인(어닐링 처리) 공정이 동시에 수행되어, 제1 및 제2 반도체 영역이 실질적으로 동시에 형성되어도 된다. 따라서, 남은 유일한 문제는 어느 측이 "제1 주면"과 "제2 주면"으로서 정의되느냐는 것이고, 이는 본 발명의 제2 특징과 제3 특징에 실질적으로 균등하다. 제1 반도체 영역과 제2 반도체 영역을 둘러싸고, 모재로서 잔존하는 반도체 기판은 제1 특징에서 언급된 제4 반도체 영역에 상당한다. 제1 또는 제2 반도체 영역보다 불순물 농도가 낮은 한, 반도체 기판은 제1 도전형, 제2 도전형, 또는 진성 반도체 중 어느 하나가 되어도 된다.
본 발명의 제3 특징에 의한 반도체 장치 제조방법은, 제2 특징에 의한 반도체 장치 제조방법과 같이, 반도체 기판의 제2 주면을 통해 제1 도전형의 불순물 원소를 선택적으로 도핑함으로써 반도체 기판내에 제2 반도체 영역을 형성할 수 있다. 이 제2 반도체 영역은 제1 반도체 영역 및 제2 반도체 영역을 둘러싸는 제4 반도체 영역보다 높은 불순물 농도로 형성된다.
반도체 기판이 제1 도전형일 때, 제2 반도체 영역을 형성한 후에, 제4 반도체 영역과 제3 반도체 영역 사이의 p-n 접합보다 반도체 기판의 제2 주면의 전면을 통해 제2 도전형의 불순물 원소를 도핑함으로써 형성된 제3 반도체 영역과 제2 반도체 영역 사이의 p-n 접합에서 먼저 발생하는 항복을 가질 수 있다. 그 결과, 반도체 기판의 측면(칩 측면)에서의 전계가 감소되고, 항복이 반도체 장치내의 접합 계면에서 발생하여, 안정화된 항복전압으로 안정한 장치 동작이 가능하다.
반도체 기판이 제2 도전형일 때, 외측의 p-n 접합 계면은 제2 반도체 영역과 반도체 기판(제4 반도체 영역) 사이의 경계에 형성되고, 외측의 p-n 접합 계면은 반도체 기판(칩)의 외주면에 노출되지 않는다. 보다 구체적으로, 이 경우, 외측의 p-n 접합 계면은 반도체 기판의 제2 주면에 형성된다. 즉, 이 경우, 외측의 p-n 접합 계면이 반도체 기판의 제1 주면측에 형성되므로, 칩 외주면의 표면 상태의 변화 또는 표면 파손의 영향을 받지 않는다. 특히, p-n 접합이 칩의 가장자리 부분(칩 외주면)에 노출되지 않으므로, 칩 외주면에 정밀하고 복잡한 패시베이션 기술이 필요하지 않는다. 또한, 항복은 반도체 기판의 제1 주면측에 노출된 p-n 접합보다 제1 반도체 영역과 제3 반도체 영역의 경계의 p-n 접합에서 먼저 발생하게 된다. 그 결과, 반도체 기판의 제2 주면측에서의 전계가 감소되고, 항복이 반도체 장치내의 접합 계면에서 발생하게 되어, 안정화된 항복전압으로 안정한 장치 동작이 가능하다.
또한, 제2 반도체 영역의 불순물 농도를 조정함으로써, 반도체 장치의 전기적 특성을 결정할 수 있고, 반도체 장치의 전기적 특성에 대한 제4 반도체 불순물 농도의 영향을 제거할 수 있다. 그 결과, 반도체 기판은, 불순물 농도를 엄밀하게 설정할 필요 없이, 구입 사양의 불순물 농도로 이용될 수 있다. 즉, 반도체 기판이 선택될 수 있는 범위를 넓힐 수 있다.
본 발명의 제3 특징에 의한 반도체 장치의 제조방법에서는, 제2 특징에 의한 반도체 장치의 제조방법과 같이, 제3 반도체 영역과 제1 반도체 영역 사이에 형성된 p-n 접합 계면에 실질적으로 수직인 면을 따라 반도체 기판을 절단함으로써 복수의 반도체 칩을 잘라내고, 이 복수의 반도체 칩 각각으로부터 복수의 반도체 장치를 얻는 공정을 더 포함하는 것이 바람직하다. 이 경우, 합성수지 시트에 반도체 기판의 주면측 중 어느 하나를 부착하고, 부착된 합성수지 시트를 절단하지 않고 칩을 절단함으로써, 합성수지 시트가 부착된 상태로 각 칩을 보관 및 반송할 수 있다. 그 결과, 제품조립중에, 합성수지 시트에 부착된 반도체 장치를, 예를 들면, 콜릿 등의 지그에 장착할 때 조작하기 쉽게 된다.
본 발명의 각종 실시예가 첨부 도면을 참조하여 설명된다. 도면에 전체에 걸쳐 동일하거나 또는 유사한 참조부호가 동일하거나 유사한 부분 및 구성성분에 적용되어, 동일하거나 또는 유사한 부분 및 구성성분의 설명은 생략되거나 또는 간략화되는 것에 유의한다. 반도체 장치를 나타낼때 일반적으로 통상은, 각종 도면은 도면들이나 도면 내에서도 실측으로 도시된 것이 아니고, 특히 도면의 판독을 용이하게 하기 위해서 층 두께가 임의로 도시됨을 인식해야 한다. 다음의 상세한 설명에서는 본 발명의 완전한 이해를 제공하기 위해서 특정 재료, 공정 및 장치 등을 구체적으로 설명된다. 그러나, 당업자에게 이와 같이 구체적인 것이 없어도 본 발명이 실시될 수 있음에 틀림없다. 다른 경우에, 본 발명을 불필요하게 모호하게 하지 않기 위해서 공지의 제조 재료, 공정 및 장비는 상세히 설명되지 않는다.
"상", 및 "하" 등은, 실제적으로 기판이 유지되는 방향에 상관없이 기판의 평평한 면에 대해서 정의된다. 중간층이 존재하더라도 한 층이 다른 층상에 있다. 도면에서 "+"는 비교적 강한 도핑을 나타내고 "-"는 비교적 약한 도핑을 나타낸다는 것을 이해해야 한다.
(제1 실시예)
도 2는 본 발명의 제1 실시예에 의한 반도체 장치로서 전압 레귤레이터 다이오드 등의 반도체 다이오드가 적용되는 경우의 단면도이다. 본 발명의 제1 실시예에 의한 반도체 다이오드(100)는, 제1 도전형의 매립된 제1 반도체 영역(13), 이 제1 반도체 영역(13)상에 배치되는 제1 도전형의 제2 반도체 영역(14), 제1 반도체 영역(13)하에 배치되는 제2 도전형의 슬래브(slab) 같은 제3 반도체 영역(12), 및 제1 도전형의 제4 반도체 영역(15)을 포함한다. 여기서, 제2 도전형은 제1 도전형과 반대 도전형이다. 제1 반도체 영역(13)은 제1 단면, 이 제1 단면에 대향하는 제2 단면, 및 제1 단면 및 제2 단면을 접속하는 제1 외주면을 갖는다. 제1 외주면은, 도 2에 도시된 바와 같이, 그 상부 볼록면이 일정 곡률 반경을 갖는 만곡면이다. 제2 반도체 영역(14)은 제3 단면, 이 제3 단면에 대향하는 제4 단면, 및 제3 단면 및 제4 단면을 접속하는 제2 외주면을 가지고, 제4 단면이 제1 반도체 영역(13)의 제1 단면에 접합하고 있다. 제2 외주면은, 도 2에 도시된 바와 같이, 그 바닥부가 일정 곡률 반경을 갖는 만곡면이다. 또한, 제3 반도체 영역(12)은 제1 반도체 영역(13)의 제2 단면에서 제1 반도체 영역(13)에 접합하고 있다. 또한, 제4 반도체 영역(15)은 각기 제1 외주면 및 제2 외주면에 접합하는 하부 내주면 및 상부 내주면을 가지고, 또한 제4 반도체 영역(15)의 바닥면은 제3 반도체(12)의 상면에 접합하고 있다. 따라서, 제4 반도체 영역(15)의 하부 및 상부 내주면은 결합되어 2개 또는 그 이상의 곡률 반경을 갖는 모르타르(mortar) 형상의 만곡면, 또는 변형된 쌍곡면을 형성한다.
도 2에 도시된 바와 같은 제1 실시예의 반도체 장치에 있어서, 제1 도전형은 n형으로 할당되고 제2 도전형은 p형이다. 그러나, 물론, 제1 도전형이 p형으로 할당될 수 있고, 제2 도전형이 n형일 수 있다. 도 2에 도시된 바와 같이, 제4 반도체 영역(15)은 제1 반도체 영역(13)보다 낮은 불순물 농도를 갖는다. 도 2에서는, 높은 불순물 농도의 n형의 제1 반도체 영역(13) 및 비교적 낮은 불순물 농도의 n형의 제4 반도체 영역(15)이 p형의 제3 반도체 영역(12)에 접합하여 단일 평면(18)에서 2개의 p-n 접합 계면을 제공하는 경우가 도시된다. 대안으로, 이와 반대로, 높은 불순물 농도의 p형의 반도체 영역(13)과 p형 제4 반도체 영역(15)이, n형의 제3 반도체 영역(12)에 접합하여, 제3 반도체 영역(12)의 상면에서, 단일 평면(18)에 2개의 p-n 접합 계면을 제공하는 경우도 가능하다.
즉, 도 2에서는, 제1 도전형(n형) 실리콘 기판(11)으로 만들어진 실리콘 본체(11)의 제1 주면(11A)측에, p형의 제3 반도체 영역(12)이 형성되고, 실리콘 본체(11)의 제2 주면(11B)측에, n형의 제2 반도체 영역(14)이 선택적으로 형성된다. 실리콘 본체(실리콘 기판)(11) 내에는, p-n 접합 계면을 따라 깊은 곳에서 p형의 제3 반도체 영역(12)에 접합하도록 n형의 제1 반도체 영역(13)이 매립된다. 또한, 매립된 n형의 제1 반도체 영역(13)과 상면(11B)으로부터 돌출하는 n형의 제2 반도체 영역(14)이 실리콘 기판내의 깊은 곳에서 접합한다. 또한, n형의 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)을 둘러싸는 n형의 제4 반도체 영역(15)이 형성된다.
도 2에 도시된 바와 같은 제1 실시예에서는, 제3 반도체 영역(12)의 바닥면에, 제1 주 전극층(16)이 형성되고, 제2 반도체 영역(14)의 상면에, 제2 주 전극층(17)이 형성된다. 제2 주 전극층(17)은 n형의 제2 반도체 영역(14)과 n형의 제4 반도체 영역(15)을 단락하도록 실리콘 기판(11)의 제2 주면(11B)상의 전면에 형성되어 있다. 마찬가지로, 제1 주 전극층(16)이 제3 반도체 영역(12)상의 바닥면의 전면에, 즉, 실리콘 기판(11)의 제1 주면(11A)상의 전면에 형성되어 있다. 제1 주 전극층(16)과 제2 주 전극층(17)에 있어서, 반도체 소자의 주 전류 경로인 기본 동작 영역이 형성된다. "제1 주 전극층(16)"은 도 2에 도시된 반도체 다이오드의 아노드 전극층 또는 캐소드 전극층 중 어느 하나를 의미한다. 도 2에서 제3 반도체 영역(12)이 p형으로 할당되므로, 제1 주 전극층(16)은 아노드 전극층으로서 형성된다. "제2 주 전극층(17)"은 반도체 다이오드의 전술한 제1 주 전극층(16)이 아닌 것으로, 캐소드 전극층 또는 아노드 전극층 중 어느 하나를 의미한다. 도 2에서, 제2 반도체 영역(14)이 n형으로 할당되므로, 제2 주 전극층(17)은 캐소드 전극층으로서 형성된다. 그 결과, 제3 반도체 영역(12)은 제1 주 전극층(16)에 접합된 "제1 주 전극 영역(아노드 영역)"으로서 기능하고, 제2 반도체 영역(14)은 제2 주 전극층(17)에 접합된 "제2 주 전극층(캐소드 영역)"으로서 기능한다.
p형의 제3 반도체 영역(12)은, 실리콘 기판(11)의 제1 주면(11A)측으로부터 제2 도전형의 불순물로서 사용되는 예를 들면 붕소(B)를 고농도로 도핑함으로써 형성되어 있다. 또한, n형의 제3 반도체 영역(12)에 접합하고 있는 제1 반도체 영역(13)에는, 제1 도전형의 불순물로서 사용되는, 예를 들면, 인(P) 또는 비소(As)가 도핑된다. 또한, n형의 제2 반도체 영역(14)에는 높은 불순물 농도로, 예를 들면, 인(P) 또는 비소(As)가 도핑된다. 또한, n형의 제1 반도체 영역(13)과 제2 반도체 영역(14) 모두의 주변을 둘러싸도록 형성되는 n형의 제4 반도체 영역(15)이 실리콘 기판(11)에 고유의 비교적 낮은 불순물 농도를 갖도록 설정되어 있다. 즉, n형의 제1 반도체 영역(13)과 제2 반도체 영역(14)은 이들을 둘러싸는 n형의 제4 반도체 영역(15)에 비해 높은 불순물 농도를 갖도록 설정되어 있다.
제1 실시예의 반도체 장치(100)에서는, 제4 반도체 영역(15)이 플로팅 존(floating zone)(FZ)법, 쵸크랄스키(CZ)법, 또는 자기장 인가 쵸크랄스키(MCZ)법 등에 의해 성장되는 벌크 결정으로부터 절단된 n형의 반도체 웨이퍼(11)로 만들어진다. 제1 반도체 영역(13)의 불순물 농도를 조정함으로써, 반도체 장치(100)의 전기적 특성(항복전압)을 제어할 수 있고, 제4 반도체 영역(15)의 불순물 농도가 반도체 장치(100)의 전기적 특성에 영향을 주지 않도록 할 수 있다. 그 결과, 벌크 결정으로부터 절단되는 웨이퍼(반도체 기판)(11)의 구입시의 도핑 사양 그대로 제4 반도체 영역(15)을 사용할 수 있다. 즉, 더이상 반도체 기판(11)의 도핑 사양을 엄밀히 설정할 필요가 없고, 사용되는 반도체 기판(웨이퍼)(11)이 선택되는 범위를 넓힐 수 있다.
제1 실시예의 반도체 장치(100)에서, 제4 반도체 영역(15)의 외주면은 반도체 장치(100)의 칩 외주면(칩 측면)을 정의하고, 칩 외주면(칩 측면)(19)은 제1 반도체 영역(13)의 제2 단면에 실질적으로 수직이다. 칩 측면(19)에서, 도 2에 도시된 바와 같이, p-n 접합 계면(18)의 종단부가 노출된다. 또한, p형의 제3 반도체 영역(12)은 p-n 접합 계면(18)의 방향을 따라 균일한 불순물 농도를 갖는다. 그러나, 이 p형의 제3 반도체 영역(12)에 접합하는 n형의 제1 반도체 영역(13)은 이 n형의 제1 반도체 영역(13)을 둘러싸는 n형의 제4 반도체 영역(15)보다 높게 설정된 불순물 농도를 가지므로, 역바이어스 전압이 p-n 접합에 인가될 때, p-n 접합에 발생하는 항복은 주변부분보다 중앙부분에서 먼저 발생한다. 따라서, 반도체 장치(100)의 칩 외주면에 다소의 표면 상태의 변화 또는 표면 파손이 발생하더라도, 반도체 장치(100)의 항복전압의 변동을 억제할 수 있다. 즉, 제1 실시예에 있어서, 외부에, p형 제3 반도체 영역(12)과 n형 제4 반도체 영역(15) 사이의 p-n 접합 계면이 노출되는 부분이 있더라도, p-n 접합의 항복은 내부 영역에서 발생하여, 외부에 노출된 p-n 접합의 부분에는 높은 표면 전계 강도가 장치 특성에 영향을 미칠 수 없는 구조를 갖게 한다. 보다 구체적으로, 반도체 장치(100)의 측면(칩 측면)에서의 전계가 감소되고 항복이 반도체 장치(100)내의 접합 계면에서 발생하여, 안정화된 항복전압으로 안정한 장치 동작이 가능하다. 특히, 칩의 가장자리부분(칩 외주면)(19)에 노출된 p-n 접합의 항복은 칩 외주면(칩 측면)(19)의 패시베이션 기술에 의존하고, 칩의 가장자리 부분(칩 측면)(19)의 항복전압의 "변동"은 크다. 그러나, 제1 실시예의 반도체 장치(100)에 있어서, 전계 항복이 칩 외주면(19)보다 중앙부분에서 먼저 발생하므로, 반도체 장치(칩)(100)의 가장자리부분(칩 측면)(19)에서 발생하는 다소의 표면 상태의 변화 또는 표면 파손이 있더라도, 반도체 장치(100)의 항복전압의 변동을 억제할 수 있다. 그 결과, 제1 실시예의 반도체 다이오드(100)에 있어서, 칩 측면(19)을 외부 환경으로부터 보호하기 위해서 산 또는 알카리 화학약품을 사용하는 습식 세정 등의 표면 패시베이션 처리 또는 절연층을 포함하는 피복 처리를 제거할 수 있다. 또한, 칩 측면(19)에 있어서, 어느 정도 표면 상태의 변화 또는 표면 파손의 발생을 완화시킬 수 있으므로, 칩의 취급성이 용이하게 된다. 따라서, 제품 특성의 변동이 감소되고, 제조공정 수율이 향상된다. 이와 같이 항복 전압을 안정화하려는 의도는, 예를 들면, 전압 레귤레이터 다이오드보다 높은 최대 동작 전압의 전력용 반도체 장치에서 마찬가지로 효과적이다.
또한, 칩 외주면(19)이 제1 반도체 영역(13)의 제1 단면에 실질적으로 수직이므로, 통상의 절단 공정, 또는 다이싱 공정으로 반도체 장치(100)의 측면을 형성할 수 있다. 예를 들면, 80°내지 100°각, 바람직하게 87°내지 93°각이 상/바닥 주면(즉, p-n 접합 계면(18))에 형성되면, 이는 실질적으로 수직(90°)인 것으로 볼 수 있다. 칩 외주면(19)이 상/바닥 주면에 실질적으로 수직이면, 콜릿 등의 지그에 칩을 장착시 발생되는 문제가 감소되고, 제조(조립)공정중의 반도체 장치(칩)(100)의 취급성이 향상된다.
또한, 제1 실시예의 반도체 다이오드(100)에 있어서, 중앙에 위치되는, 매립된 n형의 제1 반도체 영역(13)과 p형의 제3 반도체 영역(12) 사이의 p-n 접합의 항복전압이 n형의 제1 반도체 영역(13)의 불순물 농도(NB)에 따라 결정될 수 있다. p형 제3 반도체 영역(12)과 n형 제1 반도체 영역(13) 사이의 p-n 접합 계면(18)이 편측 계단 접합을 구성하고 있다고 가정하면, 애발란취(avalanche) 항복에 기인하는 항복전압(VB)는 다음과 같이 주어질 수 있다.
여기서, ε s는 반도체 기판의 유전상수, Em은 반도체 기판에 고유의 애발란취 항복이 개시되는 최대 전계 강도, q는 전자의 기본 전하량, NB는 제1 반도체 영역(13)의 불순물 농도이다. 즉, 제1 반도체 영역(13)의 불순물 농도(NB)가 실리콘 웨이퍼의 불순물 농도, 또는 보다 구체적으로 제4 반도체 영역(15)의 불순물 농도보다 충분히 높으면, 반도체 다이오드(100)의 항복 전압은 제1 반도체 영역(13)의 불순물 농도(NB)에만 의존하고 제조공정에 사용되는 모재(실리콘 웨이퍼)의 불순물 농도에는 의존하지 않는다. 그 결과, 제1 반도체 영역(13)의 불순물 농도(NB)가 식(1)에 따라 적절히 설정되고, 이 불순물 농도(NB)가 유지되면, 소망의 항복전압이 얻어질 수 있으므로 실리콘 웨이퍼의 저항률(ρ)을 정밀하게 제어할 필요가 없다. 따라서, 매립된 제1 반도체 영역(13)의 불순물 농도에 비해 비교적 높은 저항률을 기판이 가지면, 임의의 시판의 실리콘 웨이퍼가 소망의 항복전압을 갖는 전압 레귤레이터 다이오드(100)를 제조하는데 사용될 수 있다.
여기서, 제1 실시예에서는, 1 내지 250 Ω·㎝(n형 실리콘에 있어서, 대략 5.5 ×1015/㎤ 내지 1.8 ×1013/㎤의 범위의 불순물 농도에 상당)의 넓은 범위의 저항률을 갖는 실리콘 웨이퍼를 사용할 수 있다는 것에 유의한다. 또한, 1000 Ω·㎝ 또는 그 이상(n형 실리콘에 있어서, 대략 5 ×1012/㎤ 또는 그 이하의 범위의 불순물 농도에 상당)의 넓은 범위의 저항률(ρ)을 갖는 등의 높은 최대 동작 전압을 갖는 전력용 반도체 장치의 경우에 사용될 수 있다.
다음에, 제1 실시예의 반도체 다이오드(100)의 제조방법이 도 3a 내지 도 3l에 도시된 공정 단면도를 이용하여 설명된다.
(Ⅰ) 먼저, 제1 도전형(n형)의 실리콘 기판(실리콘 웨이퍼)가 도 3a에 도시된 바와 같이 준비된다. 그 다음, 실리콘 기판(11)의 제1 주면(11A) 및 제2 주면(11B)이 모두 열산화되어, 300 ㎚ 내지 1.5 ㎛의 두께를 갖는 각각의 실리콘 산화(SiO2)층(21, 22)을 형성한다. 그 후, 포토리소그래피 기술을 사용하여, 제1 주면(11A)측에 형성된 실리콘 산화층(21)에 형성처리가 수행된다. 보다 구체적으로, 도 3a에 도시된 바와 같이, 예를 들면, 네거티부형 포토레지스트(23)가 스핀 코팅 등의 기술을 사용하여 실리콘 산화층(21)상에 도포된다. 다음에, 도 3a에 도시된 바와 같이, 후술되는 개구부(23A)가 형성되고, 가공되는 부분을 피복하기 위한(n형의 제1 반도체 영역(13)을 형성하기 위해) 불투명 패턴(24)을 갖는 포토 마스크가 위치되어, 노출광으로 노출된다.
(Ⅱ) 도 3b는 포토레지스트(23)의 노출 후에 현상된 상태를 도시한다. 이와 같이 에칭 마스크로서 패터닝을 갖는 포토레지스트(23)를 사용하여, 습식 에칭 또는 건식 에칭이 수행되고, 포토레지스트(23)의 개구부(23A)내에서 노출된 실리콘 산화층(21)이 에칭되어 실리콘 기판(11)의 상면의 일부를 노출시킨다. 도 3c는 포토레지스트(23)가 제거된 상태를 도시한다. 즉, 도 3c에 도시된 바와 같이, 실리콘 산화층(21)에서 확산 창(21A)이 절단된다.
(Ⅲ) 다음에, 도 3d에 도시된 바와 같이, 실리콘 산화층(21)에 확산 창(21A)이 형성되어진 실리콘 기판(11)상에, n형의 불순물 원소인 인(P) 또는 비소(As)를 포함하는 불순물 도핑 박막(25), 예를 들면, 각각의 불순물이 고농도로 도핑된 인 글라스(PSG)막 또는 비소 글라스(AsSG)막이, 예를 들면, 화학 기상 증착(CVD)법을 사용하여 퇴적된다. 그 다음 높은 불순물 농도를 갖는 n형의 반도체 영역(제1 반도체 영역)(13)이 소정 확산 온도와 소정 길이의 확산 시간에서의 어닐링 처리를 사용하여 선택 확산을 수행함으로써 소정 확산 깊이로 형성된다. 제1 반도체 영역(13)의 확산의 깊이는 최종적으로 실리콘 기판(11)의 두께의 실질적으로 반인 깊이가 되기 때문에, 큰 확산계수를 갖는는 인(P)이 n형의 불순물 원소로서 사용되는 것이 바람직하다. 특히, 후술되는 p형 제3 반도체 영역(12)을 형성할 때, p형의 불순물 원소의 확산계수보다 큰 확산계수를 갖는 n형의 불순물 원소가 선택되는 것이 바람직하다. 불순물 도핑 박막을 사용하지 않고, 염화포스포릴(POCl3) 등의 액체 소스를 사용하는 기상확산법이어도 된다. 또한, 3 ×1015 ㎝-2 와 5 ×1016 ㎝-2 사이 등의 소정 투입으로, 31P+ 등의 불순물 이온을 주입한 후 어닐링 처리를 사용하여, 소정 확산 깊이까지 드라이브 인하여도 된다. 75As+의 이온을 주입하여도 되나, As의 작은 확산계수에 기인하여, 소망의 확산깊이를 얻는데 많은 시간이 걸리고, 따라서 바람직하지 않다. 불순물 도핑 박막(25)이 사용되는 경우에는, 그 후 도 3e에 도시된 바와 같이, 습식 에칭 또는 건식 에칭이 불순물 도핑 박막(25) 및 실리콘 산화막(21)을 제거하는데 사용된다. 또한, 불순물 도핑 박막(25)이 사용되지 않는 경우는, 도 3e에 도시된 바와 같이, 습식 에칭 또는 건식 에칭이 수행되어 드라이브 인 공정중에 형성된 PSG 등 및 실리콘 산화막(21)을 제거한다.
(Ⅳ) 이 실리콘 기판(11)의 제1 주면(11A)의 전면이 열산화되고, 300 ㎚ 내지 500 ㎚의 두께를 갖는 실리콘 산화층(도면에서 생략됨)이 형성된다. 이 때, 실리콘 기판(11)의 제2 주면(11B)의 실리콘 산화층(22)의 두께는 다소 두껍게 된다. 계속해서, 도 3f에 도시된 바와 같이, 예를 들면, 네거티브형 포토레지스트(26)가 스핀 코팅 등의 공정을 사용하여 실리콘 기판(11)의 제2 주면(11B)에 형성된 실리콘 산화막(22)상에 도포된다. 다음에, 후술되는 확산 창(22A)의 절단을 계획시, n형의 제2 반도체 영역(14)을 형성하는데 사용되는 확산 창(22A)에 상응하는 부분을 피복하기 위해 불투명 패턴(27)을 갖는 포토 마스크가 위치되고, 네거티브형 포토레지스트(26)가 포토 마스크를 통해 노출광으로 노출된다.
(Ⅴ) 도 3g는 포토 레지스트(26)의 노출후 현상된 상태를 도시한다. 이 패터닝의 토폴로지를 갖는 포토 레지스트(26)는 에칭 마스크로서 사용되어 습식 에칭 또는 건식 에칭을 수행한다. 그리고 포토 레지스트(26)의 개구부(26A)내에서 노출되는 실리콘 산화층(22)의 일부가 실리콘 기판(11)의 상면의 일부를 노출시키도록 선택적으로 제거되어, 실리콘 산화층(22)에 확산 창(22A)을 형성한다. 이 후, 포토 레지스트(26)가 제거된다.
(Ⅵ) 다음에, 도 3h에 도시된 바와 같이, 실리콘 산화층(22)에 확산창(22A)이 형성된 실리콘 기판(11)상에, 불순물 도핑 박막(28), 예를 들면 인(P) 또는 비소(As)의 n형의 불순물을 포함하는 각각의 불순물이 고농도로 도핑되어진 PSG 막 또는 비소 글라스(AsSG) 막이 퇴적된다. 그 다음 높은 불순물 농도를 갖는 n형의 반도체 영역(14)이, n형의 제1 반도체 영역(13)에 접합하도록 소정 확산 온도와 소정 길이의 확산 시간으로 어닐링 처리, 또는 드라이브 인 공정에 의해 확산 창(22A)을 통해 선택적 확산을 수행함으로써 소정 확산 깊이까지 형성된다. 도 3h에서, 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)이 완전히 접합한 상태가 도시되나, 실제로는, 이 단계에서, 실리콘 기판(11)으로 만들어지는 개재층이 제1 반도체 영역(13)과 n형 제2 반도체 영역(14) 사이에 잔류하여도 된다. 그러나, 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14) 사이에 끼인 실리콘 기판(11)으로 만들어지는 개재층의 두께는, 후술하는 p형의 제3 반도체 영역(12)을 전면에 형성하는데 필요한 열처리중에 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14) 모두가 깊게 압입되므로, 얇게 된다(도 3j 참조). 따라서, 개재층(11)의 잔류 두께는, 최종적으로 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)이 서로 결합할 수 있도록 선택되어 이들 사이에 완전한 금속 접합을 형성하여야 한다. 다른 경우에, 제2 반도체 영역(14)의 확산 깊이가 최종적으로 실리콘 기판(11)의 두께의 거의 반이므로, n형의 불순물 원소로서 인(P)이 사용되는 것이 바람직하다. 이 후, 도 3i에 도시된 바와 같이, 불순물 도핑층(28)과 실리콘 산화층(22)은 습식 에칭 또는 건식 에칭되어 제거된다. 이 때, n형의 제1 반도체 영역(13) 및 제2 반도체 영역(14)을 둘러싸는 영역은, 실리콘 기판(11)에 고유의 불순물 농도를 갖는 n형의 제4 반도체 영역(15)이 된다. 여기서 n형의 제2 반도체 영역(14)의 불순물 농도가 대략 2 ×1019/㎤ 으로 설정되는 것에 유의한다. 또한, n형의 제2 반도체 영역(14)의 깊이는, 제2 반도체 영역(14)과 제1 반도체 영역(13) 사이의 소정량의 접합 면적이 얻어지도록 제어될 수 있다. 불순물 도핑 박막을 사용하지 않고 POCl3 등의 액체 소스를 사용하는 기상확산법도 가능하다. 또한, 31P+ 등의 불순물 이온을, 3 ×1015 ㎝-2 와 5 ×1016 ㎝-2 사이 등의 소정 투입량으로 주입하고 그 후 어닐링 처리에 의해 소정 확산 깊이까지 주입된 불순물 이온을 드라이브 인 하여도 좋다.
(Ⅶ) 다음에, 실리콘 기판(11)의 제1 주면(11A) 및 제2 주면(11B) 모두의 전면은 산화되어 350 ㎚ 내지 1.5 ㎛의 두께를 갖는 실리콘 산화층(도면에서 생략됨)을 형성한다. 그 다음 포토 레지스트가 실리콘 기판(11)의 제2 주면(11B)에 도포되고, 실리콘 기판(11)의 제1 주면(11A)상의 실리콘 산화층(11)만이 제거된다. 이를 통해, 도 3j에 도시된 바와 같이, 예를 들면, 붕소(B) 등의 억셉터 불순물이, 전면 확산법을 사용하는 실리콘 기판(11)의 제1 주면(11A)측으로부터 확산되고, 소정 길이의 확산 시간동안 드라이브 인(어닐링 처리) 공정을 수행함으로써 전면에 소정의 높은 불순물 농도를 갖는 p형의 제3 반도체 영역(12)을 형성한다. 억셉터 불순물의 전면 확산은, BSG 막 등의 불순물 도핑 박막을 사용하는 방법 또는 질화붕소(BN) 등의 고체 소스, 또는 삼브롬화붕소(BBr3) 등의 액체 소스를 사용하는 기상 확산법으로 성취될 수 있다. 또한, 예를 들면, 11B+ 또는 49BF2 + 등의 불순물 이온을, 3 ×1015 ㎝-2 와 5 ×1016 ㎝-2 사이의 소정 투입량으로 주입하고 그 후 소정 확산 깊이까지 어닐링 처리를 사용하여 불순물 이온을 소정 확산 깊이까지 드라이브 인 하여도 좋다. 일단 드라이브 인(어닐링 처리) 공정이 종료되면, 불순물 도핑 박막으로서 기능하거나 또는 드라이브 인 공정에 의해 제1 주면(11A)상에 발생한 BSG 막이 제거되고, 또한, 실리콘 기판(11)의 제2 주면(11B)상의 실리콘 산화층(도면에서 생략됨)이 제거된다. 그 결과, 도 3j에 도시된 바와 같이, 이 p형의 제3 반도체 영역(12)과 중앙에 위치된 n형의 반도체 영역(13)은 접합하여 p-n 접합 계면(18)을 형성한다. 또한, 선택 확산을 통해 중앙부분에 형성된 n형의 반도체 영역(13) 및 n형의 제2 반도체 영역(14)을 둘러싸는 잔류 n형의 반도체 영역(15)은 p형의 제3 반도체 영역(12)과도 p-n 접합을 형성한다. 전술한 바와 같이, 도 3h에 도시된 단계에서, 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14) 사이에 실리콘 기판(11)으로 만들어진 개재층이 잔류하였다. 그러나, 도 3j에 도시된 제3 반도체 영역(12)의 전면 확산공정이 수행될 때, 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)은 서로 도달하도록 더 깊게 압입된다. 그 결과, 이 단계에서, 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)은 완전히 접합하게 된다. 즉, 제2 반도체 영역(14)을 형성하기 위한 n형의 불순물 원소의 열확산(드라이브 인) 공정과, 제3 반도체 영역(12)을 형성하기 위한 p형 불순물 원소의 열확산(드라이브 인) 공정을 동시에 수행함으로써, 반도체 장치가 제조되는 효율이 향상될 수 있다. 여기서 에피택셜을 통한 p형의 제3 반도체 영역(12)의 퇴적이 전면에 p형의 제3 반도체 영역(12)을 형성하는 방법에 사용될 수도 있는 것에 유의한다. 예를 들면, 도 3j에서, 모노실란(SiH4) 가스, 디클로로실란(SiH2Cl2) 가스, 및 사염화규소(SiCl4) 가스 등의 소스 가스를 사용하여, 디보란(B2H6) 등의 p형의 도판트를 실리콘 기판(11)의 제1 주면(11A)상에 공급하면서, p형의 제3 반도체 영역(12)의 기상 에피택셜 성장을 수행하여도 된다.
(Ⅷ) 또한, 도 3k에 도시된 바와 같이, 실리콘 기판(11)의 양 실리콘 주면(11A 및 11B)에 진공증착 공정이나 스퍼터링 공정을 사용하여 금속 박막이 퇴적되어 대략 1 ㎛ 내지 10 ㎛의 두께의 제1 주 전극층(16) 및 제2 주 전극층(17)을 형성한다.
(Ⅸ) 그 후, 도 3l에 도시된 바와 같이, 실리콘 기판의 예를 들면 제2 주면(11B) 전체에 걸쳐 합성수지 시트(29)가 도포되고, 일점 쇄선에 의해 도 3l에 도시된 절단선(30)을 따라 절단된다. 이 절단공정에 의해 형성된 칩은 도 2에 도시된 반도체 다이오드(100)로서 사용될 수 있다. 여기서 절단 공정 후에, 칩형상의 반도체 다이오드(100)는 합성수지 시트(29)에 부착된 상태로 보관되고 반송될 수 있다는 것에 유의한다. 이 때문에, 제품 조립중에, 합성수지 시트(29)에 부착된 반도체 다이오드(10)를 콜릿 등의 지그에 장착할 때 취급성이 용이하다.
제1 실시예의 반도체 장치의 제조방법에 의하면, 반도체 다이오드(100)의 칩 측면(19)이 칩 측면(19) 절단공정에 의해 절단되므로, p-n 접합 계면(18)을 칩 측면(19)에 수직으로 만들 수 있다. 그 결과, 종래의 비스듬한 구조를 형성하는 각종 부가 공정이 필요하지 않아, 제조공정의 수를 크게 감소시킬 수 있다.
(제2 실시예)
도 4에 도시된 바와 같이, 본 발명의 제2 실시예에 의한 반도체 다이오드(200)는 제1 실시예에서 설명된 반도체 다이오드(100)와 반대인 도전형으로 제4 반도체 영역(15)을 갖는 구조에 상당한다.
즉, 제2 실시예의 반도체 다이오드(200)는 제1 도전형의 매립된 제1 반도체 영역(13), 이 제1 반도체 영역(13)상에 배치된 제1 도전형의 제2 반도체 영역(14), 제1 반도체 영역(13)하에 배치된 제2 도전형의 슬래브 같은 제3 반도체 영역(12), 및 제2 도전형의 제4 반도체 영역(55)을 포함한다. 여기서, 제2 도전형은 제1 도전형과 반대의 도전형이다. 제1 반도체 영역(13)은 제1 단면, 이 제1 단면에 대향하는 제2 단면, 및 제1 단면과 제2 단면을 접속하는 제1 외주면을 포함한다. 도 4에 도시된 바와 같이, 제1 외주면은 그 상부 볼록면이 일정 곡률 반경을 갖는 만곡면이다. 제2 반도체 영역(14)은 제3 단면, 이 제3 단면에 대향하는 제4 단면, 및 제3 단면과 제4 단면을 접속하는 제2 외주면을 갖고, 제4 단면이 제1 반도체 영역(13)의 제1 단면에 접합하고 있다. 도 4에 도시된 바와 같이, 제2 외주면은 그 바닥부 볼록면이 일정 곡률 반경을 갖는 만곡면이다. 또한, 제3 반도체 영역(12)은 제1 반도체 영역(13)의 제2 단면에서 제1 반도체 영역(13)과 접합하고 있다. 또한, 제4 반도체 영역(55)은 제1 및 제2 외주면에 접합하고, 또한 제3 반도체 영역(12)에 접합하고 있는 내주면을 갖는다. 따라서, 제4 반도체 영역(55)의 내주면은 2개 또는 그 이상의 일정 곡률 반경을 갖는 모르타르 형상과 유사한 만곡면이다.
제2 실시예의 반도체 장치에 있어서, 제1 도전형은 n형으로 할당되고, 제2 도전형은 p형이다. 그러나, 제1 도전형이 p형으로 할당되고 제2 도전형이 n형이어도 된다. 도 4에 도시된 바와 같이, 제4 도전형 반도체 영역(55)은 제1 반도체 영역(13)보다 낮은 불순물 농도를 갖는다. 높은 불순물 농도를 갖는 n형의 제1 반도체 영역(13)은 p형의 제3 반도체 영역(12)과 접합하여 그 계면에 p-n 접합 계면을 제공한다(대안으로, 반대로, 높은 불순물 농도를 갖는 p형의 제1 반도체 영역(13)이 n형의 제3 반도체 영역(12)에 접합하여 p-n 접합 계면을 제공하여도 된다).
보다 구체적으로, 제2 실시예의 반도체 다이오드에서는, 제1 도전형(n형)의 실리콘 기판(11)의 제1 주면(11A)측에 p형의 제3 반도체 영역(12)이 형성되고, 제2 주면(11B)측에 n형의 제2 반도체 영역(14)이 선택적으로 형성되어 있다. 실리콘 기판(11)내부에서는, p-n 접합 계면(18)을 따른 위치에서 p형의 제3 반도체 영역(12)에 접합하도록 n형의 제1 반도체 영역(13)이 매립되어 있다. 또한, 매립된 n형의 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)은 실리콘 기판(11)내의 깊은 곳에서 접합하고 있다. 또한, n형의 제1 반도체 영역(13)과 제2 반도체 영역(14)을 둘러싸는 p형의 제4 반도체 영역(55)이 형성되어 있다. p형의 제4 반도체 영역(55)과 n형의 제2 반도체 영역(14) 사이에 형성된 p-n 접합 계면은 실리콘 기판(11)의 제2 주면(11B)측에 노출되어 있다.
제2 실시예에서는, 제3 반도체 영역(12)의 바닥면에, 제1 주 전극층(16)이 형성되고, 제2 반도체 영역(14)의 상면에, 제2 주 전극층(17)이 형성되어 있다. 그러나, 도 2와 달리, 필드 절연막(필드 실리콘 산화막)(56)에 의해 제2 주 전극층(17)과 p형의 제4 반도체 영역(55)이 전기적으로 절연되어 있다. 대기로부터 p-n 접합 계면을 절연하도록, 실리콘 기판(11)의 제2 주면(11B)측에 노출되는 p형의 제4 반도체 영역(55)과 n형의 제2 반도체 영역(14) 사이에 형성된 p-n 접합 계면이 필드 절연막(필드 실리콘 산화막)(56)으로 피복된다. 또한, 절연막(필드 실리콘 산화막)(56)에 제공된 접합 창을 사용하여, 제2 반도체 영역(14)의 상면과 제2 주 전극층(17)의 사이에 옴성 접촉(ohmic contact)이 제공된다. 제1 주 전극층(16)과 제2 주 전극층(17)은, 반도체 소자의 주 전류 통로인 동작영역을 형성한다. 제3 반도체 영역(12)이 p형으로 할당되는 경우에, 제1 주 전극층(16)은 아노드 전극층으로서 형성되고, 제2 반도체 영역(14)이 n형으로 할당되므로, 제2 주 전극층(17)은 캐소드 전극층으로서 형성된다. 그 결과, 제3 반도체 영역(12)이 제1 주 전극층(16)에 접합하는 "제1 주 전극 영역(아노드 영역)"으로서 기능하고, 제2 반도체 영역(14)은 제2 주 전극층(17)에 접합하는 "제2 주 전극 영역(캐소드 영역)"으로서 기능한다.
n형의 제1 반도체 영역(13)과 제2 반도체 영역(14) 모두의 주위를 둘러싸도록 형성되는 p형의 제4 반도체 영역(55)은 실리콘 기판(11)에서 고유의 비교적 낮은 불순물 농도를 갖게 된다. 즉, n형의 제1 반도체 영역(13)과 제2 반도체 영역(14)은 이곳을 둘러싸는 p형의 제4 반도체 영역(55)에 비해 높은 불순물 농도를 갖도록 설정되어 있다.
제2 실시예에 의한 반도체 장치(200)에 있어서, 제4 반도체 영역(55)은 FZ, CZ, 또는 MCZ법 등의 공정을 사용하는 벌크 결정 성장으로부터 절단되는 웨이퍼에 의해 제공된 p형의 반도체 웨이퍼(57)로 만들어진다. 제1 반도체 영역(13)의 불순물 농도를 조정함으로써, 반도체 장치(200)의 전기적 특성(항복 전압)을 제어할 수 있고, 제4 반도체 영역(55)의 불순물 농도가 반도체 장치(200)의 전기적 특성에 영향을 주지 않도록 만들 수 있다. 그 결과, 제4 반도체 영역(55)을 벌크 결정으로부터 절단된 웨이퍼(반도체 기판)(57)을 구입시 그대로의 도핑 사양으로 사용할 수 있다. 즉, 더이상 반도체 기판(57)의 도핑 사양을 엄밀히 설정할 필요가 없어 사용되는 반도체 기판(웨이퍼)(57)의 선택되는 범위를 넓힐 수 있다.
제2 실시예에 의한 반도체 장치(200)에서, 제4 반도체 영역(55)의 외주면은 반도체 장치(200)의 칩 외주면(칩 측면)(19)으로서 기능하고, 칩 외주면(칩 측면)(19)은 제1 반도체 영역(13)의 제2 단면에 실질적으로 수직이다. p형의 제4 반도체 영역(55)과 n형의 제2 반도체 영역(14) 사이에 형성된 p-n 접합 계면이 실리콘 기판(57)의 제2 주면(11B)측에 노출되므로, 칩 측면(19)에서, 도 4와 달리, p-n 접합 계면(18)의 가장자리 부분은 노출되지 않는다. 그 결과, 반도체 장치(200)의 칩 외주면에 다소의 표면 상태의 변화 또는 표면 파손이 발생하더라도, 반도체 장치(200)의 항복전압의 변동에 영향을 주지 않는다. 특히, 초기의 칩의 가장자리 부분(칩 외주면)(19)에 노출된 p-n 접합의 항복은 칩 외주면(칩 측면)(19)의 패시베이션 기술에 의존하고 초기의 칩의 가장자리 부분(칩 측면)(19)의 항복전압의 "변동"은 크다. 그러나, 제2 실시예에 의한 반도체 장치(200)에 있어서, p-n 접합 계면(18)의 종단부가 노출되지 않으므로, 반도체 장치(200)(칩)의 가장자리 부분(칩 측면)(19)에 다소의 표면 상태의 변화 또는 표면 파손이 발생하더라도, 반도체 장치(200)의 항복 전압의 변동에는 무관하다.
또한, p형의 제3 반도체 영역(12)에 접합하는 n형의 제1 반도체 영역(13)의 불순물 농도가 n형의 제1 반도체 영역(13)을 둘러싸는 p형의 제4 반도체 영역(55)보다 높게 설정되므로, 아노드 전극층(16)과 캐소드 전극층(17) 사이에 역바이어스 전압이 인가될 때, p형의 제3 반도체 영역(12)과 n형의 제1 반도체 영역(13) 사이의 p-n 접합에서의 항복은, p형의 제4 반도체 영역(55)과 n형의 제1 반도체 영역(13) 사이의 p-n 접합, 및 p형의 제4 반도체 영역(55)과 n형의 제2 반도체 영역(14) 사이의 p-n 접합에서의 항복보다 먼저 발생한다. 즉, 제2 실시예에 있어서, n형의 제2 반도체 영역(14)과 p형의 제4 반도체 영역(55) 사이의 p-n 접합 계면의 일부가 실리콘 기판(57)의 제2 주면(11B)측에 노출되더라도, p-n 접합의 항복은 내부영역에서 발생하고, 높은 표면 전계가 실리콘 기판(57)의 제2 주면(11B)측에 인가되지 않도록 구성된다. 보다 구체적으로, 실리콘 기판(57)의 제2 주면(11B)측에서의 전계는 감소되고 항복은 반도체 장치(200)내의 접합 계면에서 발생되어 일정한 항복 전압에 기인하는 장치 특성의 안정화가 가능하다.
그 결과, 제2 실시예에 의한 반도체 다이오드(200)에 있어서, 외부환경으로부터 칩 측면(19)을 보호하기 위해서 산 또는 알카리 화학약품을 사용하는 습식 세정 등의 표면 패시베이션 처리 또는 절연막을 사용하는 피복처리를 불필요 혹은 감소시킬 수 있다. 또한, 칩 측면(19)에 있어서, 표면 상태의 변화 또는 표면 파손은 어느 정도 허용가능하므로, 칩의 취급성이 용이하게 된다. 따라서, 결과로서의 제품 특성의 변동이 감소되어, 공정 수율을 향상시킨다. 이와 같이 일정 항복전압에 기인하는 장치 특성의 안정화는, 예를 들면, 전압 레귤레이터 다이오드보다 높은 항복전압을 갖는 전력용 반도체 장치에 마찬가지로 효과적이다. 또한, 칩 외주면(19)이 제1 반도체 영역(13)의 제1 단면에 실질적으로 수직이므로, 통상의 절단 공정(다이싱 공정)으로 반도체 장치(200)의 측면을 형성할 수 있다. 칩 외주면(19)이 상/바닥 주면에 실질적으로 수직이면, 콜릿 등의 지그에 칩을 장착하는데 발생되는 문제가 감소되고, 제조(조립) 공정중의 반도체 장치(200)의 취급성이 향상된다.
제1 반도체 영역(13)의 불순물 농도(NB)가 제4 반도체 영역(55)의 불순물 농도보다 충분히 높으면, 식(1)에 도시된 바와 같이, 반도체 다이오드(200)의 항복전압은 제1 반도체 영역(13)의 불순물 농도(NB)에만 의존하고 제조공정에 사용되는 모재(실리콘 웨이퍼)의 불순물 농도에는 의존하지 않는다. 그 결과, 실리콘 웨이퍼(57)의 저항률(ρ)을 정밀하게 제어할 필요가 없다. 따라서, 기판(57)이 매립된 제1 반도체 영역(13)의 불순물 농도(NB)에 비해 비교적 높은 저항률을 가지면, 임의의 시판의 실리콘 웨이퍼(57)가 소망의 항복전압을 갖는 전압 레귤레이터 다이오드(200)를 제조하는데 사용될 수 있다.
제2 실시예에 의한 반도체 다이오드(200)의 제조방법은 기본적으로 도 3a 내지 도 3l 에 도시되는 공정 단면도에 도시된 제1 실시예의 반도체 다이오드(200)의 제조방법과 동일하다. 그러나, 도 3a에서는, 비교적 높은 저항률의 제2 도전형(p형)을 갖는 실리콘 기판(실리콘 웨이퍼)(57)를 준비하는 것이 필요하다.
또한, 제조공정의 수순은 도 3j에 도시된 단계에 도달할 때까지 도 3a 내지 도 3j에 도시된 공정 단면도의 수순과 정확하게 동일하다. 도 3j는 드라이브 인(어닐링 처리) 공정이 종료되고, 불순물 도핑 박막 또는 실리콘 기판(57)의 제1 주면(11A)을 통한 드라이브 인에 기인하여 발생한 BSG 막 등 또는 제2 주면(11B)의 실리콘 산화막(도면에서 생략됨)이 제거되는 웨이퍼(57)의 상태를 도시한다.
이 후, 실리콘 기판(57)의 제1 주면(11A)과 제2 주면(11B) 모두가 열산화되고, 각기 600 ㎚ 내지 1.5 ㎛의 두께를 갖는 각각의 필드 실리콘 산화막(56)이 형성된다. 그 후, 포토리소그래피 기술과 에칭 기술을 사용하여, 제2 주면(11B)측에 형성된 필드 실리콘 산화막(56)에 접합 창이 개구된다. 제1 주면(11A)에 형성된 필드 실리콘 산화막(56)은 완전히 제거된다.
다음에, 도 3k에 도시된 바와 같이, 대략 1 ㎛ 내지 10 ㎛의 두께로 제1 주 전극층(16) 및 제2 주 전극층(17)을 형성하는 진공증착 공정 또는 스퍼터링 공정을 통해 금속 박막이 실리콘 기판(57)의 양 주면(1A, 11B)에 퇴적된다.
다음 공정들은 제1 실시예의 도 3l으로부터의 공정의 수순과 유사하므로 각각의 설명은 생략된다.
(제3 실시예)
본 발명의 제3 실시예에 의한 반도체 다이오드(300)는 제1 실시예의 n형의 제4 반도체 영역(15)이 진성(i형) 반도체 영역으로 변경되는 구성에 상당한다.
보다 구체적으로, 도 5에 도시된 바와 같이, 제3 실시예의 반도체 다이오드(300)는, 제1 도전형의 매립된 제1 반도체 영역(13), 이 제1 반도체 영역(13)상에 배치되는 제1 도전형의 제2 반도체 영역(14), 제1 반도체 영역(13)하에 배치되는 제2 도전형의 슬래브 같은 제3 반도체 영역(12), 및 제1 반도체 영역(13)과 제2 반도체 영역(14)을 둘러싸는 진성(i형) 반도체 영역으로 만들어지는 제4 반도체 영역(65)을 포함한다. 여기서, 제2 도전형은 제1 도전형과 반대의 도전형이다. 그리고 "진성 반도체 영역"은 대략 1 ×1013/㎤ 또는 그 이하의 범위의 불순물 농도를 갖는 반도체 영역을 포함할 수 있다. " ν 영역" 또는 " π 영역"이라 불리는 반도체 영역도 진성 반도체 영역에 포함될 수 있다. 제1 반도체 영역(13)은 제1 단면, 이 제1 단면에 대향하는 제2 단면, 및 제1 단면과 제2 단면을 접속하는 제1 외주면을 포함한다. 제1 반도체 영역(13)의 제1 외주면은, 도 5에 도시된 바와 같이, 그 상부 볼록면이 일정 곡률 반경을 갖는 만곡면이다. 제2 반도체 영역(14)은 제3 단면, 이 제3 단면에 대향하는 제4 단면, 및 제3 단면과 제4 단면을 접속하는 제2 외주면을 갖고, 제4 단면이 제1 반도체 영역(13)의 제1 단면과 접합하고 있다. 제2 외주면은, 도 5에 도시된 바와 같이, 그 바닥부 볼록면이 일정 곡률 반경을 갖는 만곡면이다. 또한, 제3 반도체 영역(12)은 제1 반도체 영역(13)의 제2 단면에서 매립된 제1 반도체 영역(13)에 접합하고 있다. 또한, 제4 반도체 영역(65)은 제1 및 제2 외주면에 접합하고 있는 내주면을 가지고, 또한 제3 반도체 영역(12)에 접합하고 있는 바닥면을 갖는다. 따라서, 제4 반도체 영역(65)의 내주면은 2개 또는 그 이상의 일정 곡률 반경을 갖는 모르타르 형상과 유사한 만곡면이다.
제3 실시예의 반도체 장치에 있어서, 제1 도전형은 n형으로 할당되고 제2 도전형은 p형으로 할당된다. 그러나, 물론, 제1 도전형이 p형으로 할당될 수 있고, 제2 도전형이 n형일 수 있다. 진성(i형) 반도체 영역이므로, 제4 반도체 영역(65)은 제1 반도체 영역(13)보다 훨씬 낮은 불순물 농도를 가질 수 있다. 높은 불순물 농도의 n형의 제1 반도체 영역(13)은 p형의 제3 반도체 영역(12)에 접합하여 제1 반도체 영역(13)의 바닥면에 p-n 접합 계면을 제공한다. 대안으로, 높은 불순물 농도를 갖는 p형의 반도체 영역(13)은 n형의 제3 반도체 영역(12)에 접합되어 제1 반도체 영역(13)의 바닥면에 p-n 접합 계면을 제공할 수 있다.
보다 구체적으로, 제3 실시예의 반도체 다이오드에서는, 진성형의 실리콘 기판(67)의 제1 주면(11A)측에, p형의 제3 반도체 영역(12)이 형성되고, 제2 주면(11B)측에, n형의 제2 반도체 영역(14)이 선택적으로 형성된다. 실리콘 기판(67) 내에는, p-n 접합 계면(18)을 따른 위치에서 p형의 제3 반도체 영역(12)에 접합하게 되도록 n형의 제1 반도체 영역(13)이 매립된다. 또한, n형의 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)이 실리콘 기판(67)내의 깊은 곳에서 접합한다. 그 다음, i형의 제4 반도체 영역(65)은 n형의 제1 반도체 영역(13)과 제2 반도체 영역(14)을 둘러싼다. i형의 제4 반도체 영역(65)과 p형의 제3 반도체 영역(12) 사이에 형성된 평평한 i-p 접합 계면은 실리콘 기판(67)의 칩 측면(19)에 노출되어 있다. 또한, i형의 제4 반도체 영역(65)과 n형의 제2 반도체 영역(14) 사이에 형성된 만곡한 n-i 접합 계면은, 실린콘 기판(67)의 제2 주면(11B)측에 노출되나, p-n 접합 계면은 실린콘 기판(칩)(67)의 측면, 제1 주면(11A), 및 제2 주면(11B) 어느 곳에서 노출되지 않는다.
제3 실시예에서는, 제3 반도체 영역(12)의 바닥면에, 제1 주 전극층(16)이 형성되고, 제2 반도체 영역(14)의 상면에, 제2 주 전극층(17)이 형성된다. 그러나, 도 2와 달리, 제2 주 전극층(17)과 i형의 제4 반도체 영역(65)은 필드 절연막(필드 실리콘 산화막)으로 전기적으로 절연되어 있다. 실리콘 기판(67)의 제2 주면(11B)측에 노출된 i형의 제4 반도체 영역(65)과 n형의 제2 반도체 영역(14) 사이에 형성된 n-i 접합 계면에는 대기로부터 n-i 접합 계면을 절연하도록 필드 절연막(필드 산화막)(56)이 피복된다. 또한, 필드 절연막(필드 실리콘 산화막)(56)에 제공된 접합 창을 사용하여, 제2 반도체 영역(14)의 상면과 제2 주 전극층(17) 사이의 옴성 접촉이 제공된다. 제1 주 전극층(16)과 제2 주 전극층(17)에 있어서, 반도체 장치의 주 전류 통로인 동작 영역이 형성된다. 제3 반도체 영역(12)이 p형으로 할당되는 경우, 제1 주 전극층(16)은 아노드 전극층이고, 제2 반도체 영역(14)이 n형이므로, 제2 주 전극층(17)은 캐소드 전극층이다. 그 결과, 제3 반도체 영역(12)은 제1 주 전극층(16)에 접합된 "제1 주 전극 영역(아노드 영역)"으로서 기능하고, 제2 반도체 영역(14)은 제2 주 전극층(17)에 접합된 "제2 주 전극 영역(캐소드 영역)"으로서 기능한다.
n형의 제1 반도체 영역(13)과 제2 반도체 영역(14) 모두의 주위를 둘러싸도록 형성된 i형의 제4 반도체 영역(65)은 실리콘 기판(11)에 고유의 매우 낮은 불순물 농도를 갖도록 설정되어 있다. 즉, n형의 제1 반도체 영역(13)과 제2 반도체 영역(14)은 이곳을 둘러싸는 i형의 제4 반도체 영역(65)에 비해 대략 5자리수 이상의 높은 불순물 농도를 갖도록 설정되어 있다.
제3 실시예의 반도체 장치(300)에 있어서, 제4 반도체 영역(65)은 FZ, CZ, 또는 MCZ법 등의 공정을 사용하여 벌크 결정 성장으로부터 절단되는 웨이퍼(57)로 만들어진 i형의 반도체 기판(67)이다. 제1 반도체 영역(13)의 불순물 농도를 조정함으로써, 반도체 장치(300)의 전기적 특성(항복전압)을 제어할 수 있고, 제4 반도체 영역(65)의 불순물 농도가 반도체 장치(300)의 전기적 특성에 영향을 주지 않도록 만들 수 있다. 그 결과, 제4 반도체 영역(65)을 벌크 결정으로부터 절단된 웨이퍼(반도체 기판)(67) 구입시 그대로의 도핑 사양으로 사용할 수 있다. 즉, 더이상 반도체 기판(67)의 도핑 사양을 엄밀히 설정할 필요가 없어 사용되는 반도체 기판(웨이퍼)(67)의 선택되는 범위를 넓힐 수 있다.
제3 실시예에 의한 반도체 장치(300)에서, 제4 반도체 영역(65)의 외주면은 반도체 장치(300)의 칩 외주면(칩 측면)(19)으로서 기능하고, 칩 외주면(칩 측면)(19)은 제1 반도체 영역(13)의 제2 단면에 실질적으로 수직이다. i형의 제4 반도체 영역(65)과 p형의 제3 반도체 영역(13) 사이에 형성된 i-p 접합 계면은 실리콘 기판(67)의 칩 측면(19)에 노출된다. 또한, i형의 제4 반도체 영역(65)과 n형의 제2 반도체 영역(14) 사이에 형성된 i-n 접합 계면이 실리콘 기판(67)의 제2 주면(11B)측에 노출된다. 그러나, 칩 측면(19)에서, 도 2와 달리, p-n 접합 계면의 가장자리부분(18)은 노출되지 않는다. 그 결과, 반도체 장치(300)의 칩 외주면에 다소의 표면 상태의 변화 또는 표면 파손이 발생하더라도, 반도체 장치(300)의 항복전압의 변동에 영향을 주지 않는다. 특히, 초기의 칩의 가장자리 부분(칩 외주면)(19)에 노출된 p-n 접합의 항복은 칩 외주면(칩 측면)(19)의 패시베이션 기술에 의존하고 초기의 칩의 가장자리 부분(칩 측면)(19)에서의 항복전압의 "변동"은 크다. 그러나, 제3 실시예의 반도체 장치(300)에 있어서, p-n 접합 계면의 가장자리 부분(18)이 노출되지 않으므로, 반도체 장치(300)(칩)의 가장자리 부분(칩 측면)(19)에 다소의 표면 상태의 변화 또는 표면 파손이 발생하더라도, 반도체 장치(300)의 항복 전압의 변동에는 무관하다.
또한, p형의 제3 반도체 영역(12)에 접합하는 n형의 제1 반도체 영역(13)의 불순물 농도는 n형의 제1 반도체 영역(13)을 둘러싸는 i형의 제4 반도체 영역(65)보다 대략 5자리수 또는 그 이상 높게 설정되므로, 아노드 전극층(16)과 캐소드 전극층(17) 사이에 역바이어스 전압이 인가될 때, p형의 제3 반도체 영역(12)과 n형의 제1 반도체 영역(13) 사이의 p-n 접합에서의 항복은 i형의 제4 반도체 영역(65)과 n형의 제1 반도체 영역(13)의 i-n 접합, 및 i형의 제4 반도체 영역(65)과 n형의 제2 반도체 영역(14)의 i-n 접합에서의 항복보다 먼저 발생한다. 즉, 제3 실시예에 있어서, n형의 제2 반도체 영역(14)과 i형의 제4 반도체 영역(65) 사이의 i-n 접합 계면이 실리콘 기판(67)의 제2 주면(11B)측에 노출되거나, 또는 p형의 제3 반도체 영역(12)과 i형의 제4 반도체 영역(65) 사이의 i-p 접합 계면이 칩 측면(19)에 노출되더라도, p-n 접합의 항복은 내부영역에서 발생하고, 높은 표면 전계가 제2 주면(11B)측의 노출부 또는 칩 측면(19)에서의 i-n 접합 계면 또는 i-p 접합 계면에 인가되지 않도록 구성된다. 즉, 제2 주면(11B)에서의 전계는 감소되고, 항복은 반도체 장치(300)내의 접합 계면에서 발생되어 항복 전압의 설정의 안정화가 가능하다.
그 결과, 제3 실시예의 반도체 다이오드(300)에 있어서, 외부환경으로부터 칩 측면(19)을 보호하기 위해서 산 또는 알카리 화학약품을 사용하는 습식 세정 등의 표면 패시베이션 처리 또는 절연막을 사용하는 피복처리를 불필요 혹은 감소시킬 수 있다. 또한, 칩 측면(19)에 있어서, 표면 상태의 변화 또는 표면 파손은 어느 정도 허용가능하므로, 칩의 취급성이 용이하게 된다. 따라서, 결과로서의 제품 특성의 변동이 감소되어, 공정 수율을 향상시킨다. 이와 같이 항복전압을 안정화하는 시도는, 예를 들면, 전압 레귤레이터 다이오드보다 높은 항복전압을 갖는 전력용 반도체 장치에 마찬가지로 효과적이다. 또한, 칩 외주면이 제1 반도체 영역(13)의 제1 단면에 실질적으로 수직이므로, 통상의 절단 공정(다이싱 공정)으로 반도체 장치(300)의 측면을 형성할 수 있다. 칩 외주면(19)이 상/바닥 주면(11B/11A)에 실질적으로 수직이면, 콜릿 등의 지그에 칩을 장착하는데 발생되는 문제가 감소되고, 제조(조립) 공정중의 반도체 장치(300)의 취급성이 향상된다.
제1 반도체 영역(13)의 불순물 농도(NB)가 제4 반도체 영역(65)보다 충분히 높으면, 식(1)에 도시된 바와 같이, 반도체 다이오드(300)의 항복전압은 제1 반도체 영역(13)의 불순물 농도(NB)에만 의존하고 제조공정에 사용되는 모재(실리콘 웨이퍼)(67)의 불순물 농도에는 의존하지 않는다. 그 결과, 실리콘 웨이퍼(67)의 저항률(ρ)을 정밀하게 제어할 필요가 없다. 따라서, 기판(67)이 제1 반도체 영역(13)의 불순물 농도(NB)에 비해 비교적 높은 저항률을 가지면, 임의의 시판의 실리콘 웨이퍼(67)가 소망의 항복전압을 갖는 전압 레귤레이터 다이오드(300)를 제조하는데 사용될 수 있다.
제3 실시예의 반도체 다이오드(300)의 제조방법이 제2 실시예에 의한 반도체 장치(300)의 제조방법과 기본적으로 동일하므로, 중복되는 설명은 생략된다.
(그 밖의 실시예)
본 개시의 가르침을 수용한 후에 그 범위를 벗어나지 않고 당분야 당업자에게 각종 변형이 가능하게 된다.
예를 들면, 제1 실시예에서는 전형적인 전압 레귤레이터 다이오드(100)가 설명되었지만, 본 발명은, 물론, 전압 레귤레이터 다이오드보다 높은 항복전압을 갖는 전력용 반도체 장치에 적용될 수 있다.
또한, 제1 실시에서는 반도체 다이도드(100)를 형성하기 위해 n형의 실리콘 기판(11)의 사용이 설명되었지만, 물론 p형의 실리콘 기판을 사용할 수도 있다.
또한, 도 3h 및 도 3i에 도시된 제2 반도체 영역(14)의 형성의 공정 후에, 반도체 기판(67)의 제2 주면(11B) 전체를 통해 제2 도전형 불순물 원소를 도핑하여 슬래브 같은 제3 반도체 영역(12)을 형성할 수 있고 제2 반도체 영역(14)과 p-n 접합을 형성할 수 있다. 보다 구체적으로, 제1 실시예의 반도체 장치(100)의 제조방법에서는, 제3 반도체 영역(12)이 형성되는 주면이 반대되어도 된다.
또한, 제1 반도체 영역(13)을 형성하는 공정, 또는 제2 반도체 영역(14)을 형성하는 공정 중 어느 하나가 먼저 수행될 수 있다. 또한, 선택 확산에 사용되는 확산 창이 실리콘 기판의 제1 주면(11A)과 제2 주면(11B) 모두에서 개구되어 양 주면(11A, 11B)을 통해 동시에 확산시켜도 된다. 또한, 전면 퇴적 또는 전면 이온 주입 공정이 반도체 기판(67)의 제1 주면(11A)측 또는 제2 주면(11B)측에 시계열적으로 먼저 수행되나, 그 후 드라이브 인(어닐링 처리)공정이 동시에 수행되어 제1 반도체 영역(13)과 제2 반도체 영역(14)을 실질적으로 동시에 형성하여도 된다. 즉, 반도체 기판(67)의 어느 측이 "제1 주면(11A)"으로 정의되고 어느 측이 "제2 주면(11B)"으로 정의되는 것이 유일한 문제이다.
또한, 도 3a 내지 도 3l에 도시된 제1 실시예의 설명에 있어서, n형의 제1 반도체 영역(13)과 n형의 제2 반도체 영역(14)은 서로 다른 주면을 통한 선택 확산법을 사용하여 도핑되나, 이들은 이중 확산법과 같이 동일한 주면을 통한 도핑에 의해 형성되어도 된다.
또한, 제1 실시예의 설명에서는, 제1 주 전극층(16)과 제2 주 전극층(17)은 실리콘 기판(11)의 양 주면의 평면 전체를 통해 형성하여도 된다. 그러나, 실리콘 기판(11)의 적어도 하나의 주면에, 제2 반도체 영역(14) 또는 제3 반도체 영역(12)의 상면에 볼록부를 형성할 수도 있고, 이 볼록부에 전극층이 매립되어도 된다. 이와 같이, 전극층을 볼록부에 매립함으로써, 전극층과 이것이 매립되는 반도체 영역과의 접합 면적을 증가시킬 수 있다. 그 다음, 볼록부의 깊이를 조정함으로써, 반도체 영역의 깊이의 적절한 변경이 가능하여, 반도체 영역의 작은 저항값이 적절히 달성될 수 있다.
이와 같이, 본 발명은 여기서 상세히 기재되지 않은 각종 실시예 및 변형 등을 포함한다. 따라서, 본 발명의 범위는 다음 특허청구범위로 한정된다.
본 발명에 의하면, p-n 접합이 노출하는 칩 측면에서 국부적인 항복전압의 발생을 방지하여, 안정화된 소망의 항복전압을 얻는 반도체 장치를 제공할 수 있다.
또한, 본 발명에 의하면, 반도체 웨이퍼의 비용을 감소시킬 수 있고 사용되는 반도체 웨이퍼의 허용 가능한 저항률(ρ)의 범위를 넓힐 수 있다.
또한, 본 발명에 의하면, 칩 표면 패시베이션 처리가 간략화되거나 또는 생략될 수 있어, 제조공정이 간략화될 수 있다.
또한, 본 발명에 의하면, 반도체 장치의 측면이 반도체 기판과 수직이므로, 제품 조립공정중에 콜릿 등의 지그에의 칩의 장착성 및 취급성이 양호한 효과가 있다.
또한, 본 발명에 의하면, 반도체 장치(반도체 칩)의 외주 가장자리측에 위치되는 제4 반도체 영역과 제3 반도체 영역 사이의 p-n 접합보다 제1 반도체 영역과 제3 반도체 영역 사이의 p-n 접합에서 쉽게 항복이 발생하게 하고 있다. 그 결과, 반도체 장치의 측면(칩 측면)에서의 전계가 감소되고, 항복이 반도체 장치내의 접합 계면에서 발생하게 되어 항복전압의 설정을 안정화시킨다
도 1은 종래의 반도체 장치를 도시하는 단면도,
도 2는 본 발명의 제1 실시예에 의한 반도체 장치를 도시하는 단면도,
도 3a 및 도 3l은 본 발명의 제1 실시예에 의한 반도체 장치의 제조공정을 도시하는 공정 단면도,
도 4는 본 발명의 제2 실시예에 의한 반도체 장치를 도시하는 단면도,
도 5는 본 발명의 제3 실시예에 의한 반도체 장치를 도시하는 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
11 : 실리콘 기판 11A : 제1 주면
11B : 제2 주면 12 : 제3 반도체 영역
13 : 제1 반도체 영역 14 : 제2 반도체 영역
15 : 제4 반도체 영역 16 : 제1 주 전극층
17 : 제2 주 전극층 18 : p-n 접합 계면
19 : 칩 측면 100 : 반도체 다이오드

Claims (13)

  1. PN 접합 다이오드에 있어서, 상기 PN 접합 다이오드는,
    상측의 제1 단면, 상기 제1 단면에 대향하는 하측의 제2 단면, 및 상기 제1 단면과 상기 제2 단면을 접속하는 제1 외주면에 의해 정의되는 제1 도전형의 제1 반도체 영역(13);
    상기 제1 반도체 영역(13)의 상부에 배치되며, 상측의 제3 단면, 상기 제3 단면에 대향하는 하측의 제4 단면, 및 상기 제3 단면과 상기 제4 단면을 접속하는 제2 외주면에 의해 정의되고, 상기 제4 단면이 상기 제1 단면에 접합하는 제1 도전형의 제2 반도체 영역(14);
    상기 제1 및 제2 반도체 영역을 둘러싸도록, 상기 제1 및 제2 외주면에 접합하는 내주면을 갖고, 상기 제1 반도체 영역보다 낮은 불순물 농도를 가지는 제4 반도체 영역(15); 및
    상기 제1 및 제4 반도체 영역의 하부에 배치되며, 상기 제2 단면에서 상기 제1 반도체 영역(13)에 접합되고, 상기 제1 도전형과는 반대인 제2 도전형의 제3 반도체 영역(12)을 구비하고,
    상기 제3 반도체 영역(12) 및 제4 반도체 영역(15)의 외주면은 상기 PN 접합 다이오드의 칩 외주면(19)으로서 기능하고, 상기 칩 외주면(19)은 상기 제1 반도체 영역(13)의 제2 단면에 실질적으로 수직인, PN 접합 다이오드.
  2. 삭제
  3. 제1항에 있어서,
    상기 제4 반도체 영역(15)은 벌크 결정으로부터 절단된 웨이퍼로 만들어지는 것을 특징으로 하는 PN 접합 다이오드.
  4. 제1항에 있어서,
    제1 주 전극층(16)이 상기 제3 반도체 영역(12)의 바닥면에 형성되고, 제2 주 전극층(17)이 상기 제2 반도체 영역(14)의 제3 단면에 형성되는 것을 특징으로 하는 PN 접합 다이오드.
  5. 제1항에 있어서,
    상기 제4 반도체 영역(15)은 상기 제1 도전형인 것을 특징으로 하는 PN 접합 다이오드.
  6. 제1항에 있어서,
    상기 제4 반도체 영역(55)은 상기 제2 도전형인 것을 특징으로 하는 PN 접합 다이오드.
  7. 제1항에 있어서,
    상기 제4 반도체 영역(65)은 진성 반도체 영역으로 만들어지는 것을 특징으로 하는 PN 접합 다이오드.
  8. 반도체 기판으로부터 복수의 PN 접합 다이오드를 제조하는 방법으로서,
    제1 주면(11A)과 상기 제1 주면에 대향하는 제2 주면(11B)으로 이루어진 반도체 기판(11)을 준비하는 단계;
    상기 반도체 기판(11)의 제1 주면(11A) 상에 배치된 확산창(21A)을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써 제1 반도체 영역(13)을 형성하는 단계;
    상기 반도체 기판(11)의 제2 주면(11B) 상에 배치된 확산창(21B)을 통해 상기 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써, 상기 제1 반도체 영역(13)에 접합하도록 제2 반도체 영역(14)을 형성하는 단계;
    상기 반도체 기판(11)의 상기 제1 주면(11A)의 전체를 통해 제2 도전형의 불순물 원소를 상기 제1 반도체 영역의 깊이보다 얕은 깊이까지 도핑함으로써 제3 반도체 영역(12)을 형성하여, 상기 제1 반도체 영역(13)과 상기 제3 반도체 영역(12) 사이에서의 p-n 접합을 형성하는 단계; 및
    상기 제1 반도체 영역(13)과 상기 제3 반도체 영역(12) 사이의 p-n 접합 계면과 실질적으로 수직으로 상기 반도체 기판(11)을 절단하여 복수의 PN 접합 다이오드(100)를 제공하는 단계를 포함하는 PN 접합 다이오드 제조방법.
  9. 반도체 기판으로부터 복수의 PN 접합 다이오드를 제조하는 방법으로서,
    제1 주면(11A)과 상기 제1 주면에 대향하는 제2 주면(11B)으로 이루어진 반도체 기판(11)을 준비하는 단계;
    상기 반도체 기판(11)의 제1 주면(11A) 상에 배치된 확산창(21A)을 통해 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써 제1 반도체 영역(13)을 형성하는 단계;
    상기 반도체 기판(11)의 제2 주면(11B) 상에 배치된 확산창(22A)을 통해 상기 제1 도전형의 불순물 원소를 소정의 확산 깊이까지 선택적으로 도핑함으로써, 상기 제1 반도체 영역(13)에 접합하도록 제2 반도체 영역(14)을 형성하는 단계;
    상기 반도체 기판(11)의 상기 제2 주면(11B)의 전체를 통해 제2 도전형의 불순물 원소를 상기 제2 반도체 영역의 깊이보다 얕은 깊이까지 도핑함으로써 제3 반도체 영역(12)을 형성하여 상기 제2 반도체 영역과 상기 제3 반도체 영역 사이의 p-n 접합을 형성하는 단계; 및
    상기 제2 반도체 영역(14)과 상기 제3 반도체 영역(12) 사이의 p-n 접합 계면과 실질적으로 수직으로 상기 반도체 기판(11)을 절단하여 복수의 PN 접합 다이오드(100)를 제공하는 단계를 포함하는 PN 접합 다이오드 제조방법.
  10. 삭제
  11. 제8항 또는 제9항에 있어서,
    상기 반도체 기판(11)은 상기 제1 도전형인 것을 특징으로 하는 PN 접합 다이오드 제조방법.
  12. 제8항 또는 제9항에 있어서,
    상기 반도체 기판(11)은 상기 제2 도전형인 것을 특징으로 하는 PN 접합 다이오드 제조방법.
  13. 제8항 또는 제9항에 있어서,
    상기 반도체 기판(11)은 진성 반도체 영역으로 만들어지는 것을 특징으로 하는 PN 접합 다이오드 제조방법.
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