TWI266330B - Memory module with parallel testing - Google Patents

Description

1266330 九、發明說明： 【發明所屬之技術領域】 本發明一般而言係關於記憶體模組，且更特定言之，本 發明係關於為提高效率而在記憶體模組内進行之平行測 試0 【先前技術】 圖1顯示一用於一半導體記憶體設備1〇之習知平行測試 裝置100。參照圖i，該習知平行測試裝置1〇〇包含一放大單 元20、全域輸入/輸出線（GI〇)、一比較單元3〇及一輸出緩 衝單元40。放大單元2〇放大自記憶體組1〇之記憶體單元接 收之資料。 經放大資料經由全域輸入/輸出線耦接至比較單元3〇。比 較早7G30與獨佔式（exclusive)〇I^u未圖示）比較此等放大 資料且輸出比較之結果。每一獨佔式OR閘接收由列線cd〇 = CD3之一所選擇之經放大資料之4個位元且比較經放大

貝料之接收到的4個位A。若至一獨佔式〇R閘之伟位元相 同’則該獨佔式⑽閉輸出資料值「〇」。否則，該獨佔式⑽ 閘輸出資料值「1 蜀佔式OR閘輸出之資料值儲存於緩衝單元中。外部 料裝置接著判定記憶體設備10是否由於儲存於輸出緩衝 早:0中之此等資料值而有缺陷。 白知平行測試裝置⑽係針對平行 記憶體晶ϋ )之一々陡， 口己^體认備（即 纪憶㈣ 5、、、且10。當記憶體之儲存容量增大時， ……之數量增大，且因此輸出緩衝單元40之數量增 100336.doc 1266330 大。另外，隨著記憶體之儲存容量增大，每一輸出緩衝單 元40所儲存及輸出的資料值的數量亦增大。因此，由輸出 緩衝單元40所儲存且輸出至測試系統之資料值的總數=不 利地增大，導致測試系統内引腳數量增大且資料分析2複 雜性增大。 另外，該測試系統可分析來自一記憶體設備之資料位 元。然而，言亥習知平行測試裝置1〇〇並不輸出任何來自記憶 _ 體設備10之資料位元。此外，一記憶體模組包括複數個記 憶體設備（即複數個記憶體晶片）。目此，需要一用於有效測 試該記憶體模組之複數個記憶體晶片的有效機構。 【發明内容】 根據本發明，記憶體模組之每一記憶體晶片平行地測試 來自複數個記憶體之資料，以有效地測試及輸出來自該等 5己憶體塊之 的資料位元。 根據本發明之一態樣，記憶體模塊包含複數個記憶體晶 •片及複數個比較單元。每一比較單元安置於個別記憶體晶 片内，以測試來自複數個記憶體塊之複數個資料位元。另 外，每一比較單元輸出來自個別記憶體晶片内之記憶體塊 之一的測試資料位元。 在本發明之另一實施例中，記憶體模組亦包含第一模組 無連接（NC)引腳，其用於接收一輕接至該等記憶體晶月中 母一者之測試模組訊號。該測試模訊號使得能夠测試每一 比較單兀内之測試資料位元。記憶體模組亦包含第二模組 無連接（NC)引腳，其用於自該等記憶體晶片中每一者接收 I00336.doc 1266330 個別測試結果訊號。個別測試結果訊號指示每一記憶體晶 片是否有缺陷。 在本發明之又一實施例中，當個別測試結果訊號指示該 個別記憶體晶片有缺陷時，該個別記憶體晶片關閉。 在本發明之另一實施例中，每一比較單元包含輸出部 刀/亥等輸出部分僅當個別記憶體晶片無缺陷時輸出測試 資料位元，且在個別記憶體晶片有缺陷時輸出失效訊號來 代替測試資料位元。 ® 在本發明之又一實施例中，每一比較單元比較來自χ個記 憶體塊之所有N個測試資料位元且輸出Ν/χ個測試資料位 元。 在本發明之另一實施例中，每一比較單元包含複數個獨 佔式OR閘，其用於比較來自記憶體塊之測試資料位元之樣 式。 ’ 在本發明之另一悲樣中’記憶體晶片包含複數個記憶體 φ 塊及一比較單元，該比較單元用於測試來自該等記憶體塊 之資料位元且輸出來自該等記憶體塊之一的測試資料位 元。在本發明之又一實施例中，記憶體晶片包含一用於放 大測試資料位元之感測放大器。 以此方式，該記憶體模組同時測試來自X個記憶體塊之所 有N個測試資料位元但是輸出N/X個測試資料位元。因此， 即使該記憶體模塊為更有效測試而同時測試所有N個測^ 資料位元，該測試系統也處理更少資料位元（Ν/χ個測試資 料位元）。 100336.doc 1266330 【實施方式】 參照圖2，一記憶體模組200包含複數個記憶體晶片CP 1、 CP2、…及CPn，第一模組無連接（NC)引腳M—NC1，及第二 模組NC引腳M—NC2。圖3Α顯示圖2之記憶晶片中具有引腳 結構之記憶體晶片之一，且圖3Β顯示圖2之記憶體晶片中具 有球狀結構之記憶體晶片之一。 參照圖2、圖3Α及圖3Β，第一模組NC引腳N—NC1接收一 測試模訊號TMODE，且耦接該測試模訊號TMODE至該等記 憶體晶片CP1至CPn中每一者之個別第一NC引腳P_NC1。第 二模NC引_M_NC2自該等記憶體晶片CP1至CPn中每一者 之第二NC引腳P_NC2接收一個別測試結果訊號TRST。該個 別TRST訊號指示該等記憶體晶片CP1至CPn中每一者是否 有缺陷。 當啟用TMODE訊號（至邏輯高狀態「1」）時，記憶體模組 200執行本文將描述之平行測試。當停用TMODE訊號（至邏 輯低狀態「0」）時，記憶體模組200執行典型記憶體測試（意 即，一次測試一個記憶體單元）（圖9、10及11之步驟S444)。 在本發明之一實施例中，使用模式暫存器設定（MRS)指 令來產生TMODE訊號。在該狀況下，若發佈MRS指令，則 記憶體模組200執行平行測試。或者，TMODE訊號可設定 為DC電壓。例如，當TMODE訊號設定為5 V之高電壓時， 該等記憶體晶片CP1至CPn中每一者執行平行測試。另一方 面，當TMODE訊號設定為0 V之低電壓時，該等記憶體晶 片CP1至CPn中每一者執行典型測試操作。 100336.doc 1266330 圖4顯示一例示性記憶體晶片400的電路圖，該記憶體晶 片係圖2之記憶體晶片cpi至cPn之一。圖2之記憶體晶片 CP 1至CPn中每一晶片係與圖4之例示性記憶體晶片4〇〇類 似地實施。參照圖4，記憶體晶片4〇〇包含複數個記憶體塊， 該等記憶體塊包含第一及第二記憶體塊41〇及42〇 ; 一感測 放大早元430及一比較單元440。 記憶體晶片400分成複數個記憶體組（未圖示），且每一記 憶體組包含複數個記憶體塊。記憶體晶片通常包含更多記 憶體組及記憶體塊，但在本文中為簡單及清晰起見說明及 描述了一記憶體組中的兩個記憶體塊4丨〇及42〇。 記憶體塊410及420可為一次輸出4個位元之H4記憶體 塊，一次輸出8個位元之H8記憶體塊或一次輸出16個位元之 Η1 6 ό己憶體塊。記憶體晶片4〇〇可包含H4、II8及H16記憶體 塊。為便於解釋，在圖4中將第一及第二記憶體塊描述為Η8 記憶體塊。 感測放大單元430放大寫在第一記憶體塊41〇上之測試資 料位元TD11至TD18及寫在第二記憶體塊42〇上之測試資料 位元TD21至TD28。比較單元440比較第—記憶體塊41〇之測 試資料位元TDU至TD18之第—位元樣式與第二記憶體塊 420之測試資料位元丁021至丁028之第二位元樣式，以產生 測試結果tf^TRST。另外’比較單元輸㈣—記憶體模塊 410之測試資料位元丁〇11至丁〇18。

9顯示圖4之記憶體晶片4 〇 〇之操作期間的步驟之流程 。參照圖4及9,當啟用應用於記憶體晶片4〇〇之第一 NC 100336.doc -10- 1266330 引腳P一NC1上的丁MODE訊號時（圖9之步驟S442)，啟用了比 典型測試操作多兩倍的字線。因此，個別8測試資料位元（對 於所有16個測試資料位元）同時寫入第一及第二記憶體模 組410及420中每一者上。 其後，第一及第二記憶體塊410及420將測試資料位元 TD11至TD1 8及測試資料位元td21至TD28分別產生至感測 放大單元430。感測放大單元430將測試資料位元TD11至 _ TD18及測試資料位元叩以至叩以放大至一互補金屬氧化 物半導體（CMOS)位準且將放大測試資料位元TD1丨至TD18 及TD21及TD28輸出至比較單元440。 記憶體晶片400同時累加地測試來自兩個記憶體塊4丨〇及 420内之所有N個記憶體單元之所有n個測試資料位元。然 而’記憶體晶片400輸出來自記憶體模塊41〇及420之一的 N/2個測試資料位元。通常，記憶體晶片4〇〇同時累加地測 試來自X個記憶體塊内之所有N個記憶體單元之所有N個測 _ 試資料位元。在該狀況下，記憶體晶片400輸出來自χ個記 憶體塊之一的Ν/Χ個測試資料位元。 在本發明之一實施例中，比較單元44〇包括複數個獨佔式 OR閘，其用於比較第一記憶體塊410之測試資料位元丁]〇11 至TD1 8之第一位元樣式及第二記憶體塊42〇之測試資料位 元TD21至TD28之第二位元樣式以產生測試結果訊號trst (圖9之步驟S446)。 獨佔式 OR閘 XORU、X0R12、x〇Rn、x〇RU、x〇ri 5、 XOR16、X〇R17及X0R18之第一位準中每一者比較第一記 100336.doc 1266330 憶體塊410之測試資料位元TD11至TD1 8之一個別位元及第 二記憶體塊420之測試資料位元TD21至TD28之一個別位 元。獨佔式OR閘XOR21及XOR22之第二位準中每一者輸入 處於第一位準之獨佔式OR閘XOR11、XOR12、XOR13、 XOR14、XOR15、XOR16、XOR17及 XOR18 中四個 OR 閘之 一個別設定的輸出。 因此，獨佔式OR閘XOR21輸入四個獨佔式OR閘XOR11、 XOR12、XOR13及XOR14之輸出，且獨佔式OR閘XOR21輸 入四個獨佔式OR閘XOR15、XOR16、XOR17及XOR18之輸 出。第三位準之獨佔式OR閘XOR23輸入第二位準之獨佔式 OR閘XOR21及XOR22之輸出以產生測試結果訊號TRST。 通常，若至獨佔式OR閘的所有輸入為相同邏輯狀態，則 獨佔式OR閘輸出具有邏輯低狀態「0」之位元，若至獨佔 式OR閘的所有輸入並非相同邏輯狀態，則獨佔式OR閘輸出 高狀態「1」。因此，若第一記憶體塊410之測試資料位元TD11 之TD1 8之第一位元樣式與第二記憶體塊420之測試資料位 元TD21至TD28之第二位元樣式相同，則獨佔式〇R閘 XOim、XOR12、XOR13、XOR14、XOR15、XOR16、XOR17、 XOR18、XOR21、XOR22及XOR23中每一者之輸出及測試 結果訊號TRST全部為邏輯低狀態「0」（圖9之步驟S448及 S450)。 另一方面，若第一記憶體塊410之測試資料位元TD11至 TD18之第一位元樣式與第二記憶體塊420之測試資料位元 TD21至TD28之第二位元樣式不相同，則獨佔式〇R閘 100336.doc 12 1266330 XORn、XOR12、XOR13、x〇r14、XOR15、x〇R16、XOR17 及XOR18中至少一者之輸出及（因此）測試結果訊號TRST為 邏輯狀態「1」（圖9之步驟S448及S452)。若測試結果訊號 TRST具有邏輯高狀態r丨」，則認為記憶體晶片4〇〇有缺陷。 在任何情況下，測試結果訊號TRST均經由第二NC引腳 P一NC2輸出至記憶體模組2〇〇之第二模組^^匸引腳M—NC2(圖 9之步驟S454)。另外，比較單元44〇輸出第一記憶體塊41〇 0 之測試資料位元TD11至TD18 (圖9之步驟S454)。 本發明之一實施例之記憶體模組2〇〇進一步外部分析來 自記憶體晶片400之此等測試資料位元輸出，而習知平行測 試裝置100僅判定每一記憶體晶片是否有缺陷。在本發明之 一實施例中，此等測試資料位元丁011至丁1)18在被應用至獨 佔式OR閘XOR11至X0R18之前自該比較單元輸出。 以此方式，記憶體晶片400同時測試來自X個記憶體塊内 所有N個記憶體單元之所有1^個測試資料位元，而輸出Ν/χ • 個測試資料位元。因此，可利用能同時測試Ν/Χ個記憶體單 凡之測試裝置（未圖示）來測試所有Ν個記憶體單元。在圖5 之說明中，Ν為16個測試資料位元，且X為2。例如，根據 本發明，利用一 250 MB測試裝置同時測試5 12 ΜΒ記憶體晶 片係為可能，且因此，相比先前技術，大大減少了測試5 12 Μ® η己憶體晶片所花費之時間。 圖5顯示另一例示性記憶體晶片500的電路圖，該記憶體 晶片500為圖2之記憶體晶片CP1至CPn之一。在該情況下， 圖2之記憶體晶片C P1至C Ρ η中每一者係實作成類似於圖5 100336.doc -13· 1266330 之例示性記憶體晶片500。參照圖5，記憶體晶片500包含複 數個記憶體塊，該等記憶體塊包含第一及第二記憶體塊5 10 及520、一感測放大單元530、及一比較單元540。類似於圖 4之記憶體晶片400，圖5之記憶體晶片500包含第一模組NC 引腳，其用於在第一模組NC引腳M—NC1處接收TMODE訊 號。 圖10顯示圖5之記憶體晶片500之操作期間之步驟的流程 圖。圖5中，感測放大器530及獨佔式OR閘XORU、XIR12、 • XOR13、XOR14、XOR15、XOR16、XOR17 及 XOR18 之操 作類似於圖4中所述，以類似地執行圖9及圖1 0中之步驟 S422 、 S444 、 S446及S448 〇 然而在圖5中，比較單元540包括輸出部分OUT1、OUT2、 OUT3、OUT4、OUT5、OUT6、OUT7及 OUT8，而不是獨佔 式OR閘XOR21、XOR22及XOR23之第二及第三位準。輸出 部分 OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7 0 及OUT8中之每一者，類似地實作如對第一輸出部分OUT1 之說明。 每一輸出部分OUT1包含一 PMOSFET (P通道金屬氧化物 半導體場效應電晶體）PTR及一 NMOSFET(N通道金屬氧化 物半導體場效應電晶體）NTR，其具有一起耦接至一個別獨 佔式OR閘XOR11之輸出端的閘。PMOSFET PTR之汲極耦接 至來自第一記憶體塊510之測試資料位元TD11，且 NMOSFET NTR之汲極耦接至一失效訊號FS。 若該個別獨佔式OR閘XOR11之輸出為邏輯低狀態「0」， 100336.doc -14- 1266330 則開啟PMOSFET PRT以使輸出部分OUT1輸出來自第一記 憶體塊510之測試資料位元TD11。若該個別獨佔式OR閘 XOR11之輸出為邏輯高狀態「1」，則開啟NMOSFETNRT， 以使輸出部分OUT1輸出失效訊號FS。該失效訊號係設定在 預定電壓位準，其指示記憶體晶片500有缺陷。 輸出部分 OUT2、OUT3、OUT4、OUT5、OUT6、OUT7 及OUT8之中每一者之操作類似於第一輸出部分OUT1。因 此，若來自個別獨佔式OR閘XOR11、XIR12、XOR13、 XOR14、XOR15、XOR16、XOR17及XOR18之輸出為邏輯 低*狀態「0」，貝，J輸出部分OUT1、OUT2、OUT3、OUT4、 OUT5、OUT6、OUT7及OUT8中每一者輸出來自第一記憶 體塊510之個別測試資料位元TD11、TD12、TD13、TD14、 TD15、TD16、 TD17及TD18。或者，若來自個別獨佔式 OR 閘 XOR11、XIR12、XOR13、XOR14、XOR15、XOR16、 XOR17及XOR18之輸出為邏輯高狀態「1」，則輸出部分 Oim、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7及 OUT8 中每一者輸出失效訊號FS。 以此方式，參照圖5及圖10，若第一記憶體塊410之測試 資料位元TD11至TD1 8之第一位元樣式與第二記憶體塊420 之測試資料位元TD21至TD28之第二位元樣式相同，則輸出 咅P 分 OUT1、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7 及OUT8輸出來自第一記憶體塊5 10之個別測試資料位元 TD1 卜 TD12、TD13、TD14、TD15、TD16、TD17 及 TD18 (圖 10之步驟S542)。若第一記憶體塊410之測試資料位元TD11 100336.doc -15- 1266330 至TDl 8之第一位元樣式與第二記憶體塊420之測試資料位 元TD21至TD28之第二位元樣式不相同，則輸出部分 Oim、OUT2、OUT3、OUT4、OUT5、OUT6、OUT7及 OUT8 中至少一者輸出失效訊號FS (圖10之步驟S544)。 類似於圖4之記憶體晶片400，圖5之記憶體晶片500同時 測試來自X個記憶體塊内之所有N個記憶體單元之所有N個 測試資料位元，而輸出N/X個測試資料位元。因此，可利用 能同時測試N/X個記憶體單元之測試裝置（未圖示）來測試 所有N個記憶體單元。 圖6根據本發明之另一實施例顯示一半導體記憶體晶片 600之方塊圖。參照圖6，該半導體記憶體晶片600包括複數 個記憶體組BANK1至BANK8。記憶體組BANK1至BANK8 中每一者包含一行解碼器（CD)、一行保險絲（CF)、一列解 碼器（RD)及一 RAS (列存取選通（row access strobe))控制器 (RC) 〇 如普通熟習此項技術者所熟知，記憶體組ΒΑΝΚ1至 B ANK8中每一者利用行解碼器、行保險絲、列解碼器及RAS 控制器來儲存或輸出資料位元。在圖6中，為說明之簡單及 清晰起見，僅說明瞭8個記憶體組BANK 1至BANK8。然而， 半導體晶片600通常包含更多記憶體組。 圖11顯示圖6之記憶體晶片600之操作期間的步驟之流程 圖。半導體晶片600包含一比較單元630，該比較單元630 與圖4之比較單元440或圖5之比較單元540類似地實施。因 此，若比較單元630類似於圖4之比較單元440，則在圖9、 100336.doc -16-

1266330 圖10及圖11中類似地執行步驟S442、S444、S446及S448， 比較單元630比較來自第一記憶體塊610之測試資料位元 TD11至TD18與來自第二記憶體塊620之測試資料位元 TD21至TD28以產生測試結果訊號TRST。 若第一記憶體塊610之測試資料位元TD11至TD18之第一 位元樣式與第二記憶體塊620之測試資料位元TD21至TD28 之第二位元樣式相同’則比較單元630經由單一輸出板DQP 輸出來自第一記憶體塊61 〇之測試資料位元（圖丨丨之步驟 ® S462)。若第一記憶體塊61〇之測試資料位元丁〇11至丁〇18之 第一位元樣式與第二記憶體塊62〇之測試資料位元TD21至 TD28之第二位元樣式不相同，則判定記憶體晶片6〇〇有缺 陷，且關閉έ己憶體晶片600之操作（圖11之步驟S644). 圖8顯不圖6之半導體記憶體晶片6〇〇之又一方塊圖，其包 含該比較單元630、一輸入驅動器652、一輸入控制器654、 一輸出驅動器656及一輸出控制器658。用於半導體記憶體 φ 晶片之輸入驅動器、輸入控制器、輸出驅動器及輸出控制 器各自為普通熟習此項技術者所熟知。 在圖6及圖8之記憶體晶片中，來自比較單元㈣之哪丁 訊號不是被輸出而是用於在該TRST訊號具有指示該記憶 體晶片400有缺陷之邏輯高狀態「1」時關閉輸入驅動器 652、輸入控制|§ 654、輸出驅動器656及輸出控^器咐中 至少一者之操作。在該情況下，記憶體晶片600不輸出任何 資料或不接收任何輸入其中的資料或指令，以使半導體記 憶體晶片_之使用者瞭解記憶體晶片600有缺陷。 100336.doc -17- 1266330 或者，TRST訊號可用於關閉記憶體晶片600之其它元件 之操作，以使得使用者可認為記憶體晶片600之異常搡作指 示記憶體晶片600有缺陷。另一方面，若TRST訊號具有邏 輯低狀態「〇」’則第一記憶體塊610之測試資料位元td 11 至TD18被發送至移位暫存器660，該移位暫存器660經由資 料引腳DPQ儲存且連續輸出此等測試資料位元TD11至 TD18 〇 • 可使第一及第二記憶體塊610及620位於相同記憶體組或 獨立之記憶體組中而實踐本發明。在圖6之實施例中，第一 及第一記憶體組610及620係位於獨立之記憶體組中。另 外’可使比較單元630之實施類似於圖5之比較單元530而實 踐本發明。在該情況下，失效訊號（FS)代替測試結果訊號 TRST操作，以關閉輸入驅動器652、輸入控制器654、輸出 驅動器656及輸出控制器.658中至少一者之操作。 圖7係描述具有複數個半導體記憶體晶片之記憶體模組 _ 700之圖’每一半導體記憶體晶片之實施類似於圖6之6〇〇。 參照圖7，記憶體模組700類似於圖2之記憶體模組2〇〇。然 而，由於未輸出測試結果訊號TRSR，因此圖7之記憶體模 組700不包含第二模組1^引腳M—NC2。記憶體模組7〇〇之半 導體5己憶體晶片CP1至CPn回應於與圖2之記憶體模組2〇〇 内之TMODE訊號類似之TMODE訊號進入測試模式。 雖然已參照本發明之例示性實施例來特定顯示及描述本 發明’但是普通熟習此項技術者將瞭解，可不偏離以下申 請專利範圍所界定之本發明之精神及範疇而對本發明作出 100336.doc -18- 1266330 形式及細節上的多種改變。 因此’前述僅係舉例而言且不欲具有限制性。例如，本 文中所說明及描述的任何數量之元件僅係舉例而言。本發 明僅限於以下申請專利範圍及其均等物所界定。。 【圖式簡單說明】 當參考所附圖式詳細敘述本發明之可仿效之實施例時， 本發明之上述與其他特徵與優點將變得顯而易見，其中： 圖1顯示用於一半導體記憶體設備之習知之平行測試裝 置； ' 圖2顯示一用於平行測試之記憶體模組之方塊圖，其係根 據本發明之一實施例； 圖3Α顯示在圖2之記憶體模組内之記憶體晶片之一的引 腳結構，其係根據本發明之一實施例； 圖3Β顯示在圖2内之記憶體模組内之記憶體晶片之一的 球狀結構，其係根據本發明之一實施例； 圖4顯不在圖2内之記憶體模組内之記憶體晶片之一的電 路圖，其係根據本發明之一實施例； 圖5顯不在圖2内之記憶體模組内之記憶體晶片之一的電 路圖，其係根據本發明之另一實施例； 圖6及圖8顯示一記憶體晶片在有缺陷時關閉之方塊圖， 其係根據本發明之一實施例； 圖7係描述具有圖6之複數個記憶體晶片之記憶體模組的 圖，其係根據本發明之一實施例。 圖9顯不圖4之記憶體晶片之操作期間的步驟之流程圖， 100336.doc -19- 1266330 其係根據本發明之一實施例； 圖10顯示圖5之記憶體晶片之操 圖，其係根據本發明之一實施例，4間的步驟之流程 圖11顯示圖6及圖8之記憶體〶片 程圖，其係根據本發明之一實施例 喿作期間的步騾之流 本文中所涉及之圖式係為說 比例繪製。在圖1、2、3、4、 明之清晰而繚製且不一定按 》、6、7、8、9、10及 11 中，

具有相同參考數子之元件係指具有相似結構及/或功能之 元件。 【主要元件符號說明】 10 半導體記憶體設備 20 放大單元 30 比較單元 40 輸出緩衝單元 100 測試裝置 200 記憶體模組 400 記憶體晶片 410 第一記憶體塊 420 第二記憶體塊 430 感測放大單元 440 比較單元 500 記憶體晶片 510 第一記憶體塊 520 第二記憶體塊 100336.doc -20- 感測放大單元 比較單元 半導體記憶體晶片 第一記憶體塊 第二記憶體塊 比較單元 輸入驅動器 輸入控制器 輸出驅動器 輸出控制器 移位暫存器 記憶體模組

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Claims (1)

1266330 十、申請專利範圍： 1 · 種5己憶體模組，其包括： 複數個記憶體晶片；及 曰複數個比較單^，每—比較單元安置於-個別記憶體 :片中’用於測試來自複數個記憶體塊之複數個測試資 料位元，且用於輸出來自該個別記憶體晶片内之該等記 憶體境之一的測試資料位元。 • 2·如明求項1之記憶體模組，進一步包括·· 々:第一模組無連接（NC)引腳，其用於接收一耦接至該 等'己憶體晶片中每-者之測試模式訊號， ▲其中該測試模式訊號啟用對每一比較單元内之該等測 試資料位元之測試。 3·如請求項1之記憶體模組，進一步包括： 一第二模組無連接（NC)引腳，其用於自該等記憶體晶 片中之每一者接收一個別測試結果訊號， • 其中該個別測試結果訊號指示每一記憶體晶片是否右 缺陷。 4 · 如請求jg 1夕— 、 冗憶體模組’其中當該個別測試結果訊號指 ^ °亥個別记憶體晶片有缺陷時，該個別記憶體晶片便關 5 . 如請求^ 1 i 、 、5己憶體模組’其中每一比較單元包括輸出部 刀^ 4等輸出部分僅在該個別記憶體晶片沒有缺陷時輪 出忒等測试資料位元，且當該個別記憶體晶片有缺陷時 輸出失效訊號而不是該等測試資料位元。 100336.doc l26633〇 如睛求項l之記憶體模組’丨中每一比較單元比較來自x 個記憶體塊之N個測試資料位元且輸出歐個心式資料位 元。 如凊求項1之記憶體模組，其中每一比較單元包含複數個 獨佔式OR閘，其用於比較來自該等記憶體塊之測試資料 位元之樣式。 8·-種測試-記憶體模組内之複數個記憶體晶片之方法， 其包括.· 測:式來自該等記憶體晶片中每一者内之複數個記憶體 塊的複數個測試資料位元；及 輸出來自5亥等吕己憶體晶片中每一者内之該等記憶體塊 之一的測試資料位元。 9·如請求項8之方法，進一步包括： 將在該記憶體模組之一第一模组無連接（NC)引腳處接 J之/則5式杈式訊號耦接至該等記憶體晶片中之每一 者；及 :來自W亥等5己憶體晶片中每一者之一個別測試結果訊 唬耦接至该記憶體模組之一第二模組無連接（⑽引腳。 10.如請求項8之方法，進一步包括： 關閉垓等記憶體晶片之任一有缺陷之記憶體晶片内之 η·如請求項8之方法，進一步包括： 輸出該等測試資料位 僅當—記憶體晶片沒有缺陷時 元；及 100336.doc Ϊ266330 * —記憶體晶片有缺陷時，輸出失效訊號而不是該等 測試資料位元。 2·如4求項8之方法，進一步包括： 比車交來自每一記憶體晶片中之X個記憶體塊之所有N個 測試位元；及 輸出來自每一記憶體晶片的N/x個測試資料位元。 13.如睛求項8之方法，進一步包括： 比車父每一記憶體晶片内之該等記憶體塊之資料位元之 樣式。 14· 一種記憶體晶片，其包括： 複數個記憶體塊；及 、、比較單元，其用於測試來自該等記憶體塊之複數個 、j ϋ式貝料位元，且用於輸出來自該等記憶體塊之一的測 試資料位元。 15·如請求項14之記憶體晶片，進一步包括：

用於放大該等測試資料位元之感測放大器。 16·如請求項Μ之記憶體晶片，進一步包括·· ：無連接（NC)引腳，其用於接收一啟用對該等測 式二貝料位元之測試之測試模式訊號；及 日1二無連接（NC)引腳，其用於輪出—指示該記憶體 晶片是否有缺陷之個別哪試結果訊號。 17. :明求項14之記憶體晶片，其中當該記憶體晶片有缺陷 ^ ’該記憶體晶片便關閉。 18·如請求項14之記憶體晶片 其中該比較單元包括輸出部 100336.doc 1266330 分，該等輸出部分僅在該記憶體晶片沒有缺陷時輪出该 等測試資料位元，且當該記憶體晶片有缺陷時輸出失效 吕孔唬而不疋該等測試資料位元。 19.如請求項14之記憶體晶片，豸比較單元比較來自X個記憶 體塊之N個測試資料位元且輸出Ν/χ個測試資 2〇·如請求項I4之記憶體晶片，其 ^ ^ ^ OR ^ ^ ,、 較單元包含複數 個獨佔式OR閘，其用於比較

料位元之樣式。 以4記憶體塊之測試資

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