CN103295620A - 命令译码器 - Google Patents

Abstract

本发明公开了一种命令译码器。所述命令译码器包括输入缓冲器，被配置用于根据参考电压而在时钟脉冲信号的第一边沿、第二边沿、第三边沿以及第四边沿缓冲并接收具有地址信息和命令信息的命令地址信号；锁存电路，被配置用于在时钟脉冲信号的第一边沿和第三边沿锁存从输入缓冲器输出的命令地址信号，以产生并输出锁存信号；第一命令发生器，被配置用于在时钟脉冲信号的第一边沿将从锁存电路输出的锁存信号译码，以产生并输出第一内部命令；以及第二命令发生器，被配置用于在时钟脉冲信号的第三边沿将从锁存电路输出的锁存信号译码，以产生并输出第二内部命令。

Description

命令译码器

相关申请的交叉引用

本申请要求2012年2月24日向韩国知识产权局提交的申请号为10-2012-0019324的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本公开的实施例涉及集成电路器件和命令译码器。

背景技术

可以减轻包括便携式计算机、个人数字助理（PDA）以及手机的移动设备的重量以尽量增加其便携性。电池和半导体存储芯片可能是直接影响移动设备重量的主要元件。在半导体存储芯片（在下文中，称作“移动存储芯片”）的功耗降低的情况下，可以降低电池的容量以促使移动设备的重量减小。因此，不断地需要高性能的移动存储芯片、例如低功率移动存储芯片，以增加移动设备的便携性。

移动设备已经应用到提供各种不同服务的多媒体设备中。因而，需要操作速度快的高性能移动设备来支持多媒体设备。移动存储芯片的数据传输速度可能是直接影响移动设备的操作速度的主要因素。因此，已经着力于改善移动存储芯片的数据传输速度。

近来，已经研发了低功率双数据速率2同步动态随机存取存储器（LPDDR2SDRAM；在下文中，简称为“LPDDR2”）芯片，以显著地改善移动设备的功耗和数据传输速度。LPDDR2芯片可以在大约1.2伏特的低电源电压下显示出大约8000Mbps的数据传输速度。此外，LPDDR2芯片可以使用具有大约66纳米设计规则的工艺技术来制造，并且可以被封装成具有大约9×12mm²的平面封装尺寸。

LPDDR2芯片可以经由10个引脚同时接收命令数据和地址数据。即，经由10个引脚接收的信号包括命令信息和地址信息二者。命令译码器可以将命令数据译码以产生命令信号，地址译码器可以将地址数据译码以产生地址信号。

发明内容

本发明的实施例涉及命令译码器。

根据一个实施例，一种命令译码器包括：输入缓冲器，所述输入缓冲器被配置用于根据参考电压而在时钟脉冲信号的第一边沿、第二边沿、第三边沿、以及第四边沿缓冲并接收具有地址信息和命令信息的命令地址信号；锁存电路，所述锁存电路被配置用于在时钟脉冲信号的第一边沿和第三边沿锁存从输入缓冲器输出的命令地址信号，以产生并输出锁存信号；第一命令发生器，所述第一命令发生器被配置用于在时钟脉冲信号的第一边沿将从锁存电路输出的锁存信号译码，以产生并输出第一内部命令；以及第二命令发生器，所述第二命令发生器被配置用于在时钟脉冲信号的第三边沿将从锁存电路输出的锁存信号译码，以产生并输出第二内部命令。

根据一个实施例，一种命令译码器包括：锁存电路，所述锁存电路被配置用于在包括时钟脉冲信号的第一边沿、第二边沿、第三边沿以及第四边沿的持续时间内锁存具有地址信息和命令信息的命令地址信号以产生锁存信号，所述命令地址信号在时钟脉冲信号的第一边沿和第三边沿被锁存；第一译码器，所述第一译码器被配置用于在第一脉冲信号的脉冲产生的时刻将锁存信号译码，由此产生第一内部命令；以及第一脉冲信号发生器，所述第一脉冲信号发生器被配置用于在第一内部命令产生时产生包括与时钟脉冲的第一边沿同步产生的脉冲的第一脉冲信号。

根据一个实施例，一种命令译码器包括：输入缓冲器，所述输入缓冲器被配置用于根据参考电压而在时钟脉冲信号的第一边沿和第三边沿缓冲并接收具有地址信息和命令信息的命令地址信号；以及锁存电路，所述锁存电路被配置用于在时钟脉冲信号的第一边沿和第三边沿锁存从输入缓冲器输出的命令地址信号，以产生并输出锁存信号。

附图说明

结合附图和所附具体说明，本发明发明构思的实施例将更加清楚。

图1是说明LPDDR2芯片中所使用的典型命令译码器的配置的一个实例的框图。

图2是说明图1所示的典型命令译码器的操作的一个实例的时序图。

图3是说明根据一个实施例的命令译码器的配置的一个实例的框图。

图4是说明图3所示的命令译码器的第一脉冲信号发生器的一个实例的框图。

图5是说明图4所示的第一脉冲信号发生器的操作的一个实例的时序图。

图6是说明图3所示的命令译码器的操作的一个实例的时序图。

具体实施方式

以下参照附图描述实施例。在不脱离本公开的主旨和教导下，若干不同的形式和实施例是可行的，因此本公开不应被解释为限定于本文所列举的实施例。确切地说，提供这些实施例使得本公开充分与完整，并向本领域技术人员传达本发明的范围。在附图中，相同的附图标记或相同的参考标号在说明书中表示相同的元件。

本文使用的术语仅出于描述具体实施例的目的，不意在对实施例进行限定。如本文所使用的，单数形式“一个”以及“所述”意在包括复数形式，除非上下文明确另有所指。还将理解的是，术语“具有”、“包括”、“包含”在本文中使用时表示存在所列举的特征、步骤、操作、元件和/或组件，但是不排除存在或附加一个或更多个其他的特征、步骤、操作、元件、组件和/或它们的组。

将理解的是，当一个元件被提及与另一个元件“耦接”、“连接”，或“响应于”另一个元件，或位于另一个元件“上”时，其可以是直接与其他的元件耦接、连接，或直接响应于其他的元件，或直接位于其他的元件上，或者，还可以存在中间元件。相反地，当一个元件被提及与另一个元件“直接耦接”、“直接连接”，或“直接响应于”另一个元件，或“直接”位于另一个元件“上”时，则不存在中间元件。如本文所使用的，术语“和/或”包括相关的列出项中的一个或更多个的任意以及所有组合。

将理解的是，虽然在本文中可能使用了术语第一、第二等来描述不同的元件，但是不应由这些术语来限制这些元件。这些术语仅用于将元件彼此区分。因而，在不脱离本发明实施例的教导的情况下，可以将第一元件称为第二元件。

除非另有限定，否则本文使用的所有术语（包括技术术语和科技术语）具有与本发明实施例所属领域技术人员通常所理解的含义相同的含义。还将理解的是，如在通常使用的词典中所限定的那些术语，应被解释为含义与相关领域背景中的含义一致，而不应被解释得过于理想或超出正常理解，除非本文明确地有所限定。

图1是说明LPDDR2芯片中所使用的典型命令译码器的配置的框图，图2是说明图1所示的典型命令译码器的操作的时序图。

如图1和图2所示的，LPDDR2芯片中所使用的典型命令译码器可以包括输入缓冲器51、第一锁存电路52、第二锁存电路53、第一译码器54以及第二译码器55。输入缓冲器51可以响应于参考电压VREF而缓冲并接收第一至第十命令地址信号CA<1:10>。第一锁存电路52可以与时钟脉冲信号CLK同步地锁存来自输入缓冲器51的第一至第十命令地址信号CA<1:10>，由此产生第一至第十上升命令地址信号CAR<1:10>。第二锁存电路53可以与时钟脉冲信号CLK的下降沿同步地锁存来自输入缓冲器51的第一至第十命令地址信号CA<1:10>，由此产生第一至第十下降命令地址信号CAF<1:10>。

第一译码器54可以与上升脉冲信号RPUL同步地将第一至第十上升命令地址信号CAR<1:10>译码，由此产生第一内部命令INTCMD1。第二译码器55可以与下降脉冲信号FPUL同步地将第一至第十下降命令地址信号CAF<1:10>译码，由此产生第二内部命令INTCMD2。上升脉冲信号RPUL可以是与时钟脉冲信号CLK的上升沿同步产生的冲激信号，下降脉冲信号FPUL可以是与时钟脉冲信号CLK的下降沿同步产生的冲激信号。

再参见图2，如上所述，输入缓冲器51可以响应于参考电压VREF而缓冲并接收第一至第十命令地址信号CA<1:10>。在时钟脉冲信号CLK的第一上升沿时刻T11接收的命令地址信号（例如，信号X1）可以用于第一内部命令INTCMD1的产生，在时钟脉冲信号CLK的第一下降沿时刻T12接收的命令地址信号（例如，信号Y1）可以用于第二内部命令INTCMD2的产生。

第一锁存电路52可以与时钟脉冲信号CLK的第一上升沿同步地锁存信号X1，由此输出信号X2作为第一至第十上升命令地址信号CAR<1:10>。第一译码器54可以与上升脉冲信号RPUL同步地将信号X2译码，由此产生信号X3作为第一内部命令INTCMD1。

相似地，第二锁存电路53可以与时钟脉冲信号CLK的第一下降沿同步地锁存信号Y1，由此输出信号Y2作为第一至第十下降命令地址信号CAF<1:10>。第二译码器55可以与下降脉冲信号FPUL同步地将信号Y2译码，由此产生信号Y3作为第二内部命令INTCMD2。

如上所述，在单个CAS（列地址信号）到CAS延迟时间（tCCD）时段中，所述典型命令译码器可能仅产生单个第一内部命令INTCMD1和单个第二内部命令INTCMD2。因而，在单个tCCD时段中，第一锁存电路52、第二锁存电路53、第一译码器54以及第二译码器55可能会在时钟脉冲信号CLK的第二上升沿时刻T13和第二下降沿时刻T14根据从输入缓冲器51接收的第一至第十命令地址信号CA<1:10>而不必要地产生不操作脉冲（NOP）。这可能导致命令译码器的功耗增加。另外，在单个tCCD时段中，T15是时钟脉冲信号CLK的第三上升沿。

另外，根据在LPDDR2中提供的规范，与第一内部命令INTCMD1和第二内部命令INTCMD2有关的信息可以基本上被包括在第一至第十命令地址信号CA<1:10>之中的第一至第五命令地址信号CA<1:5>中。

图3是说明根据一个实施例的命令译码器的配置的一个实例的框图。

如图3所示的，根据一个实施例的命令译码器可以被配置成包括输入缓冲器1、锁存电路2、第一命令发生器3以及第二命令发生器4。第一命令发生器3可以包括第一脉冲信号发生器31和第一译码器32。相似地，第二命令发生器4可以包括第二脉冲信号发生器41和第二译码器42。

输入缓冲器1可以响应于参考电压VREF而缓冲并接收第一至第五命令地址信号CA<1:5>。具体地，在包括构成时钟脉冲信号CLK的两个脉冲周期的单个tCCD持续时间内，输入缓冲器1可以经由五个引脚接收具有与命令和地址有关的信息的第一至第五命令地址信号CA<1:5>。第一至第五命令地址信号CA<1:5>中的每个可以被生成为在单个tCCD持续时间内在时钟脉冲信号CLK的第一上升沿和第二上升沿具有命令信息，以及在单个tCCD持续时间内在时钟脉冲信号CLK的第一下降沿和第二下降沿具有地址信息。

锁存电路2可以与时钟脉冲信号CLK的上升沿同步地锁存从输入缓冲器1输出的第一至第五命令地址信号CA<1:5>，由此输出锁存信号CAR<1:5>。更具体地，在单个tCCD持续时间内，锁存电路2可以与时钟脉冲信号CLK的第一上升沿同步地锁存从输入缓冲器1输出的第一至第五命令地址信号CA<1:5>，由此输出锁存信号CAR<1:5>。另外，在单个tCCD持续时间内，锁存电路2可以与时钟脉冲信号CLK的第二上升沿同步地锁存从输入缓冲器1输出的第一至第五命令地址信号CA<1:5>，由此输出锁存信号CAR<1:5>。

第一脉冲信号发生器31可以产生第一脉冲信号PUL1，所述第一脉冲信号PUL1在第一内部命令INTCMD1产生的时段响应于上升脉冲信号RPUL和下降脉冲信号FPUL而产生。在单个tCCD持续时间内，第一脉冲信号PUL1可以包括与时钟脉冲信号CLK的第一上升沿同步产生的脉冲。

第一译码器32可以在第一脉冲信号PUL1的脉冲产生的时刻将锁存信号CAR<1:5>译码，由此产生第一内部命令INTCMD1。在第一脉冲信号PUL1包括在单个tCCD持续时间内与时钟脉冲信号CLK的第一上升沿同步产生的脉冲的情况下，第一译码器32可以将在单个tCCD持续时间内在时钟脉冲信号CLK的第一上升沿产生的锁存信号CAR<1:5>译码，由此产生第一内部命令INTCMD1。

由于第一脉冲信号PUL1包括与时钟脉冲信号CLK的第一上升沿同步产生的脉冲，所以在单个tCCD持续时间内第一译码器32无需将不必要的锁存信号译码。因此，第一译码器32可以操作成最小化其功耗。

第二脉冲信号发生器41可以产生第二脉冲信号PUL2，所述第二脉冲信号PUL2在第二内部命令INTCMD2产生的时段中响应于上升脉冲信号RPUL和下降脉冲信号FPUL而产生。第二脉冲信号PUL2可以包括在单个tCCD持续时间内与时钟脉冲信号CLK的第二上升沿同步产生的脉冲。

第二译码器42可以在第二脉冲信号PUL2的脉冲产生的时刻将锁存信号CAR<1:5>译码，由此产生第二内部命令INTCMD2。在第二脉冲信号PUL2包括在单个tCCD持续时间内与时钟脉冲信号CLK的第二上升沿同步产生的脉冲的情况下，第二译码器42可以将在单个tCCD持续时间内在时钟脉冲信号CLK的第二上升沿产生的锁存信号CAR<1:5>译码，由此产生第二内部命令INTCMD2。

由于第二脉冲信号PUL2包括与时钟脉冲信号CLK的第二上升沿同步产生的脉冲，所以在单个tCCD持续时间内第二译码器42无需将不必要的锁存信号译码。因此，第二译码器42可以操作成最小化其功耗。

图4是说明图3所示的命令译码器的第一脉冲信号发生器31的框图，图5是说明图4所示的第一脉冲信号发生器31的操作的时序图。

如图4所示的，第一脉冲信号发生器31可以被配置成包括标识信号发生器311、复位信号发生器312、持续时间信号发生器313、掩蔽信号发生器314以及缓冲器315。标识信号发生器311可以产生在第一内部命令INTCMD1产生的持续时间内被使能成逻辑高电压电平的标识信号FLAG。复位信号发生器312可以在标识信号FLAG被使能成逻辑高电压电平的持续时间内缓冲下降脉冲信号FPUL，由此产生第一复位信号RESET1。持续时间信号发生器313可以接收第一复位信号RESET1、通过将上升脉冲信号RPUL反相（RPULB是反相的RPUL）而产生的第一设置信号SET1、以及上升脉冲信号RPUL，由此产生在单个tCCD持续时间内在时钟脉冲信号CLK的第二上升沿进行电平转换的第一持续时间信号PD1和第二持续时间信号PD2。掩蔽信号发生器314可以响应于第一复位信号RESET1、下降脉冲信号FPUL、第一持续时间信号PD1以及第二持续时间信号PD2而产生从时钟脉冲信号CLK的第一下降沿到第二下降沿被禁止的第一掩蔽信号MSKP1。缓冲器315可以响应于第一掩蔽信号MSKP1而缓冲上升脉冲信号RPUL，由此产生第一脉冲信号PUL1。上升脉冲信号RPUL可以包括与时钟脉冲信号CLK的上升沿同步产生的脉冲，下降脉冲信号FPUL可以包括与时钟脉冲信号CLK的下降沿同步产生的脉冲。如图4所示的，PWRUPB信号是反相的加电信号。

现在，在单个tCCD持续时间具有从电平转换时刻T21到电平转换时刻T25的持续时间的情况下，参照图5来描述第一脉冲信号发生器31的操作。电平转换时刻T21可以与时钟脉冲信号CLK的第一上升沿相对应，电平转换时刻T22可以与时钟脉冲信号CLK的第一下降沿相对应。此外，电平转换时刻T23可以与时钟脉冲信号CLK的第二上升沿相对应，电平转换时刻T24可以与时钟脉冲信号CLK的第二下降沿相对应。另外，电平转换时刻T25可以与时钟脉冲信号CLK的第三上升沿相对应。

标识信号发生器311可以接收第一内部命令INTCMD1以产生从电平转换时刻T21到电平转换时刻T25被使能成逻辑高电压电平的标识信号FLAG。稍后将描述与第一内部命令INTCMD1的产生有关的操作。

持续时间信号发生器313可以接收第一复位信号RESET1和第一设置信号SET1以产生第一持续时间信号PD1和第二持续时间信号PD2。因为第一设置信号SET1可以通过将上升脉冲信号RPUL反相来产生，所以第一设置信号SET1可以包括与在单个tCCD持续时间内的电平转换时刻T21和电平转换时刻T23同步产生的反相脉冲。从复位信号发生器312输出的第一复位信号RESET1可以包括与在单个tCCD持续时间内的电平转换时刻T22和电平转换时刻T24同步产生的脉冲。构成持续时间信号发生器313的第一级的输出节点nd31可以在每当第一设置信号SET1的反相脉冲被输入到持续时间信号发生器313时被上拉成具有逻辑高电压电平。相反地，构成持续时间信号发生器313的第一级的输出节点nd31可以在每当第一复位信号RESET1的脉冲被输入到持续时间信号发生器313时被下拉成具有逻辑低电压电平。输出节点nd31处的信号可以响应于上升脉冲信号RPUL而变成第一持续时间信号PD1和第二持续时间信号PD2。在这种情况下，第一持续时间信号PD1可以在电平转换时刻T23从逻辑高电压电平变成逻辑低电压电平，第二持续时间信号PD2可以在电平转换时刻T23从逻辑低电压电平变成逻辑高电压电平。

掩蔽信号发生器314可以在第一持续时间信号PD1具有逻辑高电压电平时将第一复位信号RESET1传送为第二复位信号RESET2。另外，掩蔽信号发生器314可以在第二持续时间信号PD2具有逻辑高电压电平时将下降脉冲信号FPUL传送为第二设置信号SET2。第二复位信号RESET2可以包括与电平转换时刻T22同步产生的脉冲，第二设置信号SET2可以包括与电平转换时刻T24同步产生的反相脉冲。因而，由于掩蔽信号发生器314的内部节点nd32可以在电平转换时刻T22被下拉成具有逻辑低电压电平，并且可以在电平转换时刻T24被上拉成具有逻辑高电压电平，所以第一掩蔽信号MSKP1可以从电平转换时刻T22到电平转换时刻T24被禁止成具有逻辑低电压电平。

缓冲器315可以在第一掩蔽信号MSKP1被使能成逻辑高电压电平的持续时间内缓冲上升脉冲信号RPUL，由此产生第一脉冲信号PUL1。即，当第一掩蔽信号MSKP1被禁止成逻辑低电压电平时，上升脉冲信号RPUL的脉冲不能被传送为第一脉冲信号PUL1。因此，第一脉冲信号PUL1可以仅包括与在单个tCCD持续时间内的电平转换时刻T21（或T25）同步产生的脉冲。

如上所述，第一脉冲信号发生器31可以除去上升脉冲信号RPUL的在单个tCCD持续时间内与时钟脉冲信号CLK的第二上升沿（例如，电平转换时刻T23）同步产生的脉冲。即，第一脉冲信号发生器31可以仅提取上升脉冲信号RPUL的在单个tCCD持续时间内与时钟脉冲信号CLK的第一上升沿（例如，电平转换时刻T21或T25）同步产生的脉冲，由此仅将提取的脉冲传送至第一脉冲信号PUL1。

图6是说明图3所示的命令译码器的操作的一个实例的时序图。

参见图6，第一至第五命令地址信号CA<1:5>中的每个可以包括在单个tCCD持续时间内被顺序地输入到输入缓冲器1的信号X11、X12、Y11以及Y12。信号X11可以被生成为对应于参照图1和图2所描述的第一至第十命令地址信号CA<1:10>之中与时钟脉冲信号CLK的上升沿同步接收的第一至第五命令地址信号CA<1:5>，信号X12可以被生成为对应于参照图1和图2所描述的第一至第十命令地址信号CA<1:10>之中与时钟脉冲信号CLK的上升沿同步接收的第六至第十命令地址信号CA<6:10>。另外，信号Y11可以被生成为对应于参照图1和图2所描述的第一至第十命令地址信号CA<1:10>之中与时钟脉冲信号CLK的下降沿同步接收的第一至第五命令地址信号CA<1:5>，信号Y12可以被生成为对应于参照图1和图2所描述的第一至第十命令地址信号CA<1:10>之中与时钟脉冲信号CLK的下降沿同步接收的第六至第十命令地址信号CA<6:10>。因而，仅信号X11和Y11就可以包括与第一内部命令INTCMD1和第二内部命令INTCMD2有关的信息。

锁存电路2可以与时钟脉冲信号CLK的上升沿同步地锁存从输入缓冲器1输出的第一至第五命令地址信号CA<1:5>，由此产生并输出锁存信号CAR<1:5>。因此，锁存电路2可以锁存与电平转换时刻T21同步产生的信号X11以输出信号X13，并且可以锁存与电平转换时刻T23同步产生的信号Y11以输出信号Y13。

第一脉冲信号发生器31可以产生从电平转换时刻T22到电平转换时刻T24被禁止成具有逻辑低电压电平的第一掩蔽信号MSKP1，并且可以响应于第一掩蔽信号MSKP1而产生仅包括与单个tCCD持续时间内的第一上升沿（例如，电平转换时刻T21）同步产生的脉冲的第一脉冲信号PUL1。因此，因为第一译码器32仅在单个tCCD持续时间内的第一上升沿（例如，仅在电平转换时刻T21）响应于第一脉冲信号PUL1的脉冲而将锁存信号CAR<1:5>译码，所以第一内部命令INTCMD1可以在例如单个tCCD持续时间内的从电平转换时刻T21到电平转换时刻T25的时段内产生。

另外，第二脉冲信号发生器41可以响应于在单个tCCD持续时间内的电平转换时刻T22至电平转换时刻T24的时段内被使能成具有逻辑高电压电平的第二掩蔽信号MSKP2而产生仅包括与电平转换时刻T23同步产生的脉冲的第二脉冲信号PUL2。因而，因为第二译码器42仅在单个tCCD持续时间内的第二上升沿（例如，仅在电平转换时刻T23）响应于第二脉冲信号PUL2的脉冲而将锁存信号CAR<1:5>译码，所以第二内部命令INTCMD2可以在从电平转换时刻T23到下一电平转换时刻T23的时段内产生。

根据以上所示的实施例，命令译码器可以仅利用第一至第五命令地址信号CA<1:5>来产生第一内部命令INTCMD1和第二内部命令INTCMD2。即，与典型的命令译码器相比，根据所述实施例的命令译码器可以被设计成将施加有命令地址信号CA<1:5>的输入引脚的数目减小一半。因此，可以显著地减小封装成本。另外，根据实施例的命令译码器可以利用第一掩蔽信号MSKP1和第二掩蔽信号MSKP2而仅将在每个时钟边沿的时刻输入的第一至第五命令地址信号CA<1:5>之中包括命令信息的信号锁存并译码。结果，可以降低命令译码器的功耗。

以上出于说明性目的公开了本发明构思的实施例。本领域的技术人员将要理解的是，在不脱离如所附权利要求所公开的本发明构思的范围与主旨的情况下，可以进行各种修改、增加以及替换。

Claims (20)

1.一种命令译码器，包括：

输入缓冲器，所述输入缓冲器被配置用于根据参考电压而在时钟脉冲信号的第一边沿、第二边沿、第三边沿以及第四边沿缓冲并接收具有地址信息和命令信息的命令地址信号；

锁存电路，所述锁存电路被配置用于在所述时钟脉冲信号的第一边沿和第三边沿锁存从所述输入缓冲器输出的命令地址信号，以产生并输出锁存信号；

第一命令发生器，所述第一命令发生器被配置用于在所述时钟脉冲信号的第一边沿将从所述锁存电路输出的锁存信号译码，以产生并输出第一内部命令；以及

第二命令发生器，所述第二命令发生器被配置用于在所述时钟脉冲信号的第三边沿将从所述锁存电路输出的锁存信号译码，以产生并输出第二内部命令。

2.如权利要求1所述的命令译码器，其中，所述时钟脉冲信号的第一边沿和第三边沿是上升沿，所述时钟脉冲信号的第二边沿和第四边沿是下降沿。

3.如权利要求1所述的命令译码器，其中，所述第一命令发生器包括：

第一译码器，所述第一译码器被配置用于在第一脉冲信号的脉冲产生的时刻将所述锁存信号译码，由此产生所述第一内部命令；以及

第一脉冲信号发生器，所述第一脉冲信号发生器被配置用于在所述第一内部命令产生时产生包括与所述时钟脉冲信号的第一边沿同步出现的脉冲的所述第一脉冲信号。

4.如权利要求3所述的命令译码器，其中，所述第一脉冲信号发生器响应于第一掩蔽信号而缓冲包括与所述时钟脉冲信号的第一边沿和第三边沿同步产生的脉冲的上升脉冲信号，由此产生所述第一脉冲信号。

5.如权利要求4所述的命令译码器，其中，所述第一掩蔽信号被禁止以除去所述上升脉冲信号的与所述时钟脉冲信号的第三边沿同步产生的脉冲。

6.如权利要求3所述的命令译码器，其中，所述第一脉冲信号发生器包括：

标识信号发生器，所述标识信号发生器被配置用于产生在所述第一内部命令产生时被使能的标识信号；

复位信号发生器，所述复位信号发生器被配置用于在所述标识信号被使能时缓冲包括与所述时钟脉冲信号的第二边沿和第四边沿同步产生的脉冲的下降脉冲信号，以产生第一复位信号；

持续时间信号发生器，所述持续时间信号发生器被配置用于响应于所述第一复位信号、包括在所述时钟脉冲信号的第一边沿和第三边沿产生的脉冲的上升脉冲信号、以及通过将所述上升脉冲信号反相所产生的第一设置信号，而产生在所述时钟脉冲信号的第三边沿执行电平转换的第一持续时间信号和第二持续时间信号；

掩蔽信号发生器，所述掩蔽信号发生器被配置用于响应于所述第一复位信号、所述下降脉冲信号、所述第一持续时间信号、以及所述第二持续时间信号，而产生从所述时钟脉冲信号的第二边沿到第四边沿被禁止的第一掩蔽信号；以及

缓冲器，所述缓冲器被配置用于响应于所述第一掩蔽信号而缓冲所述上升脉冲信号，以产生第一脉冲信号。

7.如权利要求1所述的命令译码器，其中，所述第二命令发生器包括：

第二译码器，所述第二译码器被配置用于在第二脉冲信号的脉冲出现的时刻将所述锁存信号译码，由此产生所述第二内部命令；以及

第二脉冲信号发生器，所述第二脉冲信号发生器用于在所述第二内部命令产生时产生包括与所述时钟脉冲信号的第二边沿同步出现的脉冲的所述第二脉冲信号。

8.如权利要求7所述的命令译码器，其中，所述第二脉冲信号发生器响应于第二掩蔽信号而缓冲包括与所述时钟脉冲信号的第二边沿和第四边沿同步产生的脉冲的下降脉冲信号，由此产生所述第二脉冲信号。

9.如权利要求8所述的命令译码器，其中，所述第二掩蔽信号被禁止以除去所述下降脉冲信号的与所述时钟脉冲信号的第四边沿同步产生的脉冲。

10.一种命令译码器，包括：

锁存电路，所述锁存电路被配置用于在包括时钟脉冲信号的第一边沿、第二边沿、第三边沿以及第四边沿的持续时间内锁存具有地址信息和命令信息的命令地址信号以产生锁存信号，所述命令地址信号在所述时钟脉冲信号的第一边沿和第三边沿被锁存；

第一译码器，所述第一译码器被配置用于在第一脉冲信号的脉冲出现的时刻将所述锁存信号译码，由此产生第一内部命令；以及

第一脉冲信号发生器，所述第一脉冲信号发生器被配置用于在所述第一内部命令产生时产生包括与所述时钟脉冲信号的第一边沿同步出现的脉冲的所述第一脉冲信号。

11.如权利要求10所述的命令译码器，其中，所述时钟脉冲信号的第一边沿和第三边沿是上升沿，所述时钟脉冲信号的第二边沿和第四边沿是下降沿。

12.如权利要求10所述的命令译码器，其中，所述第一脉冲信号发生器响应于第一掩蔽信号而缓冲包括与所述时钟脉冲信号的第一边沿和第三边沿同步产生的脉冲的上升脉冲信号，由此产生所述第一脉冲信号。

13.如权利要求12所述的命令译码器，其中，所述第一掩蔽信号被禁止以除去所述上升脉冲信号的与所述时钟脉冲信号的第三边沿同步产生的脉冲。

14.如权利要求10所述的命令译码器，其中，所述第一脉冲信号发生器包括：

标识信号发生器，所述标识信号发生器被配置用于产生在所述第一内部命令产生时被使能的标识信号；

复位信号发生器，所述复位信号发生器被配置用于在所述标识信号被使能时缓冲包括与所述时钟脉冲信号的第二边沿和第四边沿同步产生的脉冲的下降脉冲信号，以产生第一复位信号；

持续时间信号发生器，所述持续时间信号发生器被配置用于响应于所述第一复位信号、包括在所述时钟脉冲信号的第一边沿和第三边沿产生的脉冲的上升脉冲信号、以及通过将所述上升脉冲信号反相所产生的第一设置信号，而产生在所述时钟脉冲信号的第三边沿执行电平转换的第一持续时间信号和第二持续时间信号；

掩蔽信号发生器，所述掩蔽信号发生器被配置用于响应于所述第一复位信号、所述下降脉冲信号、所述第一持续时间信号以及所述第二持续时间信号，而产生从所述时钟脉冲信号的第二边沿到第四边沿被禁止的第一掩蔽信号；以及

缓冲器，所述缓冲器被配置用于响应于所述第一掩蔽信号而缓冲所述上升脉冲信号，以产生第一脉冲信号。

15.如权利要求10所示的命令译码器，还包括：

第二译码器，所述第二译码器被配置用于在第二脉冲信号的脉冲出现的时刻将所述锁存信号译码，由此产生第二内部命令；以及

第二脉冲信号发生器，所述第二脉冲信号发生器被配置用于在所述第二内部命令产生时产生包括与所述时钟脉冲信号的第二边沿同步出现的脉冲的所述第二脉冲信号。

16.如权利要求15所述的命令译码器，其中，所述第二脉冲信号发生器响应于第二掩蔽信号而缓冲包括与所述时钟脉冲信号的第二边沿和第四边沿同步产生的脉冲的下降脉冲信号，由此产生所述第二脉冲信号。

17.如权利要求16所述的命令译码器，其中，所述第二掩蔽信号被禁止以除去所述下降脉冲信号的与所述时钟脉冲信号的第四边沿同步产生的脉冲。

18.一种命令译码器，包括：

输入缓冲器，所述输入缓冲器被配置用于根据参考电压而在时钟脉冲信号的第一边沿和第三边沿缓冲并接收具有地址信息和命令信息的命令地址信号；以及

锁存电路，所述锁存电路被配置用于在所述时钟脉冲信号的第一边沿和第三边沿将从所述输入缓冲器输出的命令地址信号锁存，以产生并输出锁存信号。

19.如权利要求18所述的命令译码器，还包括：

第一命令发生器，所述第一命令发生器被配置用于在所述时钟脉冲信号的第一边沿将从所述锁存电路输出的锁存信号译码，以产生并输出第一内部命令。

20.如权利要求19所述的命令译码器，还包括：

第二命令发生器，所述第二命令发生器被配置用于在所述时钟脉冲信号的第三边沿将从所述锁存电路输出的锁存信号译码，以产生并输出第二内部命令。

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