JP3786537B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、詳しくはボード実装後に行われる導通試験のテストコマンドが入力されると該テストモードに移行する半導体装置に好適な半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置においては、製品出荷前に各種のテストが行われてテストに合格したものが製品となって出荷される。例えば、半導体記憶装置の出荷前のテストは、ある入力ピンに通常の値より高い値の電圧（いわゆるスーパー・ハイ電圧）を加えることによって、該半導体記憶装置をテストモードにし、各種のコマンドやデータ等を該装置に入力して各種のテストが実行されている。
【０００３】
しかしなから、高電圧回路が必要になること及び試験装置が高くなること等の理由で、スーパー・ハイ電圧を使用してテストモードにする方法に代えて、ユーザが使用しない特殊なアドレスを使ってテストモードにする方法が考えられている。例えば、事前にユーザに対して使用の禁止を提示しているコマンド（いわゆるイリーガルコマンド）をテストモードへのエントリーコマンドとし、そのイリーガルコマンドを使ってテストモードにするものである。
【０００４】
一方、近年、ボードの実装効率を上げるために半導体デバイスのパッケージも小型化が要求され、そのパッケージにおいてはチップサイズパッケージ（ＣＳＰ）が普及している。このＣＳＰ、例えばグリッドアレイ型ＣＳＰは、一般にパッケージの一側面に端子（はんだボール）が格子状に配列されていて、その端子が配列されている一側面をボード上の微細化された配線パターンに対して接続（実装）する。このＣＳＰの出現は、端子間隔が益々狭く多ピン化の一途をたどるパッケージをボード上の微細化された配線パターンに対して接続（実装）するのを可能している。
【０００５】
ところで、一般にボードに各半導体デバイスを実装した時、パッケージの端子とボード上の配線との間で確実に接続（導通）されているか否かの検査が行われている。この検査は導通試験ともいわれ、従来ではプローブを端子とボード上の配線に当てて導通の有無を検査している。
【０００６】
従って、このＣＳＰにおいてもボードに実装した時、ＣＳＰの端子とボード上の配線との間で確実に接続（導通）されているか否か検査する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＣＳＰをボードに実装した時、ＣＳＰの端子はＣＳＰとボードとの間に隠れてしまいプローブ等を当てて導通試験を行うことができなかった。又、仮にプローブを当てて試験が行えたとしても、ＣＳＰは一般的に端子が多く多ピンであるため、一つ一つプローブを当てて導通試験を行うことは効率が非常に悪い。
【０００８】
そこで、ＣＳＰをボードに実装した状態で、同ＣＳＰに収容された半導体装置に対してボード上の配線から何らかの信号を送出し、その信号に対する応答を確認することによって、ＣＳＰの各端子がボード上の配線と接続（導通）されているかを検査する方法が考えられている。
【０００９】
このボードに実装した後に行われる試験は、前記した出荷前（ボードに実装される前）に半導体装置自身の性能及び耐久試験等の試験とその性質上相違することからテストモードへのエントリー方法を代えることが好ましい。
【００１０】
つまり、出荷前の試験におけるテストモードのエントリーでは、多数（例えば１５個）の信号の組み合わせからなるイリーガルコマンドを使用して通常使用中に誤エントリーされないようにしている。一方、実装後の導通試験におけるテストモードのエントリーでは、出荷前の試験のように多数の信号の組み合わせからなるイリーガルコマンドを使用したときエントリーされない場合が生じる。詳述すると、実装後の導通試験は、パッケージの各端子とボードの配線との接続を検査するものであるので、ボードの配線に接続されていない端子が存在することを考慮する必要がある。その結果、テストモードのためのイリーガルコマンドを多数（例えば１５個）の信号の組み合わせから構成すると、そのイリーガルコマンドを構成する信号を入力する端子が接続されていない場合が生じる。これは、イリーガルコマンドを構成する信号が多いほど確率が高くなる。
【００１１】
従って、実装後に行う導通試験のテストモードをエントリーする場合には、出荷前に行う各試験のテストモードのためのイリーガルコマンドを構成する信号の数より、少ないほど好ましいことがわかる。
【００１２】
しかしながら、信号の数が少ないと偶発的に導通試験のテストモードの組み合わせが発生する確率が高くなることを意味する。従って、通常使用時に導通試験のテストモードが誤エントリーされる確率が高くなるといった問題が生じる。
【００１３】
本発明は上記問題点を解消するためになされたものであって、その目的は通常使用中には該テストモードにエントリーされにくい半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明によれば、電源投入後、電源投入信号により第１動作モードへのエントリーを保持する第１及び第２ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、次いで前記第２ラッチ回路を前記外部信号の論理レベルの変化に応答して初期セットされた状態から反転し保持して前記第１動作モード信号の出力を停止し、以降電源を切るまで前記第１動作モード信号の出力停止状態を維持する第１動作モードエントリー回路を有し、前記電源投入後に１度だけ前記第１動作モードにエントリーされるため、通常の使用時の前に１度だけ第１動作モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
請求項２の発明によれば、電源投入後、電源投入信号により第１動作モードへのエントリーを禁止する第２ラッチ回路が初期セットされ、複数の外部信号の論理レベルの組み合わせに応答して第１動作モード信号を出力し、次いで前記外部信号の特定の論理レベルの変化に応答して前記第２ラッチ回路を初期セットされた状態から反転し保持して前記第１動作モード信号の出力を禁止し、以降電源を切るまで前記第１動作モード信号の出力禁止状態を維持する第１動作モードエントリー回路を有し、前記電源投入後に１度だけ前記第１動作モードにエントリーされる。
請求項３の発明によれば、特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、外部信号の特定の論理レベルを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する。
請求項４の発明によれば、特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、複数の外部信号の論理レベルの第１の組み合わせを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する。
【００１５】
請求項５の発明によれば、第１動作モード信号に応答して外部配線との導通試験が通常の使用時の前に１度だけ実行されるため、通常の使用に障害になることはない。
請求項６〜８の発明によれば、特定の外部コマンドは試験以外の動作のためのコマンドであって電源投入後、極めて早い時期に外部装置から出力されることから、第１モードに入る確率は極めて低くすることができ、第２動作モードに基づく通常の動作を直ちに実行することができる。
請求項９の発明によれば、第１モードエントリー回路は、電源投入時から特定の外部コマンド入力時までの間に、論理レベルが第１の組み合わせの複数の外部信号が入力された時のみ第１動作モード信号を出力するため、特定の外部コマンド入力後に第１動作モードに誤エントリーすることが防がれる。
請求項１０の発明によれば、複数の外部信号は、コラムアドレスストローブ信号、チップセレクト信号及びクロックイネーブル信号である。したがって、３つという非常に少ない数の信号の組み合わせで第１モードにエントリーすることができる。
請求項１１の発明によれば、複数の外部信号の数は、出荷前試験モードのエントリのために入力する外部信号の数より少ないので、第１動作モードにエントリーしやすい。
請求項１２の発明によれば、複数の外部信号のいずれか１つは、コラムアドレスストローブ信号である。
【００１６】
請求項１３の発明によれば、第１動作モードエントリー回路は、組み合わせを検知して第１動作モード開始信号を出力する第１の判定部と、組み合わせからの変化を検知して第１動作モード終了信号を出力する第２の判定部と、第１動作モード開始信号に応答して第１動作モード信号を出力し、第１動作モード終了信号に応答して第１動作モード信号の出力を停止する第１動作モード判定部を有する。
請求項１４の発明によれば、複数の外部信号のうちのいずれか１つはコラムアドレスストローブ信号である。
請求項１５の発明によれば、第２の判定部は、第１動作モード終了信号を保持するラッチ回路を有する。
請求項１６の発明によれば、第１動作モード終了信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持する。
【００１７】
請求項１７の発明によれば、第２動作モード信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持する。
請求項１８の発明によれば、第２動作モード認識部は、特定のコマンドを保持するラッチ回路を有する。したがって、電源が切れるまで第２動作モード信号の出力状態が維持される。
請求項１９の発明によれば、第２動作モード認識部は、第２動作モード信号に応答してラッチ回路をコマンド入力端子から切り離すスイッチを有する。したがって、特定のコマンド以降に入力されるコマンドは受け付けられないため、第２動作モード信号の出力状態が維持される。
【００１８】
請求項２０に記載の発明によれば、第１動作モード信号及び第２動作モード信号の少なくともいずれか一方に応答してアクティブ電源発生回路が活性化される。従って、回路規模の拡大を抑えることかできる。
【００２１】
【発明の実施の形態】
以下、本発明を半導体装置としての半導体記憶装置に具体化した実施形態を図１〜図６に従って説明する。
【００２２】
図１は、半導体記憶装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に設けられたテストモードエントリー回路の回路図である。図１において、テストモードエントリー回路は、電源投入検出回路としてのスタータ回路１１、通常動作モード認識回路部１２、テストモード認識回路部１３及びテストモード判定回路部１４を備えている。
【００２３】
スタータ回路１１は、図３に示すように、ＮＭＯＳトランジスタT1と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路を外部電源電圧Vccが供給される電源線とグランド電圧が供給される電源線との間に接続させている。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタT1のゲート端子に供給されている。ＮＭＯＳトランジスタT1のドレイン端子は抵抗R3を介して外部電源電圧Vccが供給される電源線に接続されている。ＮＭＯＳトランジスタT1のソース端子はグランド電圧が供給される電源線に接続されている。
【００２４】
従って、図５に示すように、外部装置からＳＤＲＡＭに外部電源電圧Vccが投入され、その外部電源電圧Vccが基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源電圧Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタT1がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタT1のドレイン端子の電位は、ＬレベルからＨレベル、続いてＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタT1のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路１１は、外部電源Vccが投入されると、外部電源電圧Vccが基準の電圧値に到達する前までに、ＬレベルからＨレベルに立ち上がり、再びＨレベルからＬレベルに立ち下がる電源投入信号φonを通常動作モード認識回路部１２及びテストモード認識回路部１３に出力する。
【００２５】
通常動作モード認識回路部１２は、第２モードとしての通常動作モードであってオールプリチャージ（ＰＡＬＬ）モードを検出する回路である。通常動作モード認識回路部１２は、外部装置からクロック信号CLK、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを入力端子を介して入力し、その各信号に基づいて検出する。尚、各信号/CS、/RAS、/CAS、/WEの「／」は、負論理の信号を表し、その他は正論理の信号を表す。そして、通常動作モード認識回路部１２は、クロック信号CLKに基づいて、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを外部装置から取り込み、その取り込んだ各信号の組み合わせが予め定めたオールバンクプリチャージ（ＰＡＬＬ）コマンドの組み合わせかどうか判定するようになっている。
【００２６】
ＰＡＬＬコマンドは、ＳＤＲＡＭに出力される通常コマンドの１つであって、全てのバンクをプリチャージさせるためのコマンドである。そして、ＰＡＬＬコマンドは電源投入後、外部装置から出力されるリードコマンド、ライトコマンド等の前に発行するアクティブコマンドより前に発行される。そして、その取り込んだ各信号の組み合わせがＰＡＬＬコマンドの組み合わせであるとき、通常動作モード認識回路部１２はＰＡＬＬコマンドを外部装置から入力した旨の第２モード検出信号としてのＨレベルの通常動作モード検出信号φsxを出力する。又、通常動作モード認識回路部１２はＰＡＬＬコマンド以外の組み合わせの信号であるとき、ＰＡＬＬコマンドではない旨のＬレベルの通常動作モード検出信号φsxを出力する。
【００２７】
そして、本実施形態では、チップセレクト信号/CSがＬレベル、ロウアドレスストローブ信号/RASがＬレベル、コラムアドレスストローブ信号/CASがＨレベル及びライトイネーブル信号/WEがＬレベルのとき、ＰＡＬＬコマンドとしている。
【００２８】
図２は、通常動作モード認識回路部１２の回路構成を説明するための回路図である。図２において、通常動作モード認識回路部１２は、第１〜第４ラッチ回路２１〜２４を備えている。第１ラッチ回路２１は、ロウアドレスストローブ信号/RASをインバータ回路２５及びＮＭＯＳトランジスタよりなる第１ゲートトランジスタTG1を介して入力しラッチする。そのラッチしたロウアドレスストローブ信号/RASはインバータ回路２６を介してナンド回路２７に入力される。
【００２９】
第２ラッチ回路２２は、コラムアドレスストローブ信号/CASをインバータ回路２８及びＮＭＯＳトランジスタよりなる第２ゲートトランジスタTG2を介して入力しラッチする。そのラッチしたコラムアドレスストローブ信号/CASはナンド回路２７に入力される。
【００３０】
第３ラッチ回路２３は、ライトイネーブル信号/WEをインバータ回路２９及びＮＭＯＳトランジスタよりなる第３ゲートトランジスタTG3を介して入力しラッチする。そのラッチしたライトイネーブル信号/WEはインバータ回路２９ａを介してナンド回路２７に入力される。
【００３１】
第４ラッチ回路２４は、チップセレクト信号/CSをインバータ回路３０及びＮＭＯＳトランジスタよりなる第４ゲートトランジスタTG4を介して入力しラッチする。そのラッチしたチップセレクト信号/CSはインバータ回路３１を介してナンド回路２７に入力される。
【００３２】
ナンド回路２７は、ロウアドレスストローブ信号/RASを反転させた信号、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びチップセレクト信号/CSを反転させた信号を入力し、各信号が全てＨレベルの時にＬレベルの信号を出力する。つまり、ロウアドレスストローブ信号/RAS、ライトイネーブル信号/WE及びチップセレクト信号/CSがＬレベル、コラムアドレスストローブ信号/CASがＨレベルの時（即ち、外部装置からＰＡＬＬコマンドが入力された時）、ナンド回路２７はＬレベルの信号SG1を出力する。尚、ナンド回路２７は、各信号のうち少なくとも１つの信号がＬレベルの時には、ナンド回路２７はＨレベルの信号を出力する。
【００３３】
ナンド回路２７の出力信号SG1は、インバータ回路３２を介して反転されて通常動作モード検出信号φsxとして出力される。従って、外部装置からＰＡＬＬコマンドが入力された時、通常動作モード検出信号φsxはＨレベルとなり、外部装置からＰＡＬＬコマンド以外のコマンドが入力された時、同検出信号φsxはＬレベルとなる。
【００３４】
ノア回路３３は、前記通常動作モード検出信号φsxを入力するとともに、外部装置からクロック信号CLKを入力する。ノア回路３３は、通常動作モード検出信号φsxがＬレベルの時には、クロック信号CLKを反転させて次段のノア回路３４に出力するとともに、３個のインバータ回路３５〜３７を介してノア回路３４に出力される。従って、ノア回路３４は、クロック信号CLKがＨレベルに立ち上がる毎に、パルス幅が３個のインバータ回路３５〜３７によって決まる遅延時間と一致するゲートパルス信号GPを前記第１〜第４ゲートトランジスタTG1〜TG4のゲート端子に出力する。
【００３５】
従って、第１〜第４ゲートトランジスタTG1〜TG4はゲートパルス信号GPに応答してチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEをそれぞれ取り込み、それぞれの第１〜第４ラッチ回路２１〜２４にラッチさせる。
【００３６】
尚、ノア回路３３は、通常動作モード検出信号φsxがＨレベルの時には、クロック信号CLKを出力せず、常にＨレベルの信号を出力する。従って、次段のノア回路３４は、ゲートパルス信号GPを出力しない。
【００３７】
つまり、通常動作モード認識回路部１２は外部装置からＰＡＬＬコマンド以外のコマンドが入力されている間は、ゲートパルス信号GPに基づいてその時々の外部コマンドを取り込む。そして、通常動作モード認識回路部１２は外部装置から初めてＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し、以後の外部コマンドを取り込みを行わないようになっている。言い換えれば、通常動作モード認識回路部１２は、ＰＡＬＬコマンドが入力されるまで判定動作を続け、ＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し続けた状態で認識動作を終了する。
【００３８】
前記第４ゲートトランジスタTG4と第４ラッチ回路２４とを結ぶ信号線は、ＮＭＯＳトランジスタT2を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT2のゲートには、前記スタータ回路１１からの電源投入信号φonを入力する。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT2は一瞬オンする。このＮＭＯＳトランジスタT2のオンに基づいて第４ラッチ回路２４はＨレベルをラッチさせる。言い換えれば、外部電源Vccの投入時に基づいて偶発的に、ＰＡＬＬコマンドと同じ組み合わせの信号がラッチされないようにラッチ回路２４は初期セットされる。
【００３９】
次に、テストモード認識回路部１３について説明する。
図１において、テストモード認識回路部１３は、第１モードとしての導通試験モードを検出する回路であって、本実施形態では、外部装置から出力されてくるチップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEを入力端子を介して入力し、その各信号に基づいて検出する。そして、本実施形態では、チップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEが共にＬレベルの時、導通試験モードにエントリーされるものとする。
【００４０】
コラムアドレスストローブ信号/CASは、４個のインバータ回路４１〜４４を介してナンド回路４５に入力される。ナンド回路４５は２入力端子のナンド回路であって、もう一方の入力端子はインバータ回路４１を介してコラムアドレスストローブ信号/CASを入力する。従って、ナンド回路４５の出力端子に接続されたインバータ回路４６は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、３個のインバータ回路４２〜４４によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S1を出力する。
【００４１】
インバータ回路４６はＮＭＯＳトランジスタT3のゲートに接続されている。従って、ＮＭＯＳトランジスタT3は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、１ショットパルス信号S1に基づいて３個のインバータ回路４２〜４４によって決まる遅延時間だけオン状態になる。
【００４２】
ＮＭＯＳトランジスタT3はラッチ回路４７に接続されている。そして、ＮＭＯＳトランジスタT3がオンすると（コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると）、出力信号がＨレベルとなる信号をラッチする。ラッチ回路４７のＨレベル出力信号は検出信号SGXとして出力される。そして、このＨレベルの検出信号SGXは、以後、前記コラムアドレスストローブ信号/CASがＨレベルに立ち上がり再度Ｌレベルに立ち下がって１ショットパルス信号S1が生成されてもＨレベルが保持される。
【００４３】
尚、ラッチ回路４７の出力端子はＮＭＯＳトランジスタT4を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT4のゲート端子には、前記スタータ回路１１からの電源投入信号φonが入力される。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT4は一瞬オンする。このＮＭＯＳトランジスタT4のオンに基づいてラッチ回路４７は出力信号がＬレベルとなる信号をラッチする。言い換えれば、外部電源Vccの投入時に、ラッチ回路４７は初期セットされる。
【００４４】
ラッチ回路４７の検出信号SGXは、ナンド回路４８に出力される。ナンド回路４８は３入力端子のナンド回路であって、検出信号SGXの他にインバータ回路４９を介してチップセレクト信号/CSを入力するとともに、インバータ回路５０を介してクロックイネーブル信号CKEを入力する。従って、ナンド回路４８の出力は、３入力信号が共にＨレベルの時、即ち検出信号SGXがＨレベル、チップセレクト信号/CSがＬレベル、クロックイネーブル信号CKEがＬレベルの時、Ｌレベルのとなる。そして、ナンド回路４８のＬレベルの出力信号は、第１モード検出信号としてのテストモード検出信号φ1となってノア回路７２に出力される。
【００４５】
又、前記ラッチ回路４７の検出信号SGXは、７個のインバータ回路５１〜５７を介してナンド回路５８に出力される。ナンド回路５８は２入力端子のナンド回路であって、もう一方の入力端子には４個のインバータ回路５１〜５４を介して検出信号SGXを入力する。従って、ナンド回路５８の出力端子に接続されたインバータ回路５９は、検出信号SGXがＨレベルからＬレベルに立ち下がると、３個のインバータ回路５５〜５７によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S2を出力する。
【００４６】
又、前記ラッチ回路４７の検出信号SGXは、ナンド回路６０に出力される。ナンド回路６０は、検出信号SGXの他にコラムアドレスストローブ信号/CASを入力する。そして、ナンド回路５１は、両信号SGX，/CASが共にＨレベルになった時、ＨレベルからＬとなる出力信号を出力する。つまり、ラッチ回路４７からＨレベルの検出信号SGXが出力された後にコラムアドレスストローブ信号/CASがＬレベルからＨレベルに立ち上がると、ナンド回路６０の出力はＨレベルからＬに立ち下がる。
【００４７】
ナンド回路６０の出力は、３個のインバータ回路６１〜６３を介してノア回路６４に入力される。ノア回路６４は２入力端子のノア回路であって、もう一方の入力端子には直接ナンド回路６０の出力信号を入力する。従って、ノア回路６４は、ナンド回路６０の出力信号がＨレベルからＬに立ち下がると、３個のインバータ回路６１〜６３によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S3を出力する。
【００４８】
１ショットパルス信号S3は、ラッチ回路６５の入力端子に接続されたＮＭＯＳトランジスタT5のゲート端子に入力される。そして、１ショットパルス信号S3に応答してＮＭＯＳトランジスタT5がオンすると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。又、ラッチ回路６５の入力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT6が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT6がオンされると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。
【００４９】
又、ラッチ回路６５の出力端子には、前記１ショットパルス信号S2に応答してオンされるＮＭＯＳトランジスタT7が接続されている。従って、１ショットパルス信号S2に応答してＮＭＯＳトランジスタT7がオンされると、ラッチ回路６５の出力がＬレベルとなる内容をラッチする。
【００５０】
つまり、ラッチ回路６５の出力信号SGYは、電源投入時の電源投入信号φonに基づいてＨレベルとなり、続いて出力される１ショットパルス信号S2に基づいてＬレベルとなり、その１ショットパルス信号S2の後に出力される１ショットパルス信号S3に基づいてＨレベルとなる。
【００５１】
前記ラッチ回路６５の出力信号SGYは、３個のインバータ回路６６〜６８を介してナンド回路６９に出力される。ナンド回路６９は２入力端子のナンド回路であって、もう一方の入力端子には出力信号SGYが直接入力される。従って、ナンド回路６９の出力端子に接続されたインバータ回路７０は、出力信号SGYがＬレベルからＨレベルに立ち上がると、３個のインバータ回路６６〜６８によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S4を出力する。
【００５２】
１ショットパルス信号S4は、ラッチ回路７１の入力端子に接続されたＮＭＯＳトランジスタT8のゲート端子に入力される。そして、１ショットパルス信号S4に応答してＮＭＯＳトランジスタT8がオンすると、ラッチ回路７１の出力がＨレベルとなる内容をラッチする。又、ラッチ回路７１の出力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT9が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT9がオンされると、ラッチ回路７１は初期セットされその出力がＬレベルとなる内容をラッチする。
【００５３】
つまり、ラッチ回路７１の出力信号は、電源投入時の電源投入信号φonに基づいてＬレベルとなり、その後出力される１ショットパルス信号S4に基づいてＨレベルとなる。このラッチ回路７１のＨレベル出力信号は、導通試験終了信号φextとしてノア回路７２に出力される。
【００５４】
つまり、ラッチ回路７１は、最初のコラムアドレスストローブ信号/CASの立ち下がりに基づいて生成されるＨレベルの検出信号SGXが出力された後であって、そのＬレベルに立ち下がったコラムアドレスストローブ信号/CASの立ち上がりに基づいてＨレベルの導通試験終了信号φextをノア回路７２に出力する。そして、このＨレベルの導通試験終了信号φextは、電源投入信号φonが再度入力され初期セットされるまで保持される。
【００５５】
次に、テストモード判定回路部１４について説明する。モード判定回路部１４はノア回路７２から構成されている。ノア回路７２は３入力端子のノア回路であって、前記テストモード検出信号φ1、導通試験終了信号φext及び通常動作モード認識回路部１２からの通常動作モード検出信号φsxを入力する。ノア回路７２の出力は、各信号φ1，φext，φsxが共にＬレベルの時にＨレベルとなり、各信号φ1，φext，φsxのうち少なくとも１つがＨレベルの時にＬレベルとなる。ノア回路７２の出力は、テストモード信号φtsとして出力される。そして、ノア回路７２のテストモード信号φtsがＨレベルのとき、ＳＤＲＡＳＭが導通試験モードとなり導通試験が実行される。又、テストモード信号φtsがＬレベルのときには導通試験モードとならい。
【００５６】
従って、図５に示すように、外部電源電圧Vccが投入された後であって通常動作モード認識回路部１２がＰＡＬＬコマンドを判定する前に、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになった時、ノア回路７２は、Ｈレベルのテストモード信号φtsを出力する。
【００５７】
その後、Ｈレベルの導通試験終了信号φextが出力された時、ノア回路７２は、ＨレベルからＬレベルのテストモード信号φtsを出力する。つまり、Ｈレベルの導通試験終了信号φextは、導通試験を終了する信号であって、コラムアドレスストローブ信号/CASをＬレベルからＨレベルに立ち上げることによって導通試験が終了することになる。しかも、Ｈレベルの導通試験終了信号φextは、電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５８】
また、Ｈレベルの通常動作モード検出信号φsxが出力された時も同様に、ノア回路７２はＨレベルからＬレベルのテストモード信号φtsを出力する。従って、この場合にも導通試験は終了される。しかも、Ｈレベルの通常動作モード検出信号φsxは、前記したように電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５９】
一方、図６に示すように、外部電源電圧Vccが投入された後であってコラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになる前に、通常動作モード認識回路部１２がＰＡＬＬコマンドを判定した時、テストモード信号φtsはＬレベルのままである。つまり、テストモード信号φtsがＨレベルからＬレベルになる前に、Ｈレベルの通常動作モード検出信号φsxが出力された時には、導通試験モードとなることはない。
【００６０】
ところで、このテストモード信号φtsは、ＳＤＲＡＭに設けた導通試験を実行するための各内部回路に供給される。図４は、その内部回路の一つであって外部電源電圧Vccからアクティブ電源電圧Vssを生成するアクティブ電源発生回路７５を示す。アクティブ電源発生回路７５は通常の動作において動作される各内部回路部の動作電源（アクティブ電源電圧Vss）を供給回路である。
【００６１】
図４において、アクティブ電源発生回路７５はノア回路７６を備えている。ノア回路７６は、前記テストモード信号φtsと通常動作モード検出信号φsxを入力する。
【００６２】
従って、ノア回路７６の出力端子に接続されたインバータ回路７７の出力は、テストモード信号φtsと通常動作モード検出信号φsxが共にＬレベルの時、Ｌレベルとなる。又、インバータ回路７７の出力は、テストモード信号φts及び通常動作モード検出信号φsxの少なくともいずれか一方がＨレベルになると、Ｈレベルとなる。
【００６３】
インバータ回路７６の出力信号は、ＮＭＯＳトランジスタT10に接続されている。ＮＭＯＳトランジスタT10のドレインには差動増幅部を構成するＮＭＯＳトランジスタT11，T12のソース端子が接続され、その各ＮＭＯＳトランジスタT11，T12のドレイン端子にはカレントミラー回路を構成するＰＭＯＳトランジスタT13，T14を介して外部電源電圧Vccが供給される電源線に接続されている。又、カレントミラー回路を構成するＰＭＯＳトランジスタT13，T14に対してそれぞれＰＭＯＳトランジスタT15，T16が並列に接続され、そのＰＭＯＳトランジスタT15，T16のゲート端子には、前記インバータ回路７７の出力端子に接続されている。
【００６４】
前記差動増幅部の一方のＮＭＯＳトランジスタT11のゲート端子には予め設定された基準電圧Vrefが印加されている。又、同ＮＭＯＳトランジスタT11のドレイン端子には、出力部を構成するＰＭＯＳトランジスタT17のゲート端子に接続されている。ＰＭＯＳトランジスタT17のソース端子は外部電源電圧Vccが供給される電源線に接続されている。又、ＰＭＯＳトランジスタT17のドレイン端子は前記ＮＭＯＳトランジスタT12のゲート端子に接続されているとともに、抵抗R4を介してグランド電圧が供給される電源線に接続されている。
【００６５】
従って、ＮＭＯＳトランジスタT10がオンすると、増幅部のＮＭＯＳトランジスタT11，T12が動作し、出力部のＰＭＯＳトランジスタT17のオン抵抗と抵抗R4の分圧比で決まる電圧をアクティブ電源電圧Vssとして各内部回路に供給する。アクティブ電源電圧VssはＮＭＯＳトランジスタT12のゲート端子に出力され、基準電圧Vrefとで差動増幅され、出力部のＰＭＯＳトランジスタT17を制御する。従って、アクティブ電源電圧Vssは基準電圧 Vrefと同じ値になるように制御されている。
【００６６】
従って、アクティブ電源発生回路７５は、ＰＡＬＬコマンドが発生して通常動作モード検出信号φsxがＨレベルになると、通常の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。
【００６７】
又、アクティブ電源発生回路７５は、テストモード信号φtsがＨレベルになると、導通試験の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。つまり、導通試験モードとなった時でも、アクティブ電源発生回路７５は、アクティブ電源電圧Vssを生成することができるようになっている。
【００６８】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路は、テストモード認識回路部１３において、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号、即ち、３個という非常に少ない数の信号の組み合わせで導通試験モードをエントリーすることができる。
【００６９】
しかも、電源投入後のＨレベルのテストモード信号φtsを生成し導通試験モードをエントリーされた後に、Ｈレベルの導通試験終了信号φext又はＨレベルの検出信号φsxが出力されると、導通試験モードが停止される。
【００７０】
つまり、Ｈレベルの導通試験終了信号φext又はＨレベルの通常動作モード検出信号φsxは電源が切られるまではそのＨレベルの状態が保持されるため、ＳＤＲＡＭは電源が切られるまで、導通試験モードにならない。従って、誤エントリーされる確率が高い３個という非常に少ない数の信号の組み合わせでエントリーされる導通試験モードはであっても、確実に通常使用時には誤エントリーされることはない。
【００７１】
しかも、通常の使用時の前に１度だけ、ＳＤＲＡＭは導通試験モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
また、導通試験モード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、導通試験モードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用な導通試験モードが省略されてスムースに通常動作を実行することができる。
【００７２】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを検出してＨレベルの通常動作モード検出信号φsxを得るようにした。従って、導通試験モードに入る確率は極めて低くすることができ、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【００７３】
（３）又、本実施形態では、通常動作のときに使用されるアクティブ電源発生回路７５を、導通試験の場合にも使用することができるようにした。従って、導通試験のためだけのアクティブ電源発生回路を設ける必要がなく、回路規模の拡大を抑えることかできる。
【０１３１】
発明の実施の形態は、上記実施形態に限定されるものでなく、以下のように実施してもよい。
○前記実施形態では、ＰＡＬＬコマンドが発生した時、Ｈレベルの検出信号φsxを得るようにしたが、これに限定されるものではなく、通常のコマンド、例えば、シングルバンクプリチャージコマンド、バンクアクティブコマンド、モードレジスタセットコマンド、リフレッシュコマンド、リードコマンド、ライトコマンド等の各種の通常コマンドを用いてもよい。特に、電源立ち上げ後により早く出力されるコマンドがより効果的である。
○前記実施形態では、通常動作モード認識回路部１２はテストモードのためだけに設けられているように説明したが、ＳＤＲＡＭに設けられているコマンドデコーダのから検出信号φsxを得るようにしてもよい。
【０１３２】
○前記実施形態では、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、この３個の信号の一部とこの３個以外の信号の組み合わせで導通試験モードをエントリーするようにしたり、４個以外の信号の組み合わせで導通試験モードをエントリーするようにしたりしてもよい。尚、４個以上の組み合わせの場合、数が少ないほうが実際に導通試験を行う場合に都合がよい。
【０１３３】
○前記実施形態では、３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、２個、又は、４個以上の信号の組み合わせでもよい。勿論、１個の信号で導通試験モードをエントリーするようにしてもよい。
【０１３４】
○前記実施形態では、通常の動作のためのアクティブ電源Vssを生成するために設けられたアクティブ電源発生回路７５を導通試験の時にも使用できるように構成したが、導通試験のためだけの電源発生回路を設けて実施してもよい。
【０１３５】
○前記実施形態では、ＳＤＲＡＭに具体化したが、試験が可能な第１モードと、それ以外の動作を行う第２モードとを備えるものあるならばその他の半導体記憶装置や、半導体記憶装置以外の半導体装置に具体化してもよい。
【０１３６】
○第１モードの試験は上記実施形態で示した導通試験に限定されるものではなく、通常の動作時には行われない試験であれば何でもよい。
【０１３７】
【発明の効果】
本発明によれば、試験が可能な第１動作モードが通常の使用時の前に１度だけエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
【図面の簡単な説明】
【図１】テストモードエントリー回路の回路図
【図２】通常動作モード認識回路部の回路図
【図３】スタート回路の回路図
【図４】アクティブ電源発生回路の回路図
【図５】導通試験モード信号が生成される場合の動作波形図
【図６】導通試験モード信号が生成されない場合の動作波形図
【符号の説明】
１１ スタータ回路
１２ 通常動作モード認識回路部
１３ テストモード認識回路部
１４ テストモード判定回路部
７５ アクティブ電源発生回路
φts テストモード信号
φ1 テストモード検出信号
φsx 通常動作モード検出信号
【発明の属する技術分野】
本発明は、半導体装置に係り、詳しくはボード実装後に行われる導通試験のテストコマンドが入力されると該テストモードに移行する半導体装置に好適な半導体装置に関するものである。
【０００２】
【従来の技術】
一般に、半導体装置においては、製品出荷前に各種のテストが行われてテストに合格したものが製品となって出荷される。例えば、半導体記憶装置の出荷前のテストは、ある入力ピンに通常の値より高い値の電圧（いわゆるスーパー・ハイ電圧）を加えることによって、該半導体記憶装置をテストモードにし、各種のコマンドやデータ等を該装置に入力して各種のテストが実行されている。
【０００３】
しかしなから、高電圧回路が必要になること及び試験装置が高くなること等の理由で、スーパー・ハイ電圧を使用してテストモードにする方法に代えて、ユーザが使用しない特殊なアドレスを使ってテストモードにする方法が考えられている。例えば、事前にユーザに対して使用の禁止を提示しているコマンド（いわゆるイリーガルコマンド）をテストモードへのエントリーコマンドとし、そのイリーガルコマンドを使ってテストモードにするものである。
【０００４】
一方、近年、ボードの実装効率を上げるために半導体デバイスのパッケージも小型化が要求され、そのパッケージにおいてはチップサイズパッケージ（ＣＳＰ）が普及している。このＣＳＰ、例えばグリッドアレイ型ＣＳＰは、一般にパッケージの一側面に端子（はんだボール）が格子状に配列されていて、その端子が配列されている一側面をボード上の微細化された配線パターンに対して接続（実装）する。このＣＳＰの出現は、端子間隔が益々狭く多ピン化の一途をたどるパッケージをボード上の微細化された配線パターンに対して接続（実装）するのを可能している。
【０００５】
ところで、一般にボードに各半導体デバイスを実装した時、パッケージの端子とボード上の配線との間で確実に接続（導通）されているか否かの検査が行われている。この検査は導通試験ともいわれ、従来ではプローブを端子とボード上の配線に当てて導通の有無を検査している。
【０００６】
従って、このＣＳＰにおいてもボードに実装した時、ＣＳＰの端子とボード上の配線との間で確実に接続（導通）されているか否か検査する必要がある。
【０００７】
【発明が解決しようとする課題】
しかしながら、ＣＳＰをボードに実装した時、ＣＳＰの端子はＣＳＰとボードとの間に隠れてしまいプローブ等を当てて導通試験を行うことができなかった。又、仮にプローブを当てて試験が行えたとしても、ＣＳＰは一般的に端子が多く多ピンであるため、一つ一つプローブを当てて導通試験を行うことは効率が非常に悪い。
【０００８】
そこで、ＣＳＰをボードに実装した状態で、同ＣＳＰに収容された半導体装置に対してボード上の配線から何らかの信号を送出し、その信号に対する応答を確認することによって、ＣＳＰの各端子がボード上の配線と接続（導通）されているかを検査する方法が考えられている。
【０００９】
このボードに実装した後に行われる試験は、前記した出荷前（ボードに実装される前）に半導体装置自身の性能及び耐久試験等の試験とその性質上相違することからテストモードへのエントリー方法を代えることが好ましい。
【００１０】
つまり、出荷前の試験におけるテストモードのエントリーでは、多数（例えば１５個）の信号の組み合わせからなるイリーガルコマンドを使用して通常使用中に誤エントリーされないようにしている。一方、実装後の導通試験におけるテストモードのエントリーでは、出荷前の試験のように多数の信号の組み合わせからなるイリーガルコマンドを使用したときエントリーされない場合が生じる。詳述すると、実装後の導通試験は、パッケージの各端子とボードの配線との接続を検査するものであるので、ボードの配線に接続されていない端子が存在することを考慮する必要がある。その結果、テストモードのためのイリーガルコマンドを多数（例えば１５個）の信号の組み合わせから構成すると、そのイリーガルコマンドを構成する信号を入力する端子が接続されていない場合が生じる。これは、イリーガルコマンドを構成する信号が多いほど確率が高くなる。
【００１１】
従って、実装後に行う導通試験のテストモードをエントリーする場合には、出荷前に行う各試験のテストモードのためのイリーガルコマンドを構成する信号の数より、少ないほど好ましいことがわかる。
【００１２】
しかしながら、信号の数が少ないと偶発的に導通試験のテストモードの組み合わせが発生する確率が高くなることを意味する。従って、通常使用時に導通試験のテストモードが誤エントリーされる確率が高くなるといった問題が生じる。
【００１３】
本発明は上記問題点を解消するためになされたものであって、その目的は通常使用中には該テストモードにエントリーされにくい半導体装置を提供することにある。
【００１４】
【課題を解決するための手段】
請求項１の発明によれば、電源投入後、電源投入信号により第１動作モードへのエントリーを保持する第１及び第２ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、次いで前記第２ラッチ回路を前記外部信号の論理レベルの変化に応答して初期セットされた状態から反転し保持して前記第１動作モード信号の出力を停止し、以降電源を切るまで前記第１動作モード信号の出力停止状態を維持する第１動作モードエントリー回路を有し、前記電源投入後に１度だけ前記第１動作モードにエントリーされるため、通常の使用時の前に１度だけ第１動作モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
請求項２の発明によれば、電源投入後、電源投入信号により第１動作モードへのエントリーを禁止する第２ラッチ回路が初期セットされ、複数の外部信号の論理レベルの組み合わせに応答して第１動作モード信号を出力し、次いで前記外部信号の特定の論理レベルの変化に応答して前記第２ラッチ回路を初期セットされた状態から反転し保持して前記第１動作モード信号の出力を禁止し、以降電源を切るまで前記第１動作モード信号の出力禁止状態を維持する第１動作モードエントリー回路を有し、前記電源投入後に１度だけ前記第１動作モードにエントリーされる。
請求項３の発明によれば、特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、外部信号の特定の論理レベルを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する。
請求項４の発明によれば、特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、複数の外部信号の論理レベルの第１の組み合わせを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する。
【００１５】
請求項５の発明によれば、第１動作モード信号に応答して外部配線との導通試験が通常の使用時の前に１度だけ実行されるため、通常の使用に障害になることはない。
請求項６〜８の発明によれば、特定の外部コマンドは試験以外の動作のためのコマンドであって電源投入後、極めて早い時期に外部装置から出力されることから、第１モードに入る確率は極めて低くすることができ、第２動作モードに基づく通常の動作を直ちに実行することができる。
請求項９の発明によれば、第１モードエントリー回路は、電源投入時から特定の外部コマンド入力時までの間に、論理レベルが第１の組み合わせの複数の外部信号が入力された時のみ第１動作モード信号を出力するため、特定の外部コマンド入力後に第１動作モードに誤エントリーすることが防がれる。
請求項１０の発明によれば、複数の外部信号は、コラムアドレスストローブ信号、チップセレクト信号及びクロックイネーブル信号である。したがって、３つという非常に少ない数の信号の組み合わせで第１モードにエントリーすることができる。
請求項１１の発明によれば、複数の外部信号の数は、出荷前試験モードのエントリのために入力する外部信号の数より少ないので、第１動作モードにエントリーしやすい。
請求項１２の発明によれば、複数の外部信号のいずれか１つは、コラムアドレスストローブ信号である。
【００１６】
請求項１３の発明によれば、第１動作モードエントリー回路は、組み合わせを検知して第１動作モード開始信号を出力する第１の判定部と、組み合わせからの変化を検知して第１動作モード終了信号を出力する第２の判定部と、第１動作モード開始信号に応答して第１動作モード信号を出力し、第１動作モード終了信号に応答して第１動作モード信号の出力を停止する第１動作モード判定部を有する。
請求項１４の発明によれば、複数の外部信号のうちのいずれか１つはコラムアドレスストローブ信号である。
請求項１５の発明によれば、第２の判定部は、第１動作モード終了信号を保持するラッチ回路を有する。
請求項１６の発明によれば、第１動作モード終了信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持する。
【００１７】
請求項１７の発明によれば、第２動作モード信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持する。
請求項１８の発明によれば、第２動作モード認識部は、特定のコマンドを保持するラッチ回路を有する。したがって、電源が切れるまで第２動作モード信号の出力状態が維持される。
請求項１９の発明によれば、第２動作モード認識部は、第２動作モード信号に応答してラッチ回路をコマンド入力端子から切り離すスイッチを有する。したがって、特定のコマンド以降に入力されるコマンドは受け付けられないため、第２動作モード信号の出力状態が維持される。
【００１８】
請求項２０に記載の発明によれば、第１動作モード信号及び第２動作モード信号の少なくともいずれか一方に応答してアクティブ電源発生回路が活性化される。従って、回路規模の拡大を抑えることかできる。
【００２１】
【発明の実施の形態】
以下、本発明を半導体装置としての半導体記憶装置に具体化した実施形態を図１〜図６に従って説明する。
【００２２】
図１は、半導体記憶装置としてのＳＤＲＡＭ（Synchronous Dynamic Random Access Memory）に設けられたテストモードエントリー回路の回路図である。図１において、テストモードエントリー回路は、電源投入検出回路としてのスタータ回路１１、通常動作モード認識回路部１２、テストモード認識回路部１３及びテストモード判定回路部１４を備えている。
【００２３】
スタータ回路１１は、図３に示すように、ＮＭＯＳトランジスタT1と３個の抵抗R1〜R3とを有している。抵抗R1と抵抗R2とを直列に接続して分圧回路を形成しその分圧回路を外部電源電圧Vccが供給される電源線とグランド電圧が供給される電源線との間に接続させている。そして、その分圧回路からの分圧電圧は、ＮＭＯＳトランジスタT1のゲート端子に供給されている。ＮＭＯＳトランジスタT1のドレイン端子は抵抗R3を介して外部電源電圧Vccが供給される電源線に接続されている。ＮＭＯＳトランジスタT1のソース端子はグランド電圧が供給される電源線に接続されている。
【００２４】
従って、図５に示すように、外部装置からＳＤＲＡＭに外部電源電圧Vccが投入され、その外部電源電圧Vccが基準の電圧値まで上昇する過程において分圧回路の分圧電圧は相対的に上昇する。そして、外部電源電圧Vccが基準の電圧値のほぼ半分の値になった時、ＮＭＯＳトランジスタT1がオフ状態からオン状態となる。つまり、ＮＭＯＳトランジスタT1のドレイン端子の電位は、ＬレベルからＨレベル、続いてＨレベルからＬレベルに立ち下がり、以後Ｌレベルの状態が保持される。そして、ＮＭＯＳトランジスタT1のドレイン端子にかかる電位が電源投入信号φonとして出力される。つまり、スタータ回路１１は、外部電源Vccが投入されると、外部電源電圧Vccが基準の電圧値に到達する前までに、ＬレベルからＨレベルに立ち上がり、再びＨレベルからＬレベルに立ち下がる電源投入信号φonを通常動作モード認識回路部１２及びテストモード認識回路部１３に出力する。
【００２５】
通常動作モード認識回路部１２は、第２モードとしての通常動作モードであってオールプリチャージ（ＰＡＬＬ）モードを検出する回路である。通常動作モード認識回路部１２は、外部装置からクロック信号CLK、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを入力端子を介して入力し、その各信号に基づいて検出する。尚、各信号/CS、/RAS、/CAS、/WEの「／」は、負論理の信号を表し、その他は正論理の信号を表す。そして、通常動作モード認識回路部１２は、クロック信号CLKに基づいて、チップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEを外部装置から取り込み、その取り込んだ各信号の組み合わせが予め定めたオールバンクプリチャージ（ＰＡＬＬ）コマンドの組み合わせかどうか判定するようになっている。
【００２６】
ＰＡＬＬコマンドは、ＳＤＲＡＭに出力される通常コマンドの１つであって、全てのバンクをプリチャージさせるためのコマンドである。そして、ＰＡＬＬコマンドは電源投入後、外部装置から出力されるリードコマンド、ライトコマンド等の前に発行するアクティブコマンドより前に発行される。そして、その取り込んだ各信号の組み合わせがＰＡＬＬコマンドの組み合わせであるとき、通常動作モード認識回路部１２はＰＡＬＬコマンドを外部装置から入力した旨の第２モード検出信号としてのＨレベルの通常動作モード検出信号φsxを出力する。又、通常動作モード認識回路部１２はＰＡＬＬコマンド以外の組み合わせの信号であるとき、ＰＡＬＬコマンドではない旨のＬレベルの通常動作モード検出信号φsxを出力する。
【００２７】
そして、本実施形態では、チップセレクト信号/CSがＬレベル、ロウアドレスストローブ信号/RASがＬレベル、コラムアドレスストローブ信号/CASがＨレベル及びライトイネーブル信号/WEがＬレベルのとき、ＰＡＬＬコマンドとしている。
【００２８】
図２は、通常動作モード認識回路部１２の回路構成を説明するための回路図である。図２において、通常動作モード認識回路部１２は、第１〜第４ラッチ回路２１〜２４を備えている。第１ラッチ回路２１は、ロウアドレスストローブ信号/RASをインバータ回路２５及びＮＭＯＳトランジスタよりなる第１ゲートトランジスタTG1を介して入力しラッチする。そのラッチしたロウアドレスストローブ信号/RASはインバータ回路２６を介してナンド回路２７に入力される。
【００２９】
第２ラッチ回路２２は、コラムアドレスストローブ信号/CASをインバータ回路２８及びＮＭＯＳトランジスタよりなる第２ゲートトランジスタTG2を介して入力しラッチする。そのラッチしたコラムアドレスストローブ信号/CASはナンド回路２７に入力される。
【００３０】
第３ラッチ回路２３は、ライトイネーブル信号/WEをインバータ回路２９及びＮＭＯＳトランジスタよりなる第３ゲートトランジスタTG3を介して入力しラッチする。そのラッチしたライトイネーブル信号/WEはインバータ回路２９ａを介してナンド回路２７に入力される。
【００３１】
第４ラッチ回路２４は、チップセレクト信号/CSをインバータ回路３０及びＮＭＯＳトランジスタよりなる第４ゲートトランジスタTG4を介して入力しラッチする。そのラッチしたチップセレクト信号/CSはインバータ回路３１を介してナンド回路２７に入力される。
【００３２】
ナンド回路２７は、ロウアドレスストローブ信号/RASを反転させた信号、コラムアドレスストローブ信号/CAS、ライトイネーブル信号/WE及びチップセレクト信号/CSを反転させた信号を入力し、各信号が全てＨレベルの時にＬレベルの信号を出力する。つまり、ロウアドレスストローブ信号/RAS、ライトイネーブル信号/WE及びチップセレクト信号/CSがＬレベル、コラムアドレスストローブ信号/CASがＨレベルの時（即ち、外部装置からＰＡＬＬコマンドが入力された時）、ナンド回路２７はＬレベルの信号SG1を出力する。尚、ナンド回路２７は、各信号のうち少なくとも１つの信号がＬレベルの時には、ナンド回路２７はＨレベルの信号を出力する。
【００３３】
ナンド回路２７の出力信号SG1は、インバータ回路３２を介して反転されて通常動作モード検出信号φsxとして出力される。従って、外部装置からＰＡＬＬコマンドが入力された時、通常動作モード検出信号φsxはＨレベルとなり、外部装置からＰＡＬＬコマンド以外のコマンドが入力された時、同検出信号φsxはＬレベルとなる。
【００３４】
ノア回路３３は、前記通常動作モード検出信号φsxを入力するとともに、外部装置からクロック信号CLKを入力する。ノア回路３３は、通常動作モード検出信号φsxがＬレベルの時には、クロック信号CLKを反転させて次段のノア回路３４に出力するとともに、３個のインバータ回路３５〜３７を介してノア回路３４に出力される。従って、ノア回路３４は、クロック信号CLKがＨレベルに立ち上がる毎に、パルス幅が３個のインバータ回路３５〜３７によって決まる遅延時間と一致するゲートパルス信号GPを前記第１〜第４ゲートトランジスタTG1〜TG4のゲート端子に出力する。
【００３５】
従って、第１〜第４ゲートトランジスタTG1〜TG4はゲートパルス信号GPに応答してチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CAS及びライトイネーブル信号/WEをそれぞれ取り込み、それぞれの第１〜第４ラッチ回路２１〜２４にラッチさせる。
【００３６】
尚、ノア回路３３は、通常動作モード検出信号φsxがＨレベルの時には、クロック信号CLKを出力せず、常にＨレベルの信号を出力する。従って、次段のノア回路３４は、ゲートパルス信号GPを出力しない。
【００３７】
つまり、通常動作モード認識回路部１２は外部装置からＰＡＬＬコマンド以外のコマンドが入力されている間は、ゲートパルス信号GPに基づいてその時々の外部コマンドを取り込む。そして、通常動作モード認識回路部１２は外部装置から初めてＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し、以後の外部コマンドを取り込みを行わないようになっている。言い換えれば、通常動作モード認識回路部１２は、ＰＡＬＬコマンドが入力されるまで判定動作を続け、ＰＡＬＬコマンドが入力されると、Ｈレベルの通常動作モード検出信号φsxを出力し続けた状態で認識動作を終了する。
【００３８】
前記第４ゲートトランジスタTG4と第４ラッチ回路２４とを結ぶ信号線は、ＮＭＯＳトランジスタT2を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT2のゲートには、前記スタータ回路１１からの電源投入信号φonを入力する。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT2は一瞬オンする。このＮＭＯＳトランジスタT2のオンに基づいて第４ラッチ回路２４はＨレベルをラッチさせる。言い換えれば、外部電源Vccの投入時に基づいて偶発的に、ＰＡＬＬコマンドと同じ組み合わせの信号がラッチされないようにラッチ回路２４は初期セットされる。
【００３９】
次に、テストモード認識回路部１３について説明する。
図１において、テストモード認識回路部１３は、第１モードとしての導通試験モードを検出する回路であって、本実施形態では、外部装置から出力されてくるチップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEを入力端子を介して入力し、その各信号に基づいて検出する。そして、本実施形態では、チップセレクト信号/CS、コラムアドレスストローブ信号/CAS及びクロックイネーブル信号CKEが共にＬレベルの時、導通試験モードにエントリーされるものとする。
【００４０】
コラムアドレスストローブ信号/CASは、４個のインバータ回路４１〜４４を介してナンド回路４５に入力される。ナンド回路４５は２入力端子のナンド回路であって、もう一方の入力端子はインバータ回路４１を介してコラムアドレスストローブ信号/CASを入力する。従って、ナンド回路４５の出力端子に接続されたインバータ回路４６は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、３個のインバータ回路４２〜４４によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S1を出力する。
【００４１】
インバータ回路４６はＮＭＯＳトランジスタT3のゲートに接続されている。従って、ＮＭＯＳトランジスタT3は、コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると、１ショットパルス信号S1に基づいて３個のインバータ回路４２〜４４によって決まる遅延時間だけオン状態になる。
【００４２】
ＮＭＯＳトランジスタT3はラッチ回路４７に接続されている。そして、ＮＭＯＳトランジスタT3がオンすると（コラムアドレスストローブ信号/CASがＨレベルからＬレベルに立ち下がると）、出力信号がＨレベルとなる信号をラッチする。ラッチ回路４７のＨレベル出力信号は検出信号SGXとして出力される。そして、このＨレベルの検出信号SGXは、以後、前記コラムアドレスストローブ信号/CASがＨレベルに立ち上がり再度Ｌレベルに立ち下がって１ショットパルス信号S1が生成されてもＨレベルが保持される。
【００４３】
尚、ラッチ回路４７の出力端子はＮＭＯＳトランジスタT4を介してグランド電圧が供給される電源線に接続されている。ＮＭＯＳトランジスタT4のゲート端子には、前記スタータ回路１１からの電源投入信号φonが入力される。即ち、外部電源Vccの投入とともにＨレベルに立ち上がり続いてＬレベルに立ち下がる電源投入信号φonに基づいてＮＭＯＳトランジスタT4は一瞬オンする。このＮＭＯＳトランジスタT4のオンに基づいてラッチ回路４７は出力信号がＬレベルとなる信号をラッチする。言い換えれば、外部電源Vccの投入時に、ラッチ回路４７は初期セットされる。
【００４４】
ラッチ回路４７の検出信号SGXは、ナンド回路４８に出力される。ナンド回路４８は３入力端子のナンド回路であって、検出信号SGXの他にインバータ回路４９を介してチップセレクト信号/CSを入力するとともに、インバータ回路５０を介してクロックイネーブル信号CKEを入力する。従って、ナンド回路４８の出力は、３入力信号が共にＨレベルの時、即ち検出信号SGXがＨレベル、チップセレクト信号/CSがＬレベル、クロックイネーブル信号CKEがＬレベルの時、Ｌレベルのとなる。そして、ナンド回路４８のＬレベルの出力信号は、第１モード検出信号としてのテストモード検出信号φ1となってノア回路７２に出力される。
【００４５】
又、前記ラッチ回路４７の検出信号SGXは、７個のインバータ回路５１〜５７を介してナンド回路５８に出力される。ナンド回路５８は２入力端子のナンド回路であって、もう一方の入力端子には４個のインバータ回路５１〜５４を介して検出信号SGXを入力する。従って、ナンド回路５８の出力端子に接続されたインバータ回路５９は、検出信号SGXがＨレベルからＬレベルに立ち下がると、３個のインバータ回路５５〜５７によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S2を出力する。
【００４６】
又、前記ラッチ回路４７の検出信号SGXは、ナンド回路６０に出力される。ナンド回路６０は、検出信号SGXの他にコラムアドレスストローブ信号/CASを入力する。そして、ナンド回路５１は、両信号SGX，/CASが共にＨレベルになった時、ＨレベルからＬとなる出力信号を出力する。つまり、ラッチ回路４７からＨレベルの検出信号SGXが出力された後にコラムアドレスストローブ信号/CASがＬレベルからＨレベルに立ち上がると、ナンド回路６０の出力はＨレベルからＬに立ち下がる。
【００４７】
ナンド回路６０の出力は、３個のインバータ回路６１〜６３を介してノア回路６４に入力される。ノア回路６４は２入力端子のノア回路であって、もう一方の入力端子には直接ナンド回路６０の出力信号を入力する。従って、ノア回路６４は、ナンド回路６０の出力信号がＨレベルからＬに立ち下がると、３個のインバータ回路６１〜６３によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S3を出力する。
【００４８】
１ショットパルス信号S3は、ラッチ回路６５の入力端子に接続されたＮＭＯＳトランジスタT5のゲート端子に入力される。そして、１ショットパルス信号S3に応答してＮＭＯＳトランジスタT5がオンすると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。又、ラッチ回路６５の入力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT6が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT6がオンされると、ラッチ回路６５の出力がＨレベルとなる内容をラッチする。
【００４９】
又、ラッチ回路６５の出力端子には、前記１ショットパルス信号S2に応答してオンされるＮＭＯＳトランジスタT7が接続されている。従って、１ショットパルス信号S2に応答してＮＭＯＳトランジスタT7がオンされると、ラッチ回路６５の出力がＬレベルとなる内容をラッチする。
【００５０】
つまり、ラッチ回路６５の出力信号SGYは、電源投入時の電源投入信号φonに基づいてＨレベルとなり、続いて出力される１ショットパルス信号S2に基づいてＬレベルとなり、その１ショットパルス信号S2の後に出力される１ショットパルス信号S3に基づいてＨレベルとなる。
【００５１】
前記ラッチ回路６５の出力信号SGYは、３個のインバータ回路６６〜６８を介してナンド回路６９に出力される。ナンド回路６９は２入力端子のナンド回路であって、もう一方の入力端子には出力信号SGYが直接入力される。従って、ナンド回路６９の出力端子に接続されたインバータ回路７０は、出力信号SGYがＬレベルからＨレベルに立ち上がると、３個のインバータ回路６６〜６８によって決まる遅延時間だけ、Ｈレベルに立ち上がる１ショットパルス信号S4を出力する。
【００５２】
１ショットパルス信号S4は、ラッチ回路７１の入力端子に接続されたＮＭＯＳトランジスタT8のゲート端子に入力される。そして、１ショットパルス信号S4に応答してＮＭＯＳトランジスタT8がオンすると、ラッチ回路７１の出力がＨレベルとなる内容をラッチする。又、ラッチ回路７１の出力端子には、前記電源投入信号φonに応答してオンされるＮＭＯＳトランジスタT9が接続されている。従って、電源投入信号φonに応答してＮＭＯＳトランジスタT9がオンされると、ラッチ回路７１は初期セットされその出力がＬレベルとなる内容をラッチする。
【００５３】
つまり、ラッチ回路７１の出力信号は、電源投入時の電源投入信号φonに基づいてＬレベルとなり、その後出力される１ショットパルス信号S4に基づいてＨレベルとなる。このラッチ回路７１のＨレベル出力信号は、導通試験終了信号φextとしてノア回路７２に出力される。
【００５４】
つまり、ラッチ回路７１は、最初のコラムアドレスストローブ信号/CASの立ち下がりに基づいて生成されるＨレベルの検出信号SGXが出力された後であって、そのＬレベルに立ち下がったコラムアドレスストローブ信号/CASの立ち上がりに基づいてＨレベルの導通試験終了信号φextをノア回路７２に出力する。そして、このＨレベルの導通試験終了信号φextは、電源投入信号φonが再度入力され初期セットされるまで保持される。
【００５５】
次に、テストモード判定回路部１４について説明する。モード判定回路部１４はノア回路７２から構成されている。ノア回路７２は３入力端子のノア回路であって、前記テストモード検出信号φ1、導通試験終了信号φext及び通常動作モード認識回路部１２からの通常動作モード検出信号φsxを入力する。ノア回路７２の出力は、各信号φ1，φext，φsxが共にＬレベルの時にＨレベルとなり、各信号φ1，φext，φsxのうち少なくとも１つがＨレベルの時にＬレベルとなる。ノア回路７２の出力は、テストモード信号φtsとして出力される。そして、ノア回路７２のテストモード信号φtsがＨレベルのとき、ＳＤＲＡＳＭが導通試験モードとなり導通試験が実行される。又、テストモード信号φtsがＬレベルのときには導通試験モードとならい。
【００５６】
従って、図５に示すように、外部電源電圧Vccが投入された後であって通常動作モード認識回路部１２がＰＡＬＬコマンドを判定する前に、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになった時、ノア回路７２は、Ｈレベルのテストモード信号φtsを出力する。
【００５７】
その後、Ｈレベルの導通試験終了信号φextが出力された時、ノア回路７２は、ＨレベルからＬレベルのテストモード信号φtsを出力する。つまり、Ｈレベルの導通試験終了信号φextは、導通試験を終了する信号であって、コラムアドレスストローブ信号/CASをＬレベルからＨレベルに立ち上げることによって導通試験が終了することになる。しかも、Ｈレベルの導通試験終了信号φextは、電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５８】
また、Ｈレベルの通常動作モード検出信号φsxが出力された時も同様に、ノア回路７２はＨレベルからＬレベルのテストモード信号φtsを出力する。従って、この場合にも導通試験は終了される。しかも、Ｈレベルの通常動作モード検出信号φsxは、前記したように電源投入に出力される電源投入信号φonを入力されるまでＨレベルのままなので、以後ＳＤＲＡＭは、外部電源電圧Vccが切られるまで導通試験モードとなることはない。
【００５９】
一方、図６に示すように、外部電源電圧Vccが投入された後であってコラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEが初めて共にＨレベルになる前に、通常動作モード認識回路部１２がＰＡＬＬコマンドを判定した時、テストモード信号φtsはＬレベルのままである。つまり、テストモード信号φtsがＨレベルからＬレベルになる前に、Ｈレベルの通常動作モード検出信号φsxが出力された時には、導通試験モードとなることはない。
【００６０】
ところで、このテストモード信号φtsは、ＳＤＲＡＭに設けた導通試験を実行するための各内部回路に供給される。図４は、その内部回路の一つであって外部電源電圧Vccからアクティブ電源電圧Vssを生成するアクティブ電源発生回路７５を示す。アクティブ電源発生回路７５は通常の動作において動作される各内部回路部の動作電源（アクティブ電源電圧Vss）を供給回路である。
【００６１】
図４において、アクティブ電源発生回路７５はノア回路７６を備えている。ノア回路７６は、前記テストモード信号φtsと通常動作モード検出信号φsxを入力する。
【００６２】
従って、ノア回路７６の出力端子に接続されたインバータ回路７７の出力は、テストモード信号φtsと通常動作モード検出信号φsxが共にＬレベルの時、Ｌレベルとなる。又、インバータ回路７７の出力は、テストモード信号φts及び通常動作モード検出信号φsxの少なくともいずれか一方がＨレベルになると、Ｈレベルとなる。
【００６３】
インバータ回路７６の出力信号は、ＮＭＯＳトランジスタT10に接続されている。ＮＭＯＳトランジスタT10のドレインには差動増幅部を構成するＮＭＯＳトランジスタT11，T12のソース端子が接続され、その各ＮＭＯＳトランジスタT11，T12のドレイン端子にはカレントミラー回路を構成するＰＭＯＳトランジスタT13，T14を介して外部電源電圧Vccが供給される電源線に接続されている。又、カレントミラー回路を構成するＰＭＯＳトランジスタT13，T14に対してそれぞれＰＭＯＳトランジスタT15，T16が並列に接続され、そのＰＭＯＳトランジスタT15，T16のゲート端子には、前記インバータ回路７７の出力端子に接続されている。
【００６４】
前記差動増幅部の一方のＮＭＯＳトランジスタT11のゲート端子には予め設定された基準電圧Vrefが印加されている。又、同ＮＭＯＳトランジスタT11のドレイン端子には、出力部を構成するＰＭＯＳトランジスタT17のゲート端子に接続されている。ＰＭＯＳトランジスタT17のソース端子は外部電源電圧Vccが供給される電源線に接続されている。又、ＰＭＯＳトランジスタT17のドレイン端子は前記ＮＭＯＳトランジスタT12のゲート端子に接続されているとともに、抵抗R4を介してグランド電圧が供給される電源線に接続されている。
【００６５】
従って、ＮＭＯＳトランジスタT10がオンすると、増幅部のＮＭＯＳトランジスタT11，T12が動作し、出力部のＰＭＯＳトランジスタT17のオン抵抗と抵抗R4の分圧比で決まる電圧をアクティブ電源電圧Vssとして各内部回路に供給する。アクティブ電源電圧VssはＮＭＯＳトランジスタT12のゲート端子に出力され、基準電圧Vrefとで差動増幅され、出力部のＰＭＯＳトランジスタT17を制御する。従って、アクティブ電源電圧Vssは基準電圧 Vrefと同じ値になるように制御されている。
【００６６】
従って、アクティブ電源発生回路７５は、ＰＡＬＬコマンドが発生して通常動作モード検出信号φsxがＨレベルになると、通常の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。
【００６７】
又、アクティブ電源発生回路７５は、テストモード信号φtsがＨレベルになると、導通試験の動作を行うために各内部回路にアクティブ電源電圧Vssを生成し供給する。つまり、導通試験モードとなった時でも、アクティブ電源発生回路７５は、アクティブ電源電圧Vssを生成することができるようになっている。
【００６８】
次に上記のように構成したＳＤＲＡＭの特徴を以下に記載する。
（１）ＳＤＲＡＭに設けられたテストモードエントリー回路は、テストモード認識回路部１３において、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号、即ち、３個という非常に少ない数の信号の組み合わせで導通試験モードをエントリーすることができる。
【００６９】
しかも、電源投入後のＨレベルのテストモード信号φtsを生成し導通試験モードをエントリーされた後に、Ｈレベルの導通試験終了信号φext又はＨレベルの検出信号φsxが出力されると、導通試験モードが停止される。
【００７０】
つまり、Ｈレベルの導通試験終了信号φext又はＨレベルの通常動作モード検出信号φsxは電源が切られるまではそのＨレベルの状態が保持されるため、ＳＤＲＡＭは電源が切られるまで、導通試験モードにならない。従って、誤エントリーされる確率が高い３個という非常に少ない数の信号の組み合わせでエントリーされる導通試験モードはであっても、確実に通常使用時には誤エントリーされることはない。
【００７１】
しかも、通常の使用時の前に１度だけ、ＳＤＲＡＭは導通試験モードにエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
また、導通試験モード信号φtsがＨレベルになる前にＨレベルの通常動作モード検出信号φsxが発生した時には、導通試験モードにならないように構成した。従って、直ちに通常の動作に移ることができ、通常に使用する際には無用な導通試験モードが省略されてスムースに通常動作を実行することができる。
【００７２】
（２）さらに、電源投入後において他の通常コマンドより先だって外部装置から出力されるＰＡＬＬコマンドを検出してＨレベルの通常動作モード検出信号φsxを得るようにした。従って、導通試験モードに入る確率は極めて低くすることができ、直ちにＰＡＬＬコマンド及びそれに続く種々のコマンドに基づく通常の動作を直ちに実行することができる。
【００７３】
（３）又、本実施形態では、通常動作のときに使用されるアクティブ電源発生回路７５を、導通試験の場合にも使用することができるようにした。従って、導通試験のためだけのアクティブ電源発生回路を設ける必要がなく、回路規模の拡大を抑えることかできる。
【０１３１】
発明の実施の形態は、上記実施形態に限定されるものでなく、以下のように実施してもよい。
○前記実施形態では、ＰＡＬＬコマンドが発生した時、Ｈレベルの検出信号φsxを得るようにしたが、これに限定されるものではなく、通常のコマンド、例えば、シングルバンクプリチャージコマンド、バンクアクティブコマンド、モードレジスタセットコマンド、リフレッシュコマンド、リードコマンド、ライトコマンド等の各種の通常コマンドを用いてもよい。特に、電源立ち上げ後により早く出力されるコマンドがより効果的である。
○前記実施形態では、通常動作モード認識回路部１２はテストモードのためだけに設けられているように説明したが、ＳＤＲＡＭに設けられているコマンドデコーダのから検出信号φsxを得るようにしてもよい。
【０１３２】
○前記実施形態では、コラムアドレスストローブ信号/CAS、チップセレクト信号/CS及びクロックイネーブル信号CKEの３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、この３個の信号の一部とこの３個以外の信号の組み合わせで導通試験モードをエントリーするようにしたり、４個以外の信号の組み合わせで導通試験モードをエントリーするようにしたりしてもよい。尚、４個以上の組み合わせの場合、数が少ないほうが実際に導通試験を行う場合に都合がよい。
【０１３３】
○前記実施形態では、３個の信号の組み合わせで導通試験モードをエントリーするようにした。これを、２個、又は、４個以上の信号の組み合わせでもよい。勿論、１個の信号で導通試験モードをエントリーするようにしてもよい。
【０１３４】
○前記実施形態では、通常の動作のためのアクティブ電源Vssを生成するために設けられたアクティブ電源発生回路７５を導通試験の時にも使用できるように構成したが、導通試験のためだけの電源発生回路を設けて実施してもよい。
【０１３５】
○前記実施形態では、ＳＤＲＡＭに具体化したが、試験が可能な第１モードと、それ以外の動作を行う第２モードとを備えるものあるならばその他の半導体記憶装置や、半導体記憶装置以外の半導体装置に具体化してもよい。
【０１３６】
○第１モードの試験は上記実施形態で示した導通試験に限定されるものではなく、通常の動作時には行われない試験であれば何でもよい。
【０１３７】
【発明の効果】
本発明によれば、試験が可能な第１動作モードが通常の使用時の前に１度だけエントリーされる可能性があるだけなので、通常の使用に障害になることはない。
【図面の簡単な説明】
【図１】テストモードエントリー回路の回路図
【図２】通常動作モード認識回路部の回路図
【図３】スタート回路の回路図
【図４】アクティブ電源発生回路の回路図
【図５】導通試験モード信号が生成される場合の動作波形図
【図６】導通試験モード信号が生成されない場合の動作波形図
【符号の説明】
１１ スタータ回路
１２ 通常動作モード認識回路部
１３ テストモード認識回路部
１４ テストモード判定回路部
７５ アクティブ電源発生回路
φts テストモード信号
φ1 テストモード検出信号
φsx 通常動作モード検出信号
Claims (20)
- 電源投入後、電源投入信号により第１動作モードへのエントリーを保持する第１及び第２ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、次いで前記第２ラッチ回路を前記外部信号の論理レベルの変化に応答して初期セットされた状態から反転し保持して前記第１動作モード信号の出力を停止し、以降電源を切るまで前記第１動作モード信号の出力停止状態を維持する第１動作モードエントリー回路を有し、
前記電源投入後に１度だけ前記第１動作モードにエントリーされることを特徴とする半導体装置。 - 電源投入後、電源投入信号により第１動作モードへのエントリーを禁止する第２ラッチ回路が初期セットされ、複数の外部信号の論理レベルの組み合わせに応答して第１動作モード信号を出力し、次いで前記外部信号の特定の論理レベルの変化に応答して前記第２ラッチ回路を初期セットされた状態から反転し保持して前記第１動作モード信号の出力を禁止し、以降電源を切るまで前記第１動作モード信号の出力禁止状態を維持する第１動作モードエントリー回路を有し、
前記電源投入後に１度だけ前記第１動作モードにエントリーされることを特徴とする半導体装置。 - 特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、
外部信号の特定の論理レベルを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、
電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する第１動作モードエントリー回路
を有することを特徴とする半導体装置。 - 特定の外部コマンドに応答して第２動作モード信号を出力する第２動作モード認識部と、
複数の外部信号の論理レベルの第１の組み合わせを検知して第１動作モード検出信号を出力する第１動作モード判定部を含み、
電源投入信号により第１動作モードへのエントリーを保持する第１ラッチ回路が初期セットされ、前記第１ラッチ回路を外部信号の特定の論理レベルの変化に応答して初期セットされた状態から反転し保持して第１動作モード信号を出力し、その後、前記第２動作モード認識部が一旦前記第２動作モードを検出すると前記第２動作モード信号に応答して第１動作モード信号の出力を禁止し、以降電源を切るまで、前記第１動作モード検出信号にかかわらず前記第１動作モード信号の出力禁止状態を維持する第１動作モードエントリー回路
を有することを特徴とする半導体装置。 - 前記第１動作モード信号に応答して、前記半導体装置はその端子と外部配線との導通試験を実行することを特徴とする請求項１又は２記載の半導体装置。
- 前記第２動作モード認識部は、前記特定の外部コマンドを、電源投入後であってアクティブコマンド入力前に受けることを特徴とする請求項３又は４記載の半導体装置。
- 前記特定の外部コマンドは、オールバンクプリチャージコマンドであることを特徴とする請求項６記載の半導体装置。
- 前記特定の外部コマンドは、オールバンクプリチャージコマンド、シングルバンクプリチャージコマンド、プリチャージコマンド、バンクアクティブコマンド、リードコマンド、ライトコマンド、リフレッシュコマンド又はモードレジスタセットコマンドのいずれかであることを特徴とする請求項３又４記載の半導体装置。
- 前記第１モードエントリー回路は、電源投入時から前記特定の外部コマンド入力時までの間に、論理レベルが前記第１の組み合わせの前記複数の外部信号が入力された時のみ前記第１動作モード信号を出力することを特徴とする請求項４記載の半導体装置。
- 前記複数の外部信号は、コラムアドレスストローブ信号、チップセレクト信号及びクロックイネーブル信号であることを特徴とする請求項２記載の半導体装置。
- 前記複数の外部信号の数は、出荷前試験モードのエントリのために入力する外部信号の数より少ないことを特徴とする請求項２又は４記載の半導体装置。
- 前記複数の外部信号のいずれか１つは、コラムアドレスストローブ信号であることを特徴とする請求項２記載の半導体装置。
- 前記第１動作モードエントリー回路は、
前記組み合わせを検知して第１動作モード開始信号を出力する第１の判定部と、
前記組み合わせからの変化を検知して第１動作モード終了信号を出力する第２の判定部と、
前記第１動作モード開始信号に応答して前記第１動作モード信号を出力し、前記第１動作モード終了信号に応答して前記第１動作モード信号の出力を停止する第１動作モード判定部
を有することを特徴とする請求項２記載の半導体装置。 - 前記複数の外部信号のうちのいずれか１つはコラムアドレスストローブ信号であることを特徴とする請求項２記載の半導体装置。
- 前記第２の判定部は、前記第１動作モード終了信号を保持するラッチ回路を有することを特徴とする請求項１３記載の半導体装置。
- 前記第１動作モード終了信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持することを特徴とする請求項１３記載の半導体装置。
- 前記第２動作モード信号は、電源投入に応答して初期セットされ、且つ一旦出力状態に遷移すると、電源を切るまで該出力状態を維持することを特徴とする請求項３又は４記載の半導体装置。
- 前記第２動作モード認識部は、前記特定のコマンドを保持するラッチ回路を有することを特徴とする請求項３又は４記載の半導体装置。
- 前記第２動作モード認識部は、前記第２動作モード信号に応答して前記ラッチ回路をコマンド入力端子から切り離すスイッチを有することを特徴とする請求項１８記載の半導体装置。
- 前記第１動作モード信号及び前記第２動作モード信号の少なくともいずれか一方に応答して活性化されるアクティブ電源発生回路をさらに有することを特徴とする請求項３又は４記載の半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03757199A JP3786537B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
| EP00301174.9A EP1030313B1 (en) | 1999-02-16 | 2000-02-15 | Semiconductor device having test mode entry circuit |
| TW089102480A TW463174B (en) | 1999-02-16 | 2000-02-15 | Semiconductor device having test mode entry circuit |
| KR1020000007006A KR100625753B1 (ko) | 1999-02-16 | 2000-02-15 | 테스트 모드 입력 회로를 구비한 반도체 장치 |
| EP10184948A EP2296152A1 (en) | 1999-02-16 | 2000-02-15 | Semiconductor device having test circuit |
| US09/504,795 US6651196B1 (en) | 1999-02-16 | 2000-02-15 | Semiconductor device having test mode entry circuit |
| US10/321,460 US6762617B2 (en) | 1999-02-16 | 2002-12-18 | Semiconductor device having test mode entry circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03757199A JP3786537B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002048232A Division JP3639260B2 (ja) | 2002-02-25 | 2002-02-25 | 半導体装置 |
| JP2006035413A Division JP4255953B2 (ja) | 2006-02-13 | 2006-02-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243099A JP2000243099A (ja) | 2000-09-08 |
| JP3786537B2 true JP3786537B2 (ja) | 2006-06-14 |
Family
ID=12501228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03757199A Expired - Fee Related JP3786537B2 (ja) | 1999-02-16 | 1999-02-16 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3786537B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5592238B2 (ja) * | 2010-11-18 | 2014-09-17 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその制御方法 |
-
1999
- 1999-02-16 JP JP03757199A patent/JP3786537B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000243099A (ja) | 2000-09-08 |
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Legal Events
| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020423 |
|
| A711 | Notification of change in applicant |
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|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060213 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060320 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090331 Year of fee payment: 3 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100331 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110331 Year of fee payment: 5 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R350 | Written notification of registration of transfer |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130331 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140331 Year of fee payment: 8 |
|
| S111 | Request for change of ownership or part of ownership |
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