JP3600647B2 - 半導体記憶装置 - Google Patents
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Description
【産業上の利用分野】
本発明は製造中に発生する欠陥を救済することが可能な半導体記憶装置に関するものである。
【0002】
【従来の技術】
ダイナミック型ランダムアクセスメモリ(以下、DRAMと呼ぶ)のような半導体記憶装置においては、メモリセルアレイの大容量化が進むに従って、チップ面積も増大し、不良ビットあるいはワード線の断線もしくは短絡等のワード線不良による製造歩留りの低下が問題となる。
【0003】
このため、チップ内に正規のメモリセルの他に予備のメモリセル(以下、冗長ビットと呼ぶ)を予め形成しておき、メモリセルアレイ内の不良ビットやワード線不良を有する列または行を、予備のメモリ列またはメモリ行と置換えることにより、不良ビットやワード線不良を救済する冗長回路を設け、歩留りの向上を図ることが一般的である。
【0004】
ところで、メモリの不良解析等においては、冗長ビットの使用の有無および救済された不良ビットのアドレスを製品段階においても、分解検査等のような非効率的な手段によらず知ることができれば便利である。
【0005】
このような要請に応えるために、メモリ内に冗長メモリセルが不良メモリセルの置換に用いられたか否かを示す不揮発性記憶素子を設け、この不揮発性記憶素子の状態を読出すことによって、このメモリが冗長ビットを用いているか否かを知る技術が提案されている。
【0006】
第1の従来例として、たとえば米国特許第4,480,199号明細書に上記技術が開示されている。
【0007】
図9に、上記冗長ビットの使用検出の回路DTを示す。
回路DTは、電源電圧VCCと内部回路CBに接続した外部端子EXTとの間に固定記憶素子としてのヒューズFとダイオード接続されたMOSトランジスタQT1、QT2とを直列に含むように構成される。
【0008】
冗長メモリセルが、正規のメモリセルアレイの不良メモリセルの機能的置換に用いられている場合は、ヒューズFを切断し、そうでない場合はヒューズFを非切断とする。このヒューズの切断はメモリのテスト後に行なわれる。
【0009】
通常の動作では外部端子EXTの電圧は、電位VCCと接地電位の範囲内であり、トランジスタQT1、QT2はオフとなり、ヒューズFを外部端子EXTから電気的に分離する。このため、ヒューズFは通常動作には全く影響を与えない。
【0010】
メモリが冗長メモリセルを用いているか否かをチェックするときは、外部端子EXTに電源電位VCCよりもトランジスタQT1およびQT2のしきい値の和分だけ高い電圧を印加することによって、トランジスタQT1、QT2をオンとし、ヒューズFの断/非断状態を端子EXTから端子VCCに至る電流の有無によって判定できる。
【0011】
しかし、この方法ではテスト時に通常の電源電圧以上の高電圧を印加する必要があって、操作が複雑であり、また、冗長ビットと置換されているアドレスまでを知ることはできない。
【0012】
そこで、このような問題点を改善した第2の従来例が、特開昭60−151899号公報に開示されている。
【0013】
図10は、この第2の従来例の構成を示す概略ブロック図である。以下その構成とデータの読出動作を簡単に説明する。
【0014】
図10において、ロウアドレスバッファ1a、カラムアドレスバッファ1bは外部からマルチプレクス方式で供給されるアドレス信号Axi、Ayiを受けて、内部相補アドレス信号axi、/axiおよびayi、/ayiをそれぞれ形成する。
【0015】
また、ロウアドレスデコーダ2a、カラムアドレスデコーダ2bは、上記内部相補アドレス信号を受けて、ワード線選択信号とデータ線選択信号とをそれぞれ形成する。
【0016】
ワード線選択信号はワード線ドライバ5に供給され、アドレスAxiに対応するワード線ドライバを選択し駆動可能にする。また、データ線選択信号はメモリアレイ6内の各データ線ごとに設けられたカラムスイッチ7に供給される。
【0017】
カラムアドレスデコーダ2bから出力される選択信号によってオンされたカラムスイッチ7を介して、アドレスAyiに対応された1本のデータ線のデータがセンスアンプ8によって増幅され、出力バッファ10によって入出力用端子11に出力される。
【0018】
一方、上記メモリアレイ6の一方の側には、予備のメモリ行6sが設けられている。
【0019】
アドレス比較回路3は内部に欠陥ビットや断線等の欠陥を有する不良ワード線のアドレスを、ヒューズのようなプログラム素子により記憶可能な不良アドレス記憶手段(図示せず)を備え、外部から入力されるアドレス信号と内部に記憶されている不良アドレスとを比較し、入力されたアドレスが不良アドレスと一致するか否かを検出する。
【0020】
そして、入力されたアドレスと不良アドレスとが一致すると、冗長デコーダ4を動作させるような信号φxij が形成され、冗長デコーダ4に供給されるとともに、冗長デコーダ4からは、デコーダ禁止信号/φe が形成されてロウアドレスデコーダ2aに供給される。一方、冗長デコーダ4によって、予備メモリ行を選択させるような“H”レベルの冗長選択信号φr が形成され、冗長ワードドライバ5sに供給される。これによって、冗長ワードドライバ5sが駆動され、予備メモリ行6sのワード線が選択レベルにされる。
【0021】
また、冗長デコーダ4から出力されたデコーダ禁止信号/φe によって、ロウアドレスデコーダ2aのすべての動作が禁止され、ワード線ドライバ5が非選択状態にされ、メモリアレイ6内の正規のワード線が選択レベルにされないようになる。
【0022】
一方、入力されたアドレスが不良アドレスと一致しない場合には、冗長デコーダ4からハイレベルの冗長選択信号φr が出力されないで、代わりにデコーダイネーブル信号φe が出力される。このイネーブル信号φe がロウアドレスデコーダ2aに供給されて、デコーダ2aが動作され、入力アドレスAxiに対応したワード線ドライバ5が駆動されてメモリアレイ6内の正規のワード線が選択レベルにされるようになっている。
【0023】
さらに、この第2の従来例では、外部から供給されるチップセレクト信号/CS、ロウアドレスストローブ信号/RAS、カラムアドレスストローブ信号/CASのような制御信号に基づいて、内部回路を制御する信号φx 、φy 、φmaとを形成する内部信号発生回路13が設けられている。さらに、チップセレクト信号CSのような制御信号が入力されるコントロール端子14に印加される信号のレベルが、たとえば通常のメモリ動作時の“H”レベル(+5V)よりも高いレベルにされたような場合に、これを検知して所定の内部信号φc を出力する特殊条件判定回路15が設けられている。
【0024】
この内部信号φc は、上記冗長デコーダ4から出力される冗長選択信号φr とともにANDゲート回路16に入力されている。また、上記特殊条件判定回路15が接続されているコントロール端子14以外の他のコントロール端子17と回路の接地点との間には、スイッチMOSFET18が接続され、このMOSFET18は、上記ANDゲート回路16の出力信号によってオン/オフ動作されるようになっている。
【0025】
したがって、/CS信号が印加されるチップセレクト端子のようなコントロール端子14に、通常よりも高いレベルの電圧を印加した状態で、アドレスAx を次々と変化させながら、すべてのワード線をスキャンさせるとともに、MOSFET18の接続されたコントロール端子17を監視する。
【0026】
このとき、不良アドレスがアクセスされると、ANDゲート回路16の出力レベルが“H”レベルにされて、MOSFET18がオンされる。その結果、コントロール端子17にリーク電流が流れるので、これを外付け装置によって検出してやれば、救済アドレス(不良アドレス)を知ることができる。
【0027】
【発明が解決しようとする課題】
従来の冗長メモリの使用状態を判定可能な半導体記憶装置は、以上のような構成であったので以下の問題点があった。
【0028】
すなわち、第1の従来例においては、第1にはテストモードにおいて通常使用される電源電圧以上の電圧を印加する必要があること、および、第2には不良ビットの存在するアドレスを知ることができないことである。
【0029】
さらに、第2の従来例では、上記第2の問題点は対策がとられているものの、第1および第2の従来例とも製品段階でのテストにおいては、パッケージの外部端子の1つを冗長ビットが使用されているか否かの判定用として用いることが必要な点である。
【0030】
DRAM等では商品規格上外部端子の数が一定数に制限されている。一方で、メモリ容量の増大に伴い、アドレス信号入力用やデータ入出力用に用いるべき外部端子数は増加し、空きの外部端子は事実上存在しない。このため、他の信号用に用いられている外部端子を冗長ビット使用の判定用に流用せざるを得ない。したがって、判定時には電源電圧以上の特別な電圧を必要とし、またこの特別な電圧のためこの外部端子に接続される内部回路素子が損なわれたり、あるいは異常電流が生じたり、メモリの信頼性を低下させるという問題を有していた。
【0031】
この発明は、以上のような問題点を解決するためになされたもので、以下を目的とする。
【0032】
すなわち、冗長ビット判定時に他の目的に供されている外部端子を流用する必要をなくし、ひいては、テスト中に電源電圧以上の特別な電圧を印加する必要のない半導体記憶装置を提供することである。
【0033】
この発明の別の目的は、不良ビットの存在するアドレスを、外部から電気的に判断し得る機能を有する半導体記憶装置を提供することである。
【0034】
【課題を解決するための手段】
請求項1記載の半導体記憶装置は、入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、入力アドレスと不良アドレスとが一致する場合には予備メモリセル列または行を選択する信号を発生する冗長メモリ選択信号発生手段と、外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、内部降圧回路は、降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、外部信号により設定された冗長回路テストモードにおいては、冗長メモリ選択信号に応じて、冗長メモリ非選択時には降圧回路を降圧動作状態に、冗長メモリ選択時には降圧回路を降圧動作停止状態にする降圧回路制御信号を降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備えている。
【0035】
請求項2記載の半導体記憶装置は、不良アドレスの有無を不揮発的に記憶する冗長機能記憶手段と、入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、入力アドレスと不良アドレスとが一致する場合には予備メモリセル列または行を選択する冗長メモリ選択手段と、外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、内部降圧回路は、降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、外部信号により設定された冗長回路テストモードにおいては、冗長機能記憶手段の記憶に応じて、冗長メモリ非使用時には降圧回路を降圧動作状態に、冗長メモリ使用時には降圧回路を降圧動作停止状態にする降圧回路制御信号を降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える。
【0036】
請求項3記載の半導体記憶装置は、請求項2記載の半導体記憶装置の構成に加えて、外部信号により冗長回路テストモード指定信号を発生する手段をさらに備え、冗長機能記憶手段は、第1の論理レベルに対応する第1の電位の入力端と、第2の論理レベルに対応する第2の電位の入力端と、第1の電位の入力端と第2の電位の入力端との間に直列に接続される抵抗体および不揮発性スイッチ手段とを含み、降圧回路制御信号発生手段は、冗長回路テストモード指定信号の入力する第1の入力端と、抵抗体および不揮発性スイッチ手段の接続点に接続する第2の入力端と、不揮発性スイッチ手段が遮断状態の場合、冗長回路テストモード時は降圧動作を停止状態とする信号を、冗長回路テストモード時以外は降圧動作状態とする信号を出力し、不揮発性スイッチ手段が導通状態の場合、冗長回路テストモード信号に関わりなく、降圧動作状態とする信号を出力する出力端とを含む。
【0037】
【作用】
請求項1記載の半導体記憶装置においては、冗長回路テストモード中は、入力アドレスに応じて冗長メモリが選択されたときには、冗長メモリ選択信号に応じて内部降圧回路は降圧動作を停止し、外部電圧をそのまま供給する。
【0038】
請求項2記載の半導体記憶装置においては、冗長回路テストモード中は、不良ビットが存在して冗長メモリが使用されている場合には、予め不揮発性の冗長機能記憶手段に記憶されている情報に応じて、内部降圧回路は降圧動作を停止し外部電圧をそのまま供給する。
【0039】
請求項3記載の半導体記憶装置においては、請求項2記載の半導体記憶装置における不揮発性の冗長機能記憶手段は、第1の電位と第2の電位との間に直列に接続された抵抗体および不揮発性スイッチ手段からなる。抵抗体とスイッチ手段の接続点の電位は、スイッチ手段の開閉状態により、第1の電位あるいは第2の電位を保持するので、これを記憶情報として請求項2と同様の作用を奏する。
【0040】
【実施例】
図1は、本発明の第1の実施例である半導体記憶装置の構成を示す概略ブロック図である。
【0041】
タイミング発生回路122は、ロウアドレスストローブ信号/RAS、コラムアドレスストローブ信号/CASおよびライトイネーブル信号/WEの特定の組合せ、たとえば、WCBR(/WE、/CASビフォア/RAS)で冗長回路テストモードに入る信号te を出力する。ここで、WCBRとは、通常の動作状態ではあり得ない、/RAS信号が“H”レベルから“L”レベルへ立下がる前のタイミングで、/WE信号および/CAS信号が“H”レベルから“L”レベルへ立下がるという信号の組合せをいう。
【0042】
ロウおよびコラムアドレスバッファ112は、アドレス信号A0、A1、…、An に応じて、アドレス比較回路118、行デコーダ106および列デコーダ104に内部アドレス信号を出力する。
【0043】
アドレス比較回路118は、この内部アドレス信号とフェールアドレスメモリ120に予めヒューズ素子等により記憶されている不良アドレスとを比較する。両者が一致した場合は、アドレス比較回路118から行デコーダ106に選択禁止信号が、スペアデコーダ116に選択信号が出力される。列デコーダ104からの信号により、選択された予備メモリアレイ114中のメモリセルのビットデータは、センスアンプ108により増幅され、出力バッファ130に出力され、最終的にデータ入出力端子に出力される。
【0044】
書込動作は基本的に以上と逆の動作である。
ここで、冗長回路テストモード信号およびスペアデコーダ選択信号は、NAND回路132に入力する。冗長回路テストモードに入り、かつ冗長メモリが選択されたときのみ、両信号ともに“H”レベルとなって、NAND回路132の出力信号が“L”レベルとなる。NAND回路132の出力信号は、電圧降圧回路126に入力する。この信号が“L”レベルの場合には、降圧回路は降圧動作を停止して、外部電圧ext.VCCをそのまま出力する。
【0045】
図2は、図1中のNAND回路132および電圧降圧回路126のブロック図である。
【0046】
信号te は、冗長セル使用判定の冗長回路テストモード用の制御信号である。信号Bは、冗長セルのアドレスデコード信号である。信号Cは内部降圧回路の制御信号である。
【0047】
また、図3はこの発明の動作を示すタイミング図である。
次に動作について説明する。冗長セル使用判定用の冗長回路テストモードは、たとえば前述のWCBRによってエントリし、CBRまたは/RASオンリリフレッシュによって解除される。冗長回路テストモードにエントリすると、制御信号te は“L”レベルから“H”レベルに変化する。この信号te は、冗長回路テストモード期間中は“H”レベルを維持し、特殊テストモード解除によって“H”レベルから“L”レベルに変化する。また、通常動作時、スタンバイ時は、“L”レベルのままである。
【0048】
冗長セルのアドレスデコード信号Bは、冗長セル使用時は/RASのセットによって“L”レベルから“H”レベルになり、/RAS信号のリセットによって“H”レベルから“L”レベルになる。冗長メモリ非選択時には、この信号Bは、“L”レベルのままで変化しない。
【0049】
次に信号Cは、内部降圧回路制御信号で、この信号が“H”レベルのときは、内部降圧回路が動作して、“L”レベルのときは、内部降圧回路は動作しない。図2から明らかなように、信号te 、Bが両方とも“H”レベルのときに、信号Cは“L”レベルになり、信号te 、Bのどちらか一方、あるいは両方ともが“L”レベルのときには、信号Cは“H”レベルになる。すなわち、この冗長回路テストモードにおいて、冗長メモリ選択時に限って、冗長回路テストモード期間中に内部降圧回路の降圧動作が止まることになる。
【0050】
内部降圧回路動作時は、(外部電圧ext.VCC)>(内部電圧int.VCC)であり、内部降圧回路が止まれば、(外部電圧ext.VCC)=(内部電圧int.VCC)となる。
【0051】
よって、この冗長回路テストモード期間中に冗長メモリセルが選択されている間は、降圧された電源電圧でなく、外部電源電圧で動作することになるので、電源電流を測定したり、アクセスタイムを測定することによって、その時の入力アドレスに応じて冗長メモリが選択されているかどうかを判別できる。
【0052】
図4は、この発明の第2の実施例の構成を示す概略ブロック図である。基本的な構成は、第1の実施例と同様である。
【0053】
異なる点は、内部電圧降圧回路126の制御信号を発生するのは、論理回路136であり、論理回路136への入力信号が、冗長回路テストモード信号te と不揮発性記憶回路134の出力信号である点である。
【0054】
不揮発性記憶回路134の記憶情報は、フェールアドレスメモリ120に不良アドレス情報を設定する際に、同時に設定される。
【0055】
図5は、図4中の不揮発性記憶回路134および論理回路136のブロック図である。図5において、高抵抗値の抵抗素子140とレーザトリミング用のヒューズ素子142とは直列に接続されている。NAND回路144の1つの入力端と、高抵抗素子140およびヒューズ素子142の接続点とは接続されている。NAND回路144のもう1つの入力端には、第1の実施例と同様冗長回路テストモード信号te が入力している。
【0056】
図6は、この第2の実施例の動作を示すタイミング図である。
次に動作について説明する。まず第1に、冗長メモリを使用するときには、レーザトリミングで冗長メモリに切換えるためのフェールアドレスメモリ120中のヒューズ素子を切断するが、そのときに図5のヒューズ素子142も切断する。冗長メモリ未使用時には、このヒューズ素子142は切断しない。
【0057】
図6に示したように、冗長メモリ未使用時には高抵抗素子140によって、信号Bは“L”レベルになり、信号te に関係なく信号Cは“H”レベルのままで、内部降圧回路は動作する。
【0058】
次に冗長メモリ使用時には、ヒューズ素子142が切断されるために、信号Bは“H”レベルになる。したがって、冗長回路テストモードエントリによって、制御信号te が“L”レベルから“H”レベルになった場合には、信号Cは“H”レベルから“L”レベルに変化して、内部降圧回路は停止する。冗長回路テストモード解除で、信号te が“H”レベルから“L”レベルに変化すると、信号Cは“L”レベルから“H”レベルに変化して、内部降圧回路は再び動作するようになる。
【0059】
したがって、冗長メモリを使用している場合には、冗長回路テストモード中に内部降圧回路が動作を停止し、外部電圧で動作するので、アクセスタイムや消費電流が変化し、冗長メモリの使用の有無を電気的に判別できる。
【0060】
図7は、この発明の第2の実施例を変形した第3の実施例である。図7において、レーザトリミング用のヒューズ素子142と高抵抗値の抵抗素子140は直列に接続している。NAND回路144の1つの入力端は、インバータ146を介して、ヒューズ素子142および高抵抗素子140の接続点と接続している。NAND回路144のもう1つの入力端には、第1の実施例と同様に冗長回路テストモード信号te が入力している。
【0061】
図8は、この第3の実施例の動作を示すタイミング図である。
次に動作について説明する。ヒューズ素子142は第2の実施例と同様に冗長メモリ使用時のみ切断するようにする。図8に示したように、冗長メモリ未使用時には高抵抗素子140によって、信号Bは“L”レベルになり、信号Cは“H”レベルで内部降圧回路は動作する(この場合、信号te には依存しない。)。
【0062】
次に、冗長メモリ使用時にはヒューズ素子142が切断されているために、信号Bは“H”レベルになる。したがって、冗長回路テストモードエントリによって、信号te が“H”レベルになると、信号Cは“L”レベルになる。また、冗長回路テストモードが解除されると、信号te は“L”レベルになるために、信号Cは“H”レベルに戻ることになる。
【0063】
したがって、第2の実施例と同様に、冗長メモリを使用している場合には、冗長回路テストモード中は、外部電圧で動作することになり、アクセスタイムや消費電流の変化から冗長メモリの使用の有無を判別できる。
【0064】
【発明の効果】
請求項1記載の半導体記憶装置においては、冗長回路テストモード中に、冗長メモリが選択されると内部降圧回路が動作を停止し、外部電圧で動作するので、不良ビットに対応するアドレスにおいてのみアクセスタイムや消費電流が変化する。このため、電気的に不良ビットのアドレスを判別できるだけでなく、外部端子に規定値以外の電圧を印加したりする必要がない。
【0065】
請求項2記載の半導体記憶装置においては、冗長メモリを使用している場合には、冗長回路テストモード中に内部降圧回路が動作を停止し、外部電圧で動作するので、アクセスタイムや消費電流が変化する。このため、電気的に冗長メモリの使用の有無を判別できるだけでなく、外部端子に規定値以外の電圧を印加したりする必要がない。
【0066】
請求項3記載の半導体記憶装置においては、予め不揮発性の冗長機能記憶手段に記憶させた情報を基に、冗長メモリを使用している場合には冗長回路テストモード中に、内部降圧回路が動作を停止し外部電圧で動作するので、請求項2と同様の効果を奏する。
【図面の簡単な説明】
【図1】本発明の第1の実施例の半導体記憶装置の概略ブロック図である。
【図2】第1の実施例の要部ブロック図である。
【図3】第1の実施例の動作を示すタイミングチャートである。
【図4】本発明の第2の実施例を示す概略ブロック図である。
【図5】第2の実施例の要部ブロック図である。
【図6】第2の実施例の動作を示すタイミングチャートである。
【図7】本発明の第3の実施例の要部ブロック図である。
【図8】第3の実施例の動作を示すタイミングチャートである。
【図9】第1の従来例の要部ブロック図である。
【図10】第2の従来例を示す概略ブロック図である。
【符号の説明】
1a ロウアドレスバッファ、1b カラムアドレスバッファ、2a ロウアドレスデコーダ、2b カラムアドレスデコーダ、3 アドレス比較回路、4冗長デコーダ、5 ワード線ドライバ、5s 冗長ワードドライバ、6 メモリアレイ、6s 予備メモリ行、7 カラムスイッチ、8 センスアンプ、9 メインアンプ、10 出力バッファ、11 入出力端子、12 入力バッファ、13 内部信号形成回路、14 コントロール端子、15 特殊条件判定回路、16 ANDゲート回路、17 特定ピン(コントロール端子)、18 スイッチ素子、100 半導体記憶装置、102 メモリセルアレイ、104 列デコーダ、106 行デコーダ、108 センスアンプ、110 入出力回路、112行および列アドレスバッファ、114 予備メモリアレイ、116 スペアデコーダ、118 アドレス比較回路、120 フェールアドレスメモリ、122タイミング発生回路、124 基準電圧発生回路、126 電圧降圧回路、128 入力バッファ、130 出力バッファ、132 NAND回路、134不揮発性記憶回路、136 論理回路、140 高抵抗素子、142 ヒューズ素子、144 NAND回路、146 インバータ。
Claims (3)
- 欠陥メモリセルを含む不良メモリセル列または行を予備のメモリセル列または行と電気的に置換するための冗長回路機能を有する半導体記憶装置であって、
入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、
前記入力アドレスと前記不良アドレスとが一致する場合には、前記予備メモリセル列または行を選択する信号を発生する冗長メモリ選択信号発生手段と、
外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、
前記内部降圧回路は、
降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、
外部信号により設定された冗長回路テストモードにおいては、前記冗長メモリ選択信号に応じて、冗長メモリ非選択時には降圧回路を降圧動作状態に、冗長メモリ選択時には降圧回路を降圧動作停止状態にする前記降圧回路制御信号を前記降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える、半導体記憶装置。 - 欠陥メモリセルを含む不良メモリセル列または行を予備のメモリセル列または行と電気的に置換するための冗長回路機能を有する半導体記憶装置であって、
不良アドレスの有無を不揮発的に記憶する冗長機能記憶手段と、
入力アドレスと欠陥メモリセルの属する不良アドレスとを比較するアドレス比較手段と、
前記入力アドレスと前記不良アドレスとが一致する場合には、前記予備メモリセル列または行を選択する冗長メモリ選択手段と、
外部電源電圧を降圧して内部電源電圧を供給する内部降圧回路とを備え、
前記内部降圧回路は、
降圧動作状態と降圧動作停止状態とを切換える降圧回路制御信号の入力端を含み、
外部信号により設定された冗長回路テストモードにおいては、前記冗長機能記憶手段の記憶に応じて、冗長メモリ非使用時には降圧回路を降圧動作状態に、冗長メモリ使用時には降圧回路を降圧動作停止状態にする前記降圧回路制御信号を前記降圧回路制御信号入力端に入力する降圧回路制御信号発生手段をさらに備える、半導体記憶装置。 - 前記外部信号により、冗長回路テストモード指定信号を発生する手段をさらに備え、
前記冗長機能記憶手段は、
第1の論理レベルに対応する第1の電位の入力端と、
第2の論理レベルに対応する第2の電位の入力端と、
前記第1の電位の入力端と前記第2の電位の入力端との間に直列に接続される抵抗体および不揮発性スイッチ手段とを含み、
前記降圧回路制御信号発生手段は、
前記冗長回路テストモード指定信号の入力する第1の入力端と、
前記抵抗体および不揮発性スイッチ手段の接続点に接続する第2の入力端と、
前記不揮発性スイッチ手段が遮断状態の場合、前記冗長回路テストモード時は降圧動作を停止状態とする信号を、前記冗長回路テストモード時以外は降圧動作状態とする信号を出力し、前記不揮発性スイッチ手段が導通状態の場合、前記冗長回路テストモード信号に関わりなく、降圧動作状態とする信号を出力する出力端とを含む、請求項2に記載の半導体記憶装置。
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