JPH07153265A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 利用効率を向上させた簡易キャッシュシステ
ムを有する半導体記憶装置を得る。 【構成】 第１のアドレス部分である行アドレスの最下
位ビットＲＡ₀ は行アドレスバッファ１を介して入力さ
れる。データレジスタ選択回路３７は信号ＲＡ₀と信号
ＤＴを入力し、信号ＤＴが“Ｈ”レベルの時、活性化さ
れ信号ＲＡ₀ が信号ＴＡ₀ として、信号ＲＡ₀ の反転信
号が信号バーＴＡ₀ として出力する。データレジスタ選
択回路３７内のテーブルデコーダ３７ｂは第２のアドレ
ス部分である列アドレス上位４ビットＣＡ₆ 〜ＣＡ₉ を
デコードし、出力線Ｎ₁ 〜Ｎ₁₆のうち１本を“Ｈ”レベ
ルに立ち上げる。各テーブルラッチＬ１〜Ｌ１６はトラ
ンジスタＴ１を介して信号バーＴＡ₀ に、トランジスタ
Ｔ２を介して信号ＴＡ₀ に接続されトランジスタＴ１，
Ｔ２のゲートには、各々出力線Ｎ₁ 〜Ｎ₁₆が接続され
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はキャッシュメモリを内
部に有する半導体記憶装置に関する。

【０００２】

【従来の技術】従来、コンピュータシステムのコストパ
フォーマンスを向上させるため、低速だが低コストで大
容量なダイナミックＲＡＭ（ＤＲＡＭ）をメインメモリ
に使用し、このメインメモリとＣＰＵ間に高速なバッフ
ァとして、小容量の高速メモリを設けることが、よく行
われていた。上記した高速バッファはキャッシュメモリ
と呼ばれ、ＣＰＵが必要としそうなデータのブロックを
メインメモリからコピーし、保持している。ＣＰＵがア
クセスするアドレスのデータがキャッシュメモリ内に存
在する時（キャッシュヒット）、ＣＰＵは必要とするデ
ータをキュッシュメモリより取り込む。一方、ＣＰＵが
アクセスするアドレスのデータがキャッシュメモリ内に
存在しない時（キャッシュミス）、ＣＰＵは低速なメイ
ンメモリ（ＤＲＡＭ）より、必要とするデータを取込
む。

【０００３】上記したキャッシュメモリシステムをメモ
リシステムに組み込むには、高価な高速メモリを必要と
するのでコストを重視する小型のコンピュータシステム
では使用することができなかった。そこで、ＤＲＡＭの
有しているページモード，スタティックコラムモード等
の高速アクセス機能を利用し、簡易なキャッシュシステ
ムを構成していた。

【０００４】以下、図８の波形図を参照して、ページモ
ード，スタティックコラムモードの説明を行う。同図に
おいて(a) は通常のＤＲＡＭのサイクル、(b)はページ
モードサイクル、(c) はスタティックコラムモードサイ
クルである。

【０００５】同図(a) に示すように、通常サイクルで
は、信号バーＲＡＳ(Row Address Strobe)の降下エッジ
でマルチプレクスアドレス信号ＭＡより行アドレス(Row
Address) ＲＡをＤＲＡＭ内に取込み、信号バーＣＡＳ
(Columm Address Strobe)の降下エッジでマルチプレク
スアドレス信号ＭＡより列アドレス(Columm Address)Ｃ
ＡをＤＲＡＭ内に取り込む。そして、行アドレスＲＡ，
列アドレスＣＡにより選択されたメモリセルのデータを
データ出力Ｄ_out として得る。通常サイクルは上記した
サイクルでデータを読み出すため、アクセス時間として
は信号バーＲＡＳの降下エッジ時からデータ出力Ｄ_out
が有効になるまでの時間ｔ_RAC （ＲＡＳアクセスタイ
ム）を要する。このアクセス時間ｔ_RAC は、通常１００
ｎｓ程度である。なお、ｔ_RPは信号バーＲＡＳのプリチ
ャージ時間、ｔ_C はサイクル時間であり、通常ｔ_C ＝２
００ｎｓ程度である。

【０００６】同図(b) に示すように、ページモードサイ
クルでは同一行アドレスＲＡ上で複数の列アドレスＣＡ
でデータの読出しが行える。従って、アクセス時間は信
号バーＣＡＳの降下エッジ時からデータ出力Ｄ_out が有
効になるまでの時間ｔ_CAC （ＣＡＳクセスタイム）とな
り、通常サイクルでのアクセス時間ｔ_RAC の半分程度の
時間となり、通常５０ｎｓ程度である。なお、ｔ_CPは信
号バーＣＡＳのプリチャージ時間、ｔ_PCはサイクル時間
である。

【０００７】同図(c) に示すように、スタティックコラ
ムモードではページモードの信号バーＣＡＳの立下りエ
ッジを不要にし、列アドレスＣＡをあたかもスタティッ
クＲＡＭのように動作させている。従ってアクセス時間
はマルチプレクスアドレスＭＡ変化時からデータ出力Ｄ
_out が有効になるまでの時間ｔ_AA（アドレスアクセスタ
イム）となり、ｔ_CAC 同様通常サイクルでのアクセス時
間ｔ_RAC の半分程度となり、通常５０ｎｓ程度である。

【０００８】図９は、ページモードあるいはスタティッ
クコラムモードが可能な従来のＤＲＡＭ素子の基本構成
を示す構成ブロック図である。

【０００９】同図に示すように、行アドレスバッファ
１，列アドレスバッファ２がマルチプレクスアドレス信
号ＭＡより各々行アドレスＲＡ，列アドレスＣＡを取込
んでいる。そして信号バーＲＡＳの降下エッジが行アド
レスバッファ１に入力されると、行アドレスＲＡが行デ
コーダ３へ送られ、次段のワードドライバ４を駆動する
ことで、行アドレスＲＡにより選択されたメモリセルア
レイ５内の１本のワード線（図示せず）を活性化する。

【００１０】そして、活性化されたワード線に接続され
た全メモリセルのデータが、メモリセルアレイ５内の全
ビット線（図示せず）を介してセンスアンプ６へ送られ
る。センスアンプ６は得られたデータを検知し、増幅す
る。したがって、この時点で指定された行アドレスＲＡ
一行分のデータがセンスアンプ６にラッチされている。
以降、同一の行アドレスＲＡ内のデータをアクセスする
場合は、前述したページモード，スタティックコラムモ
ードが利用できる。

【００１１】つまり、ページモードでは、信号バーＣＡ
Ｓの降下エッジが列アドレスバッファ２に入力される
と、列アドレスＣＡが列デコーダ７に送られ、センスア
ンプ６に格納されているデータ群のいずれかを有効にす
ることで、出力バッファ８を介してデータ出力Ｄ_out を
得る。スタティックコラムモードの場合も起動をマルチ
プレクスアドレスＭＡの変化による点を除き同様の動作
を行う。なお、９はデータの入出力を制御するＩ／Ｏス
イッチ、１０は入力バッファ、Ｄ_inはデータ入力であ
る。

【００１２】図１０はページモード（あるいはスタティ
ックコラムモード）を利用した簡易キャッシュシステム
を有する従来のメモリシステムのブロック構成図であ
る。同図に示すように、このメモリシステムは８個の１
Ｍビット×１構成のＤＲＡＭ素子１１〜１８を使用し構
成した１Ｍバイトのメモリシステムである。従ってアド
レス線は２０本（２²⁰＝１０４８５７６＝１Ｍ）必要と
するが、実際上はアドレスマルチプレクサ２１より行ア
ドレスＲＡ（１０ビット），列アドレスＣＡ（１０ビッ
ト）に分けたマルチプレクスアドレス信号ＭＡが送られ
る１０本のアドレス線が各々のＤＲＡＭ素子１１〜１８
に接続されている。

【００１３】図１１は、図１０で示したメモリシステム
のキャッシュ動作を示した波形図である。以下、図１１
および図９を参照しつつ図１０のメモリシステムの動作
を説明する。なお、ラッチ２２には、既に直前にアクセ
スされた行アドレスＲＡ１がラッチされており、センス
アンプ６内には行アドレスＲＡ１の全データが既にラッ
チされているとする。

【００１４】このような状態で、図示しないＣＰＵが必
要とするデータの２０ビットのアドレス信号Ａ_d をアド
レスジェネレータ２３より発生する。このアドレス信号
Ａ_dから行アドレスＲＡ２がコンパレータ２４に入力さ
れ、コンパレータ２４はこの行アドレスＲＡ２とラッチ
２２に格納されている行アドレスＲＡ１との比較を行
い、ＲＡ１＝ＲＡ２であれば、センスアンプ６に保持し
ているデータ群にアクセスされた（キャッシュヒット）
ことになり、コンパレータ２４は活性化した（“Ｈ”レ
ベル）キャッシュヒット信号ＣＨ(Cache Hit) をステー
トマシン２５に送る。活性化した信号ＣＨを受けたステ
ートマシン２５は信号バーＲＡＳを“Ｌ”レベルに保っ
たまま、信号バーＣＡＳをトグルする（立ち上げた後に
立ち下げる）ページモード制御を行い、アドレスマルチ
プレクサ２１はＤＲＡＭ素子１１〜１８にマルチプレク
スアドレスＭＡとして、列アドレスＣＡを供給し、各Ｄ
ＲＡＭ素子１１〜１８のセンスアンプ６に格納されたデ
ータ群より、列デコーダ７により選択されたデータを取
り出す。このようにキャッシュヒットした場合、ＤＲＡ
Ｍ素子１１〜１８から高速なアクセス時間ｔ_CAC で、出
力データＤ_out が得られる。

【００１５】一方、コンパレータ２４において、ＲＡ１
≠ＲＡ２が判定されると、センスアンプ６に保持してい
るデータ群以外にアクセスされた（キャッシュミス）こ
とになり、コンパレータ２４はステートマシン２５に非
活性（“Ｌ”レベル）の信号ＣＨを発生する。この時、
ステートマシン２５は信号バーＲＡＳ，バーＣＡＳの順
にトグルする通常サイクルのＤＲＡＭ素子１１〜１８の
制御を行い、アドレスマルチプレクサ２１は行アドレス
ＲＡ２，列アドレスＣＡの順にマルチプレクスアドレス
ＭＡをＤＲＡＭ素子１１〜１８に供給する。このように
キャッシュミスした場合、信号バーＲＡＳを図１１に示
すようにプリチャージし、さらにＤＲＡＭ素子１１〜１
８から低速なアクセス時間ｔ_RAC で出力データＤ_out が
得られることになる。このため、ステートマシン２５は
ウェイト信号Ｗait を発生し、ＣＰＵに待機をかける。
また、ラッチ２２はコンパレータ２４より活性化されな
いキャッシュヒット信号ＣＨを受けると新しい行アドレ
スＲＡ２を保持する。

【００１６】

【発明が解決しようとする課題】従来の簡易キャッシュ
システムは以上のようにセンスアンプ６によりラッチす
る形式で構成されているのでエントリー数は１である。
従って、センスアンプ６の内容を一括して出力するしか
方法がなく、利用効率が低いという問題点があった。

【００１７】この発明は、上記した問題点を解決するた
めになされたもので、利用効率を向上させた簡易キャッ
シュシステムを有する半導体記憶装置を得ることを目的
とする。

【００１８】

【課題を解決するための手段】この発明にかかる半導体
記憶装置は、複数行および複数列に配置され、それぞれ
が情報を記憶する複数のメモリセルと、複数行に配置さ
れ、それぞれが対応した行に配置される複数のメモリセ
ルに接続される複数のワード線と、複数列に配置され、
それぞれが対応した列に配置される複数のメモリセルに
接続される複数のビット線対と、上記複数のビット線対
に対応して接続される複数のセンスアンプとを有するメ
インメモリと、上記メインメモリのビット線対に現れる
情報を格納する複数のレジスタ手段を有するキャッシュ
メモリと、第１のアドレス部分と第２のアドレス部分と
を有するアドレス信号を受け、レジスタ手段に格納され
た情報に対応したアドレス信号の第１のアドレス部分を
第２のアドレス部分によって指定されたアドレス記憶手
段に記憶し、新たに入力されたアドレス信号がキャッシ
ュヒットした時、この新たに入力されたアドレス信号の
第２のアドレス部分によって指定されたアドレス記憶手
段に記憶された上記レジスタ手段に格納された情報に対
応したアドレス信号の第１のアドレス部分に基づいて上
記複数のレジスタ手段のいずれかを選択して選択したレ
ジスタ手段から情報を出力させるレジスタ選択手段とを
備えて構成される。

【００１９】

【作用】この発明における半導体記憶装置のレジスタ選
択手段は、新たに入力されたアドレス信号がキャッシュ
ヒットした時、この新たに入力されたアドレス信号の第
２のアドレス部分によって指定されたアドレス記憶手段
に記憶されたレジスタ手段に格納された情報に対応した
アドレス信号の第１のアドレス部分に基づいて複数のレ
ジスタ手段のいずれかを選択して選択したレジスタ手段
から情報を出力させるするため、複数のレジスタ手段に
格納された情報を分割して利用することができる。

【００２０】

【実施例】図１は理想的なキャッシュ機能を有するメモ
リシステムのＤＲＡＭ素子の基本構成を示すブロック構
成図である。同図において１〜４，８〜１０及びバーＣ
ＡＳ，バーＲＡＳ，ＭＡ，ＲＡ，ＣＡ，ＣＨは従来と同
じであるので説明は省略し、以下従来と異なる点につい
て述べる。

【００２１】同図に示すようにメモリセルアレイ５をブ
ロックＢ１〜Ｂ４と４分割して使用するため、センスア
ンプ６，Ｉ／Ｏスイッチ９間にブロックＢ１〜Ｂ４に対
応してトランスファゲート３１（３１ａ〜３１ｄ），キ
ャッシュメモリであるデータレジスタ３２（３２ａ〜３
２ｄ）を挿入している。トランスファゲート３１は、図
２の詳細ブロック構成図に示すようにブロックデコーダ
３４により各々が制御されるため、その導通・非導通に
より、メモリセルアレイ５のデータをブロック（Ｂ１〜
Ｂ４）単位で、センスアンプ６を介して対応のデータレ
ジスタ３２ａ〜３２ｄへ転送が可能となる。

【００２２】ブロックデコーダ３４ａ〜３４ｄは、各々
列アドレスＣＡの上位２ビットと信号ＣＨの反転信号を
入力信号とするアンドゲートＧ１によりその活性化が制
御される。つまり、信号ＣＨが“Ｌ”レベルで、列アド
レスＣＡの上位２ビットで選択されたブロックデコーダ
３４ａ〜３４ｄのいずれかが活性化し、信号ＣＨが
“Ｈ”レベルでは、どのブロックデコーダ３４ａ〜３４
ｄも活性化しない。またブロックデコーダ３４ａ〜３４
ｄのいずれかが活性化すると対応するトランスファゲー
ト３１ａ〜３１ｄが導通する。一方、列デコーダ７は列
アドレスＣＡを入力信号とし、Ｉ／Ｏスイッチ９のいず
れか１つを有効にする。

【００２３】図３は図１，図２で示したキャッシュ機能
を有するメモリシステムを示したブロック構成図であ
る。同図に示すように、従来と異なり、４つのラッチ２
２ａ〜２２ｄを設けている。また、これらのラッチ２２
ａ〜２２ｄの選択手段としてセレクタ３６が設けられて
おり、セレクタ３６はアドレス信号Ａ_d より行アドレス
ＲＡの全ビットと列アドレスＣＡの上位２ビットを入力
信号とし、列アドレスＣＡの上位２ビットに基づきコン
パレータ２４と比較すべきラッチ２２ａ〜２２ｄのいず
れかを選択し、コンパレータ２４の出力であるキャッシ
ュヒット信号ＣＨが非活性であるキャッシュミス時に
は、行アドレスＲＡの値を選択されたラッチ２２ａ〜２
２ｄのいずれかに保持させる働きを有している。

【００２４】以下、図１〜図３で示したメモリシステム
の動作を説明する。なお、ラッチ２２ａ〜２２ｄには、
既に各ブロックＢ１〜Ｂ４において直前にアクセスされ
た行アドレスＲＡ１ａ〜ＲＡ１ｄが各々ラッチされてお
り、データレジスタ３２ａ〜３２ｄにはその時のブロッ
クＢ１〜Ｂ４ごとの全データが既にラッチされていると
する。

【００２５】このような状態で、図示しないＣＰＵが必
要とする２０ビットのアドレス信号Ａ_d をアドレスジェ
ネレータ２３より発生する。このアドレス信号Ａ_d から
行アドレスＲＡ２がコンパレータ２４に入力される。一
方、アドレス信号Ａ_d の列アドレスＣＡの上位２ビット
がセレクタ３６に入力されると、セレクタ３６は選択さ
れたブロックＢ１〜Ｂ４に該当するラッチ２２ａ〜２２
ｄのいずれかのみを有効にする。ここで、説明の都合上
ブロックＢ２、つまりラッチ２２ｂが選択されたとする
と、コンパレータ２４は入力された行アドレスＲＡ２と
ラッチ２２ｂに格納されている行アドレスＲＡ１ｂとの
比較を行い、ＲＡ１ｂ＝ＲＡ２であれば、キャッシュヒ
ットとみなし、活性化した（“Ｈ”レベルの）キャッシ
ュヒット信号ＣＨをステートマシン２５及び各ＤＲＡＭ
素子１１〜１８に送る。

【００２６】この時、信号ＣＨは“Ｈ”レベルとなるた
め、全てのブロックデコーダ３４は活性化せず、全トラ
ンスファゲート３１は導通せず、全データレジスタ３２
とセンスアンプ６間は電気的に遮断されている。

【００２７】一方、ステートマシン２５は信号バーＣＡ
Ｓをトグルするページモード制御を行ない、アドレスマ
ルチプレクサ２１はＤＲＡＭ素子１１〜１８にマルチプ
レクスアドレスＭＡとして列アドレスＣＡを供給し、各
ＤＲＡＭ素子１１〜１８のデータレジスタ３２ｂに格納
されたデータ群より列デコーダ７により選択されたデー
タをＩ／Ｏスイッチ９を介して取り出す。このようにし
てキャッシュヒットした場合、ＤＲＡＭ素子１１〜１８
から高速なアクセス時間ｔ_CAC で出力データＤ_out が得
られる。

【００２８】また、コンパレータ２４においてＲＡ１≠
ＲＡ２が判定されると、キャッシュミスとみなし、非活
性（“Ｌ”レベル）のキャッシュヒット信号ＣＨをステ
ートマシン２５，セレクタ３６及び各ＤＲＡＭ素子１１
〜１８に送る。

【００２９】この時、信号ＣＨは“Ｌ”レベルとなるた
め、ブロックデコーダ３４ｂのみ活性化され、トランス
ファゲート３１ｂは導通し、データレジスタ３２ｂとセ
ンスアンプ６間は電気的に接続される。なお、他のデー
タレジスタ３２ａ，３２ｃ，３２ｄとセンスアンプ６間
は電気的に遮断されたままである。

【００３０】一方、ステートマシン２５は、信号バーＲ
ＡＳを立ち下げ、次に信号バーＣＡＳを立下げるサイク
ルでＤＲＡＭ素子１１〜１８の制御を行い、アドレスマ
ルチプレクサ２１は行アドレスＲＡ２，列アドレスＣＡ
の順にマルチプレクスアドレスＭＡをＤＲＡＭ素子１１
〜１８に供給する。そして、メモリセルアレイ５よりセ
ンスアンプ６，トランスファゲート３１ｂ及びデータレ
ジスタ３２ｂ，Ｉ／Ｏスイッチ９及び出力バッファ８を
介して、列デコーダ７により選択されたデータを出力デ
ータＤ_out として読み出す。このようにキャッシュミス
時には、ＤＲＡＭ素子１１〜１８から低速なアクセス時
間ｔ_RAC で出力データＤ_out が得られることになる。こ
のため、ステートマシン２５はウェイト信号Ｗait を発
生し、ＣＰＵに待機をかける。また、セレクタ３６によ
り選択されたラッチ２２ｂには、新しい行アドレスＲＡ
２が保持される（他のラッチ２２ａ，２２ｃ，２２ｄ内
の値は変化しない。）。

【００３１】このように、キャッシュヒット，キャッシ
ュミス時におけるＤＲＡＭ素子１１〜１８のメモリ管理
をブロックＢ１〜Ｂ４単位で行えるようにしたため、各
ブロックＢ１〜Ｂ４各々が独立して行アドレスに対する
データ群をデータレジスタ３２に格納することができる
ので、エントリー数は４である。その結果、連続する２
つの行アドレスにまたがったプログラムルーチンが繰り
返し実行される場合などにも対応することができ、キャ
ッシュヒット率は向上する。

【００３２】ところで、周知のようにＤＲＡＭは読出し
時において、メモリセルに蓄積された電荷をビット線対
（ビット線と反転ビット線）を介してセンスアンプに取
り込み、この電荷を検知増幅することにより行ってい
る。この時センスアンプに取り込まれる電圧値は、正確
に検知増幅するため所定値以上に保つ必要がある。ま
た、この電圧値はビット線（反転ビット線）の浮遊容量
が大きい程小さい値となる。

【００３３】このため、ビット線の浮遊容量を決定する
ビット線長は所定長以内に抑える必要があり、１本のビ
ット線（反転ビット線）には１２８個のメモリセルを接
続する程度の長さが限界となる。従って、１個（１ビッ
ト）のセンスアンプには１組のビット線対が接続される
ことから、１つのセンスアンプに２５６個のメモリセル
の接続が限界となる。

【００３４】上記した理由から、１Ｍ（メガ）ビットの
ＤＲＡＭでは、図１で示した１０２４行（１本のビット
線対に接続されるメモリセルの個数）×１０２４列（ビ
ット線対の本数）のマトリクス構成のメモリセルアレイ
１個で実現するのは理想的であるが実現は困難である。

【００３５】そこで、実用上最大の２５６個のメモリセ
ルが接続されるビット線対を用いて、同一メモリセルア
レイ内で隣接する４本のビット線対あるいは異なるメモ
リセルアレイにおける４本のビット線対で１つのデータ
レジスタを共用することが考えられるが、共用されるデ
ータレジスタの配置及び複数のビット線対との配線等に
より回路が複雑化し、製造プロセスも複雑化してしま
う。また、複数のビット線対とデータレジスタ間の信号
制御も複雑化してしまいこれらの方法も実現は困難であ
る。

【００３６】従って、実際にはメモリセルアレイを行単
位に４分割し２５６行×１０２４列のマトリクス構成の
メモリセルアレイを４個設け、各メモリセルアレイにセ
ンスアンプ６，トランスファゲート３１，データレジス
タ３２，Ｉ／Ｏスイッチ９，ブロックデコーダ３４，列
デコーダ７を設けることにより実現しなければならな
い。

【００３７】このため、行アドレスＲＡが直接ＤＲＡＭ
素子１１〜１８に入力されないキャッシュヒット時に
は、どのメモリセルアレイに設けられたデータレジスタ
にアクセスするのかを識別するため、例えば行アドレス
ＲＡの上位２ビットを入力する必要が生じる。その結
果、通常のマルチプレクスアドレスＭＡ入力端子の他
に、アドレス入力端子を別途に２個（２ビット）設けな
ければならず、ＤＲＡＭのパッケージサイズの増大をま
ねくという問題が生じる。

【００３８】図４は、上記した問題点を克服したこの発
明の一実施例であるキャッシュ機能を有するメモリシス
テムにおけるＤＲＡＭ素子の構成説明図である。同図に
示すようにメモリセルアレイを５，５′と分割しデータ
レジスタ選択回路３７を新たに設けている。これらのメ
モリセルアレイ５，５′は各々行デコーダ３，３′，ワ
ードドライバ４，４′，センスアンプ６，６′，トラン
スファゲート３２，３２′，Ｉ／Ｏスイッチ９，９′，
ブロックデコーダ３４，３４′，列デコーダ７，７′が
図１で示したメモリセルアレイ５と同様に設けられてい
る。行デコーダ３（３′）は行アドレス上位９ビットＲ
Ａ₁ 〜ＲＡ₉ 入力となり、アンドゲートＧ１，Ｇ１′に
はキャッシュヒット信号ＣＨの反転信号の代りにデータ
トランスファ信号ＤＴが入力されている。なお、同図で
は説明の都合上ブロック数１６，メモリセルアレイ数２
で示しており、これらの数は必要に応じて適当に増減さ
せることができる。

【００３９】データレジスタ選択回路３７は列アドレス
の上位４ビットＣＡ₆ 〜ＣＡ₉ 、行アドレスの下位１ビ
ットＲＡ₀ 及び後述するデータトランスファ信号ＤＴを
入力信号とし、テーブルアドレス信号ＴＡ₀ ，バーＴＡ
₀ を発生する。この信号ＴＡ₀ ，バーＴＡ₀ は、各々Ｉ
／Ｏスイッチ９，９′と入出力バッファ８，出力バッフ
ァ１０との間に設けられたトランジスタＱ，Ｑ′のゲー
トに印加される。

【００４０】図５は、データレジスタ選択回路３７の詳
細を示す回路構成図である。同図に示すようにデータト
ランスファ信号ＤＴは信号バーＲＡＳ，信号バーＣＡ
Ｓ，信号ＣＨ各々を反転入力としたアンドゲートＧ２の
出力信号である。また、列アドレスの最下位ビットＲＡ
₀ はマチルプレクスアドレスＭＡ₀ より行アドレスバッ
ファ１を介して入力される。

【００４１】データレジスタ選択回路３７は、トランス
ファ回路３７ａ，テーブルデコーダ３７ｂ，テーブルラ
ッチＬ１〜Ｌ１６より構成され、トランスファ回路３７
ａは信号ＲＡ₀ と信号ＤＴを入力し、信号ＤＴが“Ｈ”
レベルの時、データレジスタ選択回路３７は活性化され
信号ＲＡ₀ が信号ＴＡ₀ として、信号ＲＡ₀ の反転信号
が信号バーＴＡ₀ として出力される。

【００４２】例えば、信号ＤＴが“Ｈ”レベルで、信号
ＲＡ₀ が“Ｈ”レベル（“１”）の時トランスファ回路
３７ａ中のトランジスタＱ１，Ｑ３，Ｑ４，Ｑ５，Ｑ
６，Ｑ８が導通し、トランジスタＱ２，Ｑ７が非導通と
なることで、信号ＴＡ₀ は“Ｌ”レベル、信号バーＴＡ
₀ は“Ｈ”レベルとして出力される。

【００４３】テーブルデコーダ３７ｂは列アドレス上位
４ビットＣＡ₆ 〜ＣＡ₉ を入力信号とし、これらの信号
ＣＡ₆ 〜ＣＡ₉ をデコードし、出力線Ｎ₁ 〜Ｎ₁₆のうち
１本を“Ｈ”レベルに立ち上げる。また各テーブルラッ
チＬ１〜Ｌ１６はトランジスタＴ１を介して信号バーＴ
Ａ₀ に、トランジスタＴ２を介して信号ＴＡ₀ に接続さ
れる。また、これらのトランジスタＴ１，Ｔ２のゲート
には、各々出力線Ｎ₁〜Ｎ₁₆が接続される。

【００４４】図４，図５で示したメモリシステムにおけ
る動作をデータレジスタ選択回路３７を中心とし、キャ
ッシュミス時、キャッシュヒット時に分けて説明する。

【００４５】キャッシュミス時（信号ＣＨ＝“Ｌ”）で
は、ステートマシン２５より信号バーＲＡＳ，信号バー
ＣＡＳを順次立下げるとアンドゲートＧ２の出力である
信号ＤＴが立上る。その結果、トランスファ回路３７ａ
が活性化し、信号ＲＡ₀ が信号ＴＡ₀ として信号ＲＡ₀
の反転信号が信号バーＴＡ₀ として出力される。

【００４６】一方、テーブルデコーダ３７ｂは入力列ア
ドレスＣＡ₆ 〜ＣＡ₉ をデコードすることで選択された
ブロックＢ_i (i=1〜16のいずれか）に該当する出力線Ｎ
_i を選択的に立上げる。その結果、出力線Ｎ_i にゲート
が接続されたテーブルラッチＬｉ に接続されたトラン
ジスタＴ１，Ｔ２が導通し、信号ＴＡ₀ （バーＴＡ₀）
がテーブルラッチＬｉ に保持される。これにより、次
回キャッシュヒット時において、ブロックＢ_i における
有効データレジスタ５，５′（つまり、書換えられるデ
ータレジスタ）の情報を保持できる。

【００４７】そして、信号ＴＡ₀ ，バーＴＡ₀ によりト
ランジスタＱ，Ｑ′の一方が導通、他方が非導通とな
り、いずれかのメモリセルアレイ５（５′）の情報がセ
ンスアンプ６（６′），トランスファゲート３１（３
１′），データレジスタ３２（３２′），Ｉ／Ｏスイッ
チ９（９′），トランジスタＱ（Ｑ′）を介して出力バ
ッファ８に与えられ、データ出力Ｄ_out を得る。

【００４８】キャッシュヒット時には、信号ＣＨが
“Ｈ”レベルであるため、信号ＤＴが立上ることはなく
“Ｌ”レベルを維持するため、トランスファ回路３７ａ
は活性化しない。

【００４９】一方、テーブルデコーダ３７ｂはキャッシ
ュミス時同様に、入力列アドレスＣＡ₆ 〜ＣＡ₉ をデコ
ードすることでブロックＢj (j=1〜16のいずれか) に該
当する出力線Ｎj を選択的に立上る。その結果、出力線
Ｎj にゲートが接続されたテーブルラッチＬj に接続さ
れたトランジスタＴ１，Ｔ２が導通し、ラッチＬj に格
納されたブロックＢj における有効データレジスタ（つ
まり、読出しデータレジスタ）を示す情報が信号Ｔ
Ａ₀ ，バーＴＡ₀ として出力される。

【００５０】そして、信号ＴＡ₀ ，バーＴＡ₀ によりト
ランジスタＱ，Ｑ′の一方が導通、他方が非導通とな
り、いずれかのデータレジスタ３２（３２′）の情報が
Ｉ／Ｏスイッチ９（９′），トランジスタＱ（Ｑ′）を
介して出力バッファ８に与えられ、高速にデータ出力Ｄ
_out を得る。

【００５１】このように、第１のアドレス部分である行
アドレスの一部ＲＡ₀ に応じた情報、すなわち、各ブロ
ックＢ１〜Ｂ１６における有効データレジスタ３２，３
２′の情報を予めキャッシュミス時等でラッチデータＬ
１〜Ｌ１６に格納し、第２のアドレス部分である列アド
レスの一部ＣＡ₆ 〜ＣＡ₉ をテーブルデコーダ３７ｂに
デコードすることで行アドレスの一部ＲＡ₀ に応じた情
報を取出すことができるため、マルチプレクスアドレス
ＭＡより列アドレスＣＡしか供給されない高速アクセス
動作を行うキャッシュヒット時において、行アドレスの
一部ＲＡ₀ を別途に外部端子に入力する必要はない。

【００５２】つまり、図６(a) に示すように各メモリセ
ルアレイ５，５′の各ブロックＢ１〜Ｂ４（説明の都合
上４ブロック）に対し、選択された行アドレスの情報が
データレジスタ３２，３２′に格納されるが、各ブロッ
クにおいては１つのデータレジスタのみ有効（図中〇
印）とし、他は無効（図中×印）とすることで、同図
(b) に示すように１つのデータレジスタ３２を２つのメ
モリセルアレイ５，５′が共有することと等価になる。

【００５３】なお、図４，図５で示した実施例では、メ
モリセルアレイ２分割で述べたがデータレジスタ選択回
路３７内の各テーブルラッチＬ１〜Ｌ１６の格納ビット
数を２，３，４…とすることで、メモリセルアレイ５の
分割数を４，８，１６…と増やすことができ、１Ｍ×１
ビット構成（分割数４）以上のＤＲＡＭにも充分適用す
ることができる。

【００５４】また、図５で示した実施例ではメモリの読
出し，書込みに関係なく、信号バーＲＡＳ，信号バーＣ
ＡＳ，信号ＣＨに従いキャッシュ制御を行っていたが、
図７に示すように書込み信号ＷＥを新たに入力信号とし
て加えたアンドゲートＧ２の出力を信号ＤＴに設定する
ことで、書込み時（ＷＥ＝“Ｌ”）は、信号ＣＨの
“Ｈ”，“Ｌ”にかかわらず、全ブロックデコーダ３４
を活性化しない、つまり全トランスファゲート３１を非
導通とするような切り換えを実現することもできる。勿
論他の組合せも同様に実現可能である。

【００５５】また、これらの実施例ではメモリセルアレ
イ５を４，１６ブロックＢ１〜Ｂ４，Ｂ１〜Ｂ１６構成
（エントリー数４，１６）としたが、ブロックの分割数
は適当に増減することは勿論可能である。

【００５６】

【発明の効果】以上説明したように、この発明における
半導体記憶装置のレジスタ選択手段は、新たに入力され
たアドレス信号がキャッシュヒットした時、この新たに
入力されたアドレス信号の第２のアドレス部分によって
指定されたアドレス記憶手段に記憶されたレジスタ手段
に格納された情報に対応したアドレス信号の第１のアド
レス部分に基づいて複数のレジスタ手段のいずれかを選
択して選択したレジスタ手段から情報を出力させるする
ため、複数のレジスタ手段に格納された情報を分割して
利用することができ、キャッシュメモリの利用効率を高
めることができる。

【図面の簡単な説明】

【図１】 理想的なキャッシュ機能を有するメモリシス
テムにおけるＤＲＡＭ素子の構成説明図である。

【図２】 図１のＤＲＡＭ素子の詳細な構成説明図であ
る。

【図３】 図２で示したキャッシュ機能を有するメモリ
システムのブロック構成図である。

【図４】 この発明の一実施例であるキャッシュ機能を
有するメモリシステムにおけるＤＲＡＭ素子の構成説明
図である。

【図５】 図４のデータレジスタ選択回路の詳細を示す
回路構成図である。

【図６】 データレジスタの有効，無効の状態を示す詳
細説明図である。

【図７】 データトランスファ信号ＤＴの他の発生方法
を示す回路図である。

【図８】 ＤＲＡＭにおける高速アクセス機能を示した
波形図である。

【図９】 従来のキャッシュ機能を有するメモリシステ
ムにおけるＤＲＡＭ素子の構成説明図である。

【図１０】 従来のキャッシュ機能を有するメモリシス
テムのブロック構成図である。

【図１１】 従来のキャッシュ動作を示す波形図であ
る。

【符号の説明】

５，５′ メモリセルアレイ、６，６′ センスアン
プ、２２ａ〜２２ｄ ラッチ、２４ コンパレータ、３
１，３１′ トランスファゲート、３２，３２′データ
レジスタ、３４，３４′ ブロックデコーダ、３６ セ
レクタ、３７データレジスタ選択回路、３７ａ トラン
スファ回路、３７ｂ テーブルデコータ、Ｌ１〜Ｌ１６
テーブルラッチ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 朝倉 幹雄 伊丹市瑞原４丁目１番地 三菱電機株式会 社エル・エス・アイ研究所内

Claims (1)

【特許請求の範囲】
1. 【請求項１】 複数行および複数列に配置され、それぞ
   れが情報を記憶する複数のメモリセルと、複数行に配置
   され、それぞれが対応した行に配置される複数のメモリ
   セルに接続される複数のワード線と、複数列に配置さ
   れ、それぞれが対応した列に配置される複数のメモリセ
   ルに接続される複数のビット線対と、上記複数のビット
   線対に対応して接続される複数のセンスアンプとを有す
   るメインメモリと、 上記メインメモリのビット線対に現れる情報を格納する
   複数のレジスタ手段を有するキャッシュメモリと、 第１のアドレス部分と第２のアドレス部分とを有するア
   ドレス信号を受け、レジスタ手段に格納された情報に対
   応したアドレス信号の第１のアドレス部分を第２のアド
   レス部分によって指定されたアドレス記憶手段に記憶
   し、新たに入力されたアドレス信号がキャッシュヒット
   した時、この新たに入力されたアドレス信号の第２のア
   ドレス部分によって指定されたアドレス記憶手段に記憶
   された上記レジスタ手段に格納された情報に対応したア
   ドレス信号の第１のアドレス部分に基づいて上記複数の
   レジスタ手段のいずれかを選択して選択したレジスタ手
   段から情報を出力させるレジスタ選択手段とを、備える
   半導体記憶装置。