KR20030009065A - 리프레쉬 회로를 갖는 반도체 기억 장치 - Google Patents

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Abstract

리프레쉬 회로(40)는 지령 신호 활성화 회로(50)내의 타이머 회로(51)로부터 주기적으로 출력되는 사이클 신호 /Refcyc에 따라 리프레쉬 동작을 지령한다. 테스트 실시시에 있어서 외부 신호에 대응하여 생성되는 정지 신호 /RefSTOP를 활성화시켜서, AND 게이트(59)에 입력함으로써 사이클 신호 /Refcyc를 무효화시킨다. 이에 의해, 리프레쉬 동작은 정지된다. 그 때문에, 이 반도체 기억 장치는 리프레쉬 특성의 테스트를 실시할 수 있다.

Description

리프레쉬 회로를 갖는 반도체 기억 장치{REFRESH-CIRCUIT-CONTAINING SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 기억 장치에 관한 것으로, 더 상세하게는 외부로부터의 입력 신호에 의존하지 않고 리프레쉬 동작을 실행할 수 있는 다이나믹형 반도체 기억 장치(이하, 완전 히든 리프레쉬 기능 부가 DRAM이라 함)에 관한 것이다.
휴대 전화 등의 휴대단말에 있어서는, 외부 클럭의 공급이 필요없는 비동기의 범용 스태틱형 반도체 기억 장치(이하, SRAM이라 함)가 널리 채용되어 있다. SRAM은 리프레쉬 동작이 불필요한 것이므로, 리프레쉬 중의 메모리로의 액세스를 리프레쉬 사이클이 종료될 때까지 대기하는 제어 등의 복잡한 제어가 불필요하며, 시스템 구성의 간략화가 가능하여, 휴대단말의 사용에 적합하였다.
그러나, 최근에는 휴대단말에서 화상도 취급하도록 휴대단말의 기능이 대폭 향상되어 오고 있어, 휴대단말에서도 대 용량의 메모리 기능이 필요하게 되어 오고 있다. 이 경우, 메모리 셀 사이즈가 다이나믹형 반도체 기억 장치(이하, DRAM이라 함)의 메모리 셀과 비교하여 10배 정도인 SRAM에서는, 대용량 메모리로 되면 칩의 가격이 대폭 상승하여, 그 결과 휴대단말의 가격이 상승해 버린다. 따라서, 메모리의 단위 비트당 비용이 낮은 DRAM을 SRAM 대신에 휴대단말에 사용할 방안이 생기게 되었다.
그러나, DRAM에는 리프레쉬 동작에 관계되는 복잡한 메모리 제어를 필요로 하기 때문에, 지금까지 SRAM을 메모리로서 시스템을 설계해 온 휴대단말 메이커에 있어서, DRAM을 SRAM의 대체 메모리로서 채용하는 것은 용이하지 않았다.
이상으로부터, 메모리 자체는 DRAM이지만 외부적으로는 SRAM으로서 동작하는 새로운 반도체 기억 장치의 개발이 각 반도체 메이커에서 부단히 행하여지기 시작하였다. 이 새로운 반도체 기억 장치에 대해서는, KAZUHIRO SAWADA, IEEE JOURNALOF SOLID-STATE CIRCUITS, VOL. 23, NO1, FEBRUARY 1998, P12-19에서 보고되어 있다. 이하, 이 새로운 반도체 기억 장치를 완전 히든 리프레쉬 기능 부가 DRAM이라 칭한다.
완전 히든 리프레쉬 기능 부가 DRAM에 있어서, 내부의 메모리 셀은 DRAM에서의 메모리 셀과 동일한 것을 사용한다. 한편, 완전 히든 리프레쉬 기능 부가 DRAM에 입력되는 제어 신호나 어드레스 신호 등의 외부 인터페이스는 SRAM과 동일하다. 또한, 완전 히든 리프레쉬 기능 부가 DRAM의 리프레쉬 동작은, 종래의 DRAM의 리프레쉬 동작 또는 셀프 리프레쉬 동작과 같이 외부로부터의 신호에 의해 제어되는 것이 아니라, 완전 히든 리프레쉬 기능 부가 DRAM 내부의 리프레쉬 회로로부터 주기적으로 출력되는 리프레쉬 지령 신호 /REFE에 근거하여 행하여진다. 리프레쉬 회로는 링 발진기인 타이머 회로를 포함하고, 리프레쉬 회로는 타이머 회로에 의해 주기적으로 출력되는 사이클 신호 /Refcyc에 응답하여 리프레쉬 지령 신호 /REFE를 출력한다.
도 13은 종래의 완전 히든 리프레쉬 기능 부가 DRAM에 있어서의 리프레쉬 동작을 실행할 때의 타이밍차트이다.
도 13을 참조하면, 완전 히든 리프레쉬 기능 부가 DRAM 내의 타이머 회로는 주기적으로 사이클 신호 /Refcyc를 활성화하고, 사이클 신호 /Refcyc의 활성화에 응답하여 리프레쉬 지령 신호 /REFE도 활성화된다. 따라서, 완전 히든 리프레쉬 기능 부가 DRAM은, 판독 동작 또는 기록 동작을 실행할 수 있는 동작 상태인 때에도, 데이터를 유지하는 대기 상태인 때에도, 주기적으로 리프레쉬 동작을 실행한다.
그러나, 이 완전 히든 리프레쉬 기능 부가 DRAM은, 전술한 바와 같이 외부로부터의 입력 신호에 의존하지 않고, 반도체 기억 장치 내부에서 주기적으로 리프레쉬 동작을 하기 때문에, 리프레쉬 특성 테스트를 실시하고자 해도, 리프레쉬 특성을 관측해서 리프레쉬 특성의 평가 테스트를 실행할 수 없다고 하는 문제가 발생한다.
본 발명의 목적은, 리프레쉬 특성을 관측 및 평가하기 위한 테스트를 실시할 수 있는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치를 제공하는 것이다.
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM의 전체 구성도,
도 2는 도 1중의 리프레쉬 정지 모드 제어 회로(80)의 회로도의 일례,
도 3은 도 1중의 리프레쉬 정지 모드 제어 회로(80)의 구성도의 일례,
도 4는 도 3에 도시한 리프레쉬 정지 모드 제어 회로(80)의 동작을 나타낸 타이밍차트,
도 5는 도 1중의 리프레쉬 회로(40)의 회로도,
도 6은 도 5중의 지령 신호 활성화 회로(50)의 회로도,
도 7은 도 5중의 판정 회로(60)의 회로도,
도 8은 리프레쉬 회로(40)의 동작에 대해 나타낸 타이밍차트,
도 9는 본 발명의 실시예 2에 있어서의 리프레쉬 회로(90)의 회로도,
도 10은 리프레쉬 회로(90)의 동작에 대해 나타낸 타이밍차트,
도 11은 본 발명의 실시예 3에 있어서의 리프레쉬 회로(100)의 회로도,
도 12는 리프레쉬 회로(100)의 동작에 대해 나타낸 타이밍차트,
도 13은 종래의 완전 히든 리프레쉬 기능 부가 DRAM에 있어서의 리프레쉬 동작을 실행할 때의 타이밍차트.
도면의 주요 부분에 대한 부호의 설명
1 : 완전 히든 리프레쉬 기능 부가 DRAM
10 : 입력 단자군11, 12, 15, 16 : 단자군
13 : 전원 단자14 : 접지 단자
20 : 제어 회로21 : 열 어드레스 버퍼
22 : 행 어드레스 버퍼23 : 열 디코더
24 : 행 디코더25 : 센스 앰프 및 입출력 제어 회로
26 : 메모리 셀 어레이27 : 하위 입력 버퍼
28 : 하위 출력 버퍼29 : 상위 입력 버퍼
30 : 상위 출력 버퍼40, 90, 100 : 리프레쉬 회로
50 : 지령 신호 활성화 회로51 : 타이머 회로
60 : 판정 회로80 : 리프레쉬 정지 모드 제어 회로
본 발명에 따른 반도체 기억 장치는, 테스트가 가능한 반도체 기억 장치로서, 행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와, 외부로부터 신호가 입력되는 입력 단자와, 복수의 메모리 셀이 유지하는 데이터를 외부로부터 명령받는 일없이 리프레쉬하는 완전 히든 리프레쉬 수단을 포함하며, 완전 히든 리프레쉬 수단의 기능은 입력 단자로부터 입력되는 신호에 응답하여 무효화된다.
바람직하게는, 완전 히든 리프레쉬 수단은, 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와, 리프레쉬 지령 신호에 응답하여 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하고, 리프레쉬 회로의 기능은 입력 단자로부터 출력되는 신호에 응답하여 무효화된다.
이것에 의해, 외부로부터의 신호에 의해 리프레쉬 동작을 강제적으로 정지시키는 것이 가능해져, 리프레쉬 특성의 평가 테스트를 실시하는 것이 가능해진다.
더 바람직하게는, 리프레쉬 회로는, 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격으로, 사이클 신호를 출력하는 타이머 회로와, 사이클 신호에 응답하여 리프레쉬 지령 신호를 활성화하는 지령 신호 활성화 회로와, 활성화된 리프레쉬 지령 신호를 출력할지 여부를 판정하는 판정 회로를 포함한다.
더 바람직하게는, 타이머 회로의 기능은 입력 단자로부터 입력되는 신호에 응답하여 무효화된다.
이것에 의해, 타이머 회로로부터 출력되는 사이클 신호를 무효화함으로써, 리프레쉬 동작을 정지시키는 것이 가능해져, 리프레쉬 특성의 평가 테스트를 실시하는 것이 가능해진다.
더 바람직하게는, 지령 신호 활성화 회로의 기능은 입력 단자로부터 입력되는 신호에 응답하여 무효화된다.
이것에 의해, 지령 신호 활성화 회로는 리프레쉬 지령 신호를 활성화시킬 수 없어, 리프레쉬 동작은 정지된다. 따라서, 리프레쉬 특성의 평가 테스트를 실시하는 것이 가능해진다.
더 바람직하게는, 판정 회로의 기능은 입력 단자로부터 입력되는 신호에 응답하여 무효화된다.
이것에 의해, 판정 회로로부터 출력되는 판정 신호를 무효화함으로써, 리프레쉬 동작을 정지시키는 것이 가능해져, 리프레쉬 특성의 평가 테스트를 실시하는 것이 가능해진다.
본 발명에 의해, 완전 히든 리프레쉬 기능 부가 DRAM에 있어서, 리프레쉬 동작을 외부 신호에 정지시킴으로써, 리프레쉬 특성의 평가 테스트를 실행하는 것이 가능해진다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 실시예에 대해 도면을 참조하여 상세히 설명한다. 또, 도면중 동일 또는 상당 부분에는 동일 부호를 부여하고, 그 설명은 반복하지 않는다.
(실시예 1)
도 1은 본 발명의 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM의 전체 구성도이다.
도 1을 참조하면, 완전 히든 리프레쉬 기능 부가 DRAM(1)은, 제어 신호인 칩 인에이블 신호 /CE, 출력 인에이블 신호 /OE, 기입 인에이블 신호 /WE, 제어 신호 /LB 및 제어 신호 /UB를 수신하는 입력 단자군(10)과, 데이터 신호 DQ0∼DQ7이 입출력되는 단자군(11)과, 데이터 신호 DQ8∼DQ15가 입출력되는 단자군(12)과, 어드레스 신호 A0∼Am(m은 1 이상의 자연수)가 입력되는 입력 단자군(15)과, 어드레스신호 Am+1∼An(n은 1 이상의 자연수)가 입력되는 입력 단자군(16)과, 전원 전압 VCC이 인가되는 전원 단자(13)와, 접지 전압 GND가 인가되는 접지 단자(14)를 포함한다.
칩 인에이블 신호 /CE는 완전 히든 리프레쉬 기능 부가 DRAM을 동작 상태로 하기 위한 신호이다. 출력 인에이블 신호 /OE는 완전 히든 리프레쉬 기능 부가 DRAM을 판독 모드로 설정하고, 또한 출력 버퍼를 활성화시키는 신호이다. 기입 인에이블 신호 /WE는 완전 히든 리프레쉬 기능 부가 DRAM을 기입 모드로 설정하는 신호이다. 제어 신호 /LB는 하위(Lower bit)측의 단자군(11)으로부터 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다. 제어 신호 /UB는 상위(Upper bit)측의 단자군(12)으로부터 데이터의 입출력을 행하는 것을 선택하기 위한 신호이다.
완전 히든 리프레쉬 기능 부가 DRAM은, 단자군(11)으로부터 입력되는 제어 신호에 응답하여 기입 모드나 판독 모드 등의 완전 히든 리프레쉬 기능 부가 DRAM의 소정의 동작 모드에 상당하는 제어 클럭을 각 블럭에 대해 출력하는 제어 회로(20)와, 제어 회로(20)의 출력에 따라 어드레스 신호 A0∼Am을 수신하여 내부로 전달하는 열 어드레스 버퍼(21)와, 제어 회로(20)의 출력에 따라 어드레스 신호 Am+1∼An을 수신하여 내부로 전달하는 행 어드레스 버퍼(22)를 더 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은, 열 어드레스 버퍼(21)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여 열 어드레스의 지정을 행하는 열 디코더(23)와, 행 어드레스 버퍼(22)가 출력하는 내부 어드레스 신호를 제어 회로(20)의 출력에 따라 수신하여 행 어드레스의 지정을 행하는 행디코더(24)와, 매트릭스 형상으로 배치되는 메모리 셀을 포함하는 메모리 셀 어레이(26)와, 메모리 셀 어레이(26)로부터의 출력을 증폭하여 판독 동작을 행하는 센스 앰프 및 입출력 제어 회로(25)를 더 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은, 제어 회로(20)의 출력에 따라 단자군(11)으로부터 데이터 신호 DQ0∼DQ7을 수신하여 센스 앰프 및 입출력 제어 회로(25)로 전달하는 하위 입력 버퍼(27)와, 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(11)으로 데이터 신호를 출력하는 하위 출력 버퍼(28)와, 제어 회로(20)의 출력에 따라 단자군(12)으로부터 데이터 신호 DQ8∼DQ15를 수신하여 센스 앰프 및 입출력 제어 회로(25)로 전달하는 상위 입력 버퍼(29)와, 제어 회로(20)의 출력에 따라 센스 앰프 및 입출력 제어 회로(25)로부터의 신호를 수신하여 단자군(12)으로 데이터 신호를 출력하는 상위 출력 버퍼(30)를 더 포함한다.
완전 히든 리프레쉬 기능 부가 DRAM은 리프레쉬 회로(40)를 더 포함한다. 리프레쉬 회로(40)는 주기적으로 활성화되는 신호인 리프레쉬 지령 신호 /REFE를 제어 회로(20)로 출력한다. 제어 회로(20)는 리프레쉬 지령 신호 /REFE를 수신하여, 리프레쉬 동작을 실시하기 위해 각 블럭으로 동작 지시 신호를 출력한다.
완전 히든 리프레쉬 기능 부가 DRAM은 리프레쉬 정지 모드 제어 회로(80)를 더 포함한다. 리프레쉬 정지 모드 제어 회로(80)는 입력 단자군(10, 15, 16)에 입력되는 적어도 하나의 외부 신호에 응답하여 정지 신호 /RefSTOP를 리프레쉬 회로(40)로 출력한다.
리프레쉬 정지 모드 제어 회로(80)는, 예를 들면 도 2에 도시하는 바와 같이 버퍼(81)로 구성되고, 입력 단자군(10, 15, 16) 중의 하나의 입력 단자(150)로부터 입력되는 외부 정지 신호 ext/RefSTOP에 응답하여 정지 신호 /RefSTOP를 출력하더라도 무방하다.
또한, 도 3에 도시하는 바와 같이, 리프레쉬 정지 모드 제어 회로(80)에는 칩 인에이블 신호 /CE와 어드레스 신호 A0∼An이 입력되어, 그들 신호의 조합으로 정지 신호 /RefSTOP를 출력시키더라도 무방하다. 예를 들면, 도 4의 타이밍차트에 나타내는 바와 같이, 칩 인에이블 신호 /CE의 4 사이클 기간 동안 어드레스 신호 A0은 통상보다 높은 전압 레벨(SuperVIH 레벨)로 하고, 그 밖의 어드레스 신호에는 칩 인에이블 신호 /CE의 각 사이클마다 모두 H 레벨 또는 모두 L 레벨을 교대로 인가함으로써 정지 신호 /RefSTOP가 활성화되도록 하더라도 무방하다.
여기서, 리프레쉬 회로(40)에 대하여 설명한다.
도 5는 도 1중의 리프레쉬 회로(40)의 회로도이다.
도 5를 참조하면, 리프레쉬 회로(40)는, 지령 신호 활성화 회로(50)와, 판정 회로(60)와, NAND 게이트(41, 44)와, 인버터(42)와, 버퍼(48)와, 지연 회로(43, 49)와, 플립플롭(45)을 포함한다.
지령 신호 활성화 회로(50)는 리프레쉬 지령 신호 /REFE를 활성화시키는 신호인 리프레쉬 플래그 신호 Refflag를 출력한다. 판정 회로(60)는 리프레쉬 플래그 신호 Refflag에 의해 활성화된 리프레쉬 지령 신호 /REFE를 출력할지 여부를 판정하기 위한 신호인 판정 신호 Refwin을 출력한다.
NAND 게이트(41)는 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin을 수신하여 리프레쉬 플래그 신호 Refflag와 판정 신호 Refwin의 논리곱을 연산해서, 그 연산 결과를 반전한 신호를 신호 /REFSF로서 출력한다.
인버터(42)는 NAND 게이트(41)로부터 출력된 신호 /REFSF를 수신하여 반전시킨다. 또한, 지연 회로(43)는 신호 /REFSF를 수신하여 일정 시간 지연시킨다.
NAND 게이트(44)는 인버터(42)의 출력 신호와 지연 회로(43)의 출력 신호를 수신하여 인버터(42)의 출력 신호와 지연 회로(43)의 출력 신호의 논리곱을 연산해서, 그 연산 결과를 반전한 신호를 신호 /REFS로서 출력한다.
플립플롭(45)은 NAND 게이트(46 및 47)로 구성된다. NAND 게이트(46)는 신호 /REFS와 NAND 게이트(47)로부터 출력된 출력 신호 φA3을 수신하여 신호 /REFS와 출력 신호 φA3의 논리곱을 연산해서, 그 연산 결과를 반전한 출력 신호 φA2를 출력한다. NAND 게이트(47)는 NAND 게이트(46)로부터 출력된 출력 신호 φA2와 지연 회로(49)로부터 출력된 신호 φA4를 수신하여 출력 신호 φA2와 신호 φA4의 논리곱을 연산해서, 그 연산 결과를 반전한 신호를 리프레쉬 지령 신호 /REFE로서 출력한다.
지연 회로(49)는 플립플롭(45)으로부터 출력된 리프레쉬 지령 신호 /REFE를 수신하여 일정 시간 지연시킨 신호 φA4를 출력한다.
버퍼(48)는 신호 φA3을 수신하여 리프레쉬 지령 신호 /REFE를 출력한다.
도 6은 도 5중의 지령 신호 활성화 회로(50)의 회로도이다.
도 6을 참조하면, 지령 신호 활성화 회로(50)는, 링 발진기로 구성되고 주기적으로 활성화된 사이클 신호 /Refcyc를 출력하는 타이머 회로(51)와, 플립플롭(52)과, NAND 게이트(55)와, 인버터(56 및 57)와, 지연 회로(58)와, AND 게이트(59)를 포함한다.
AND 게이트(59)는, 사이클 신호 /Refcyc와 리프레쉬 정지 모드 제어 회로(80)로부터 출력되는 정지 신호 /RefSTOP를 수신하여 사이클 신호 /Refcyc와 정지 신호 /RefSTOP의 논리곱을 연산해서, 그 연산 결과를 신호 φA0으로서 출력한다.
플립플롭(52)은 NAND 게이트(53 및 54)로 구성된다. NAND 게이트(53)는 신호 φA0과 NAND 게이트(54)의 출력 신호 φA11을 수신하여 신호 φA0과 출력 신호 φA11의 논리곱을 연산해서, 그 연산 결과를 반전한 출력 신호 φA10을 출력한다. 또한, NAND 게이트(54)는 NAND 게이트(53)로부터 출력된 출력 신호 φA10과 NAND 게이트(55)로부터 출력된 출력 신호 φA12를 수신하여 출력 신호 φA10과 φA12의 논리곱을 연산해서, 그 연산 결과를 반전한 출력 신호 φA11을 출력한다.
인버터(56)는 플립플롭(52)으로부터 출력된 출력 신호 φA11을 수신하여 반전시키고, 반전시킨 신호를 리프레쉬 플래그 신호 Refflag로서 출력한다.
인버터(57)는 리프레쉬 지령 신호 /REFE를 수신하여 반전시킨다. 또한, 지연 회로(58)는 인버터(57)에 의해 반전된 리프레쉬 지령 신호 /REFE를 수신하여, 반전된 리프레쉬 지령 신호 /REFE를 일정 시간 지연시킨 신호 φA13을 출력한다.
NAND 게이트(55)는 리프레쉬 지령 신호 /REFE와 지연 회로(58)로부터 출력된 신호 φA13을 수신하여 리프레쉬 지령 신호 /REFE와 신호 φA13의 논리곱을 연산해서, 그 연산 결과를 반전한 신호 φA12를 출력한다.
도 7은 도 5중의 판정 회로(60)의 회로도이다.
도 7을 참조하면, 판정 회로(60)는 버퍼 회로(61)로 구성된다. 버퍼 회로(61)는 내부 칩 인에이블 신호 int/CE를 수신하여 판정 신호 Refwin을 출력한다. 또, 제어 회로(20)는 입력 단자군(10)으로부터 입력된 칩 인에이블 신호 /CE를 수신하여 내부 칩 인에이블 신호 int/CE를 생성한다.
이상의 회로 구성을 나타내는 리프레쉬 회로(40)의 동작에 대하여 설명한다.
도 8은 리프레쉬 회로(40)의 동작에 대해 나타낸 타이밍차트이다.
도 8을 참조하면, 입력 단자군(10)으로부터 입력되는 칩 인에이블 신호 /CE가 비활성 상태일 때, 판정 회로(60)는 리프레쉬 동작을 실행하는 것이 가능하다고 판정한다. 즉, 판정 회로(60)는 리프레쉬 회로(40)가 리프레쉬 지령 신호 /REFE를 출력할 수 있다고 판정한다. 따라서, 판정 회로(60)로부터 출력되는 판정 신호 Refwin은 활성 상태로 된다.
여기서, 시각 t1에서 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화된다. 이 때, 리프레쉬 정지 모드 제어 회로(80)로부터 출력되는 정지 신호 /RefSTOP는 비활성 상태이기 때문에, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag가 활성화된다.
따라서, 리프레쉬 회로(40)내의 NAND 게이트(41)는 활성 상태의 판정 신호 Refwin과 활성화된 리프레쉬 플래그 신호 Refflag를 수신하여 신호 /REFSF를 활성화시킨다. NAND 게이트(44)는 활성화된 신호 /REFSF를 수신하여, 지연 회로(43)에의해 설정된 일정 시간 활성화된 신호 /REFS를 출력한다.
플립플롭(45)은 활성화된 신호 /REFS를 수신하여 지연 회로(49)에 의해 설정된 일정 시간 활성화된 신호 φA3을 출력한다. 버퍼(48)는 신호 φA3을 수신하여 시각 t1로부터 일정 시간 활성화된 리프레쉬 지령 신호 /REFE를 출력한다.
이상의 동작에 의해, 시각 t1에서 지령 신호 활성화 회로(50)로부터 출력된 리프레쉬 플래그 신호 Refflag가 활성화되었을 때, 판정 회로(60)는 리프레쉬 동작을 실행할 수 있다고 판정하고 있다. 즉, 시각 t1에서 판정 회로(60)는 판정 신호 Refwin을 활성 상태로 하고 있다. 따라서, 완전 히든 리프레쉬 기능 부가 DRAM이 대기 상태일 때에 리프레쉬 동작을 실행하는 것이 가능해진다.
또, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 지연 회로(49)에 의해 설정된 일정 시간 경과 후의 시각 t2에서 비활성화된다. 이 때, 지령 신호 활성화 회로(50)내의 NAND 게이트(55)로부터 출력되는 신호 φA12는 L 레벨로 되기 때문에, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 비활성화된다.
다음에, 시각 t2'일 때, 칩 인에이블 신호 /CE가 활성 상태로 된다. 이 때, 판정 회로(60)는 리프레쉬 동작을 실행할 수 없다고 판정하여, 판정 회로로부터 출력되는 판정 신호 Refwin을 비활성화시킨다.
다음에, 시각 t3일 때, 일정 주기로 활성 상태로 되는 사이클 신호 /Refcyc가 활성화되면, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag도 활성화된다.
그러나, 판정 회로(60)로부터 출력되는 판정 신호 Refwin은 비활성 상태 그대로이기 때문에, NAND 게이트(44)로부터 출력되는 신호 /REFS는 비활성 상태 그대로이다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 비활성 상태 그대로이다.
또한, 리프레쉬 지령 신호 /REFE가 비활성 상태 그대로이기 때문에, 지령 신호 활성화 회로(50)내의 NAND 게이트(55)로부터 출력되는 신호 φA12는 H 레벨이므로, 플립플롭(52)으로부터 출력되는 출력 신호 φA11은 L 레벨 그대로이다. 그 결과, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는 시각 t3 이후 활성 상태로 된다.
이상과 같이, 칩 인에이블 신호 /CE가 활성 상태인 기간 동안에는, 판정 회로(60)는 리프레쉬 동작을 실행하지 않는다고 판정한다. 또한, 리프레쉬 지령 신호 /REFE를 활성화하기 위해 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag는, 판정 회로(60)가 리프레쉬 동작을 실행하지 않는다고 판정한 기간 동안에 활성화된 경우, 그 리프레쉬 플래그 신호 Refflag는 활성 상태를 유지한다.
계속해서, 시각 t4에서 칩 인에이블 신호 /CE가 비활성화되어 완전 히든 리프레쉬 기능 부가 DRAM이 다시 대기 상태로 된 경우, 판정 회로(60)는 리프레쉬 동작을 실행할 수 있다고 판정하여, 그 결과 판정 회로(60)로부터 출력되는 판정 신호 Refwin이 활성화된다.
여기서, 시각 t3 이후 리프레쉬 플래그 신호 Refflag는 활성 상태로 되어 있기 때문에, 시각 t4에서 리프레쉬 회로(40)내의 NAND 게이트(44)로부터 출력되는 신호 /REFS는 활성화되어, 지연 회로(43)에 의해 설정한 일정 시간 활성 상태로 된다. 따라서, 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE는 지연 회로(49)에 의해 설정된 일정 시간 동안 활성 상태로 된다.
시각 t4로부터 지연 회로(49)에 의해 설정된 일정 시간이 경과한 시각 t5에 있어서, 리프레쉬 지령 신호 /REFE는 비활성화된다. 또한, 리프레쉬 지령 신호 /REFE의 비활성화에 응답하여 리프레쉬 플래그 신호 Refflag도 비활성화된다.
시각 t5 이후에 있어서도, 리프레쉬 회로(40)는, 판정 회로(60)가 리프레쉬 동작을 실행할 수 있다고 판단한 기간 동안에, 리프레쉬 플래그 신호 Refflag가 활성화했을 때에, 리프레쉬 플래그 신호 Refflag에 응답하여 리프레쉬 지령 신호 /REFE를 활성화시킨다.
이상의 동작에 의해, 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM에서는 대기 상태인 때에 리프레쉬 동작을 실행한다.
다음에, 실시예 1에 있어서의 완전 히든 리프레쉬 기능 부가 DRAM에서, 리프레쉬 특성의 테스트를 실시하는 경우에 대하여 설명한다.
도 5에 있어서의 시각 t6에 있어서, 리프레쉬 정지 모드 제어 회로(80)로부터 출력되는 정지 신호 /RefSTOP가 활성 상태로 된다. 계속해서, 시각 t7에 있어서, 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화되었을 때, 정지 신호 /RefSTOP는 활성 상태이다. 따라서, 지령 신호 활성화 회로(50)내의 AND 게이트(59)로부터 출력되는 신호 φA0은 L 레벨로 된다. 따라서, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag 신호는 활성화되지 않는다.
이상의 동작에 의해, 시각 t6에서 정지 신호 /RefSTOP이 활성화되면, 시각 t6 이후에서 리프레쉬 회로(40)로부터 출력되는 리프레쉬 지령 신호 /REFE가 비활성 상태로 된다.
이상으로부터, 외부로부터 입력된 신호에 응답하여 정지 신호 /RefSTOP이 활성화되면, 리프레쉬 사이클 신호 /Refcyc가 무효화된다. 따라서, 리프레쉬 지령 신호 /REFE는 활성화되지 않아, 결과적으로 리프레쉬 동작은 정지된다. 이것에 의해, 완전 히든 리프레쉬 기능 부가 DRAM에서도 리프레쉬 동작을 정지시켜, 리프레쉬 특성의 평가 테스트를 실행하는 것이 가능해진다.
(실시예 2)
실시예 1에서는 외부로부터 입력되는 신호에 의해 사이클 신호 /Refcyc를 무효화시킴으로써, 리프레쉬 동작을 정지시켰다. 이와 마찬가지로, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag 신호를 무효화시킴으로써, 리프레쉬 동작을 정지시키는 것도 가능하다.
도 9는 본 발명의 실시예 2에 있어서의 리프레쉬 회로(90)의 회로도이다.
도 9를 참조하면, 도 5에 도시한 리프레쉬 회로(40)와 비교하여, 리프레쉬 회로(90)에서는 지령 신호 활성화 회로(50)와 NAND 게이트(41) 사이에 AND 게이트(91)가 접속된다.
AND 게이트(91)는 정지 신호 /RefSTOP과 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag를 수신하여 정지 신호 /RefSTOP과 리프레쉬 플래그 신호 Refflag의 논리곱을 연산한 후, 그 연산 결과를 신호 φA91로서 출력한다.
그 밖의 회로 구성에 대해서는 도 5와 동일하기 때문에, 그 설명은 반복하지 않는다.
이상의 회로 구성을 나타내는 리프레쉬 회로(90)의 동작에 대해 설명한다.
도 10은 리프레쉬 회로(90)의 동작을 나타내는 타이밍차트이다.
도 10을 참조하면, 시각 t1∼t5까지의 동작에 대해서는 도 8과 동일하기 때문에, 그 설명은 반복하지 않는다.
시각 t6에서 리프레쉬 회로(90)의 외부로부터 입력되는 정지 신호 /RefSTOP이 활성 상태로 된다. 또, 정지 신호 /RefSTOP를 활성 상태로 하는 방법에 대해서는 실시예 1에서의 경우와 동일하다.
시각 t7에서 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화되었을 때, 사이클 신호 /Refcyc의 활성화에 응답하여 리프레쉬 플래그 신호 Refflag도 활성 상태로 된다. 그러나, 정지 신호 /RefSTOP이 활성 상태일 때에 AND 게이트(91)로부터 출력되는 신호 φA91은 L 레벨로 되기 때문에, NAND 게이트(41)로부터 출력되는 신호 /REFSF는 비활성 상태를 유지한다. 따라서, NAND 게이트(44)로부터 출력되는 신호 /REFS도 활성화되지 않아, 리프레쉬 지령 신호 /REFE는 비활성 상태 그대로 된다.
즉, 시각 t6에서 정지 신호 /RefSTOP이 활성 상태로 되는 것에 의해, 시각 t6 이후에서 리프레쉬 플래그 신호 Refflag가 활성화되더라도, AND 게이트(91)에 의해 리프레쉬 플래그 신호 Refflag가 무효화되어, 그 결과 리프레쉬 지령 신호 /REFE가 비활성 상태를 유지한다. 따라서, 시각 t6 이후에는, 완전 히든 리프레쉬 기능 부가 DRAM에서는 리프레쉬 동작이 정지된다.
이상에 나타낸 바와 같이, 지령 신호 활성화 회로(50)로부터 출력되는 리프레쉬 플래그 신호 Refflag를 외부로부터의 신호에 의해 무효화하는 것에 의해서도, 리프레쉬 동작을 정지시키는 것이 가능해진다.
(실시예 3)
또한, 완전 히든 리프레쉬 기능 부가 DRAM 내의 리프레쉬 회로(40)에 있어서, 판정 회로(60)로부터 출력되는 판정 신호 Refwin을 무효화하는 것에 의해서도 리프레쉬 동작을 정지시키는 것이 가능하다.
도 11은 본 발명의 실시예 3에 있어서의 리프레쉬 회로(100)의 회로도이다.
도 11을 참조하면, 도 5에 도시한 리프레쉬 회로(40)와 비교하여, 리프레쉬 회로(100)는 판정 회로(60)와 NAND 게이트(41) 사이에 AND 게이트(101)가 접속되어 있다.
AND 게이트(101)는 리프레쉬 정지 모드 제어 회로(80)로부터 출력되는 정지 신호 /RefSTOP과 판정 회로(60)로부터 출력되는 판정 신호 Refwin을 수신하여 정지 신호 /RefSTOP과 판정 신호 Refwin의 논리곱을 연산해서, 그 연산 결과를 신호φA101로서 출력한다. 그 밖의 회로 구성에 대해서는 도 5와 동일하기 때문에, 그 설명은 반복하지 않는다.
다음에, 리프레쉬 회로(100)의 동작에 대하여 설명한다.
도 12는 리프레쉬 회로(100)의 동작을 나타내는 타이밍차트이다.
도 12를 참조하면, 시각 t1∼t5까지의 동작은 도 8에서의 동작과 동일하기 때문에, 그 설명은 반복하지 않는다.
시각 t6에서 리프레쉬 회로(100)의 외부로부터 입력되는 정지 신호 /RefSTOP이 활성 상태로 되고, 시각 t7에서 타이머 회로(51)로부터 출력되는 사이클 신호 /Refcyc가 활성화되었을 때, 사이클 신호 /Refcyc의 활성화에 응답하여 리프레쉬 플래그 신호 Refflag도 활성 상태로 된다. 또한, 칩 인에이블 신호 /CE가 비활성 상태이기 때문에, 판정 신호 Refwin도 활성 상태로 되어 있다. 그러나, 정지 신호 /RefSTOP이 활성 상태이기 때문에, AND 게이트(100)로부터 출력되는 신호 φA101은 L 레벨로 된다. 따라서, NAND 게이트(41)로부터 출력되는 신호 /REFSF는 비활성 상태를 유지하기 때문에, NAND 게이트(44)로부터 출력되는 신호 /REFS도 활성화되지 않는다. 따라서, 리프레쉬 지령 신호 /REFE는 비활성 상태 그대로 된다.
즉, 시각 t6에서 정지 신호 /RefSTOP이 활성 상태로 되는 것에 의해 판정 신호 Refwin을 무효화해서, 그 결과 리프레쉬 동작이 정지된다.
이상에 나타낸 바와 같이, 판정 회로(60)로부터 출력되는 판정 신호 Refwin을 외부로부터의 신호에 의해 무효화시키는 것에 의해서도, 리프레쉬 동작을 정지시키는 것이 가능해진다. 따라서, 리프레쉬 동작을 정지시켜 테스트를 실행할 수있다.
또, 실시예 1∼3에서는 외부 신호에 응답하여 활성화되는 정지 신호 /RefSTOP에 의해 사이클 신호 /Refcyc, 리프레쉬 플래그 신호 Refflag, 판정 신호 Refwin을 각각 무효화시킨 경우에 대하여 설명했지만, 정지 신호 /RefSTOP에 의해 사이클 신호 /Refcyc, 리프레쉬 플래그 신호 Refflag, 판정 신호 Refwin의 3개의 신호중 2개를 무효화시키는 것도, 모든 신호를 무효화시키는 것도, 상술한 실시예를 조합하여 가능해진다.
이번 개시된 실시예는 모든 점에서 예시로서, 제한적인 것이 아니라고 해석되어야 할 것이다. 본 발명의 범위는 상술한 실시예가 아니라 특허청구범위에 의해서 정해지며, 특허청구범위와 균등의 의미 및 그 범위 내에서의 모든 변경이 포함되는 것을 의도하는 것이다.
이상 설명한 바와 같이, 본 발명에 의하면, 리프레쉬 특성을 관측 및 평가하기 위한 테스트를 실시할 수 있는 완전 히든 리프레쉬 기능을 갖는 반도체 기억 장치를 얻을 수 있다.

Claims (3)

  1. 테스트가 가능한 반도체 기억 장치로서,
    행렬 형상으로 배치되는 복수의 메모리 셀을 포함하는 메모리 셀 어레이와,
    외부로부터 신호가 입력되는 입력 단자와,
    상기 복수의 메모리 셀이 유지하는 데이터를 외부로부터 명령받는 일없이 리프레쉬하는 완전 히든 리프레쉬 수단
    을 포함하되,
    상기 완전 히든 리프레쉬 수단의 기능은 상기 입력 단자로부터 입력되는 신호에 응답하여 무효화되는
    반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 완전 히든 리프레쉬 수단은,
    상기 리프레쉬 동작의 실행을 지령하는 리프레쉬 지령 신호를 출력하는 리프레쉬 회로와,
    상기 리프레쉬 지령 신호에 응답하여 리프레쉬 동작을 실행하기 위한 제어 회로를 포함하고,
    상기 리프레쉬 회로의 기능은 상기 입력 단자로부터 출력되는 신호에 응답하여 무효화되는
    반도체 기억 장치.
  3. 제 2 항에 있어서,
    상기 리프레쉬 회로는,
    상기 복수의 메모리 셀이 유지하는 데이터를 리프레쉬하기 위해 필요한 시간 간격으로, 사이클 신호를 출력하는 타이머 회로와,
    상기 사이클 신호에 응답하여 상기 리프레쉬 지령 신호를 활성화하는 지령 신호 활성화 회로와,
    상기 활성화된 리프레쉬 지령 신호를 출력할지 여부를 판정하는 판정 회로를 포함하는
    반도체 기억 장치.
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