JPH06187796A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06187796A JPH06187796A JP4339278A JP33927892A JPH06187796A JP H06187796 A JPH06187796 A JP H06187796A JP 4339278 A JP4339278 A JP 4339278A JP 33927892 A JP33927892 A JP 33927892A JP H06187796 A JPH06187796 A JP H06187796A
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Abstract
(57)【要約】
【目的】本発明は動作試験に要する時間を短縮して試験
コストを低減し得る半導体記憶装置を提供することを目
的とする。 【構成】メモリセルアレイ４と、ロウデコーダ３及びコ
ラムデコーダ２と、センスアンプ及びＩ／Ｏゲート９
と、アドレス信号に関わらずロウデコーダ３を介してワ
ード線ＷＬ0 〜ＷＬn を順次選択することによりメモリ
セルアレイ４内の記憶セルを選択して、該記憶セルに格
納されているセル情報の記憶保持動作を行うセルフリフ
レッシュ機能を備えた半導体記憶装置で、動作試験時に
出力される試験モード信号ＴＳＴに基づいて動作して特
定のビット線に書き込みデータを出力する試験回路１４
が備えられる。
コストを低減し得る半導体記憶装置を提供することを目
的とする。 【構成】メモリセルアレイ４と、ロウデコーダ３及びコ
ラムデコーダ２と、センスアンプ及びＩ／Ｏゲート９
と、アドレス信号に関わらずロウデコーダ３を介してワ
ード線ＷＬ0 〜ＷＬn を順次選択することによりメモリ
セルアレイ４内の記憶セルを選択して、該記憶セルに格
納されているセル情報の記憶保持動作を行うセルフリフ
レッシュ機能を備えた半導体記憶装置で、動作試験時に
出力される試験モード信号ＴＳＴに基づいて動作して特
定のビット線に書き込みデータを出力する試験回路１４
が備えられる。
Description
【０００１】
【産業上の利用分野】この発明は内部アドレスカウンタ
を備えた半導体記憶装置に関するものである。
を備えた半導体記憶装置に関するものである。
【０００２】近年の半導体記憶装置は益々高集積化及び
大容量化が進み、書き込み動作及び読出し動作に要する
時間も長くなる傾向にある。また、メモリセルアレイと
マイコン機能とを同一チップ上に形成した半導体集積回
路装置ではその多機能化にともなってメモリセルアレイ
に対する書き込み及び読出し動作に要する時間が長くな
る傾向にある。
大容量化が進み、書き込み動作及び読出し動作に要する
時間も長くなる傾向にある。また、メモリセルアレイと
マイコン機能とを同一チップ上に形成した半導体集積回
路装置ではその多機能化にともなってメモリセルアレイ
に対する書き込み及び読出し動作に要する時間が長くな
る傾向にある。
【０００３】従って、上記のような半導体記憶装置や半
導体集積回路装置の出荷時の動作試験に要する時間も長
くなる傾向にあるため、その動作試験に要する時間を短
縮することが要請されている。
導体集積回路装置の出荷時の動作試験に要する時間も長
くなる傾向にあるため、その動作試験に要する時間を短
縮することが要請されている。
【０００４】
【従来の技術】図９は従来のＤＲＡＭの構成を示す。す
なわち、アドレス信号Ａ0 〜Ａ9 はアドレスバッファ１
を介してコラムデコーダ２及びロウデコーダ３に入力さ
れ、コラムデコーダ２及びロウデコーダ３の出力信号に
基づいてメモリセルアレイ４内の記憶セルが選択され
る。
なわち、アドレス信号Ａ0 〜Ａ9 はアドレスバッファ１
を介してコラムデコーダ２及びロウデコーダ３に入力さ
れ、コラムデコーダ２及びロウデコーダ３の出力信号に
基づいてメモリセルアレイ４内の記憶セルが選択され
る。
【０００５】書き込み動作時には例えば制御信号ＲＡＳ
バー、ＣＡＳバーがともにＬレベルとなる。その制御信
号ＲＡＳバー、ＣＡＳバーに基づいてクロックジェネレ
ータ５，６を介してライトクロックジェネレータ７に出
力される信号と、書き込み制御信号ＷＥバーとに基づい
て、同ライトクロックジェネレータ７はデータ入力バッ
ファ８を動作させる。
バー、ＣＡＳバーがともにＬレベルとなる。その制御信
号ＲＡＳバー、ＣＡＳバーに基づいてクロックジェネレ
ータ５，６を介してライトクロックジェネレータ７に出
力される信号と、書き込み制御信号ＷＥバーとに基づい
て、同ライトクロックジェネレータ７はデータ入力バッ
ファ８を動作させる。
【０００６】前記データ入力バッファ８は書き込みデー
タＤinをセンスアンプ及びＩ／Ｏゲート９に出力し、セ
ンスアンプ及びＩ／Ｏゲート９を介して選択された記憶
セルに書き込みデータＤinが書き込まれる。
タＤinをセンスアンプ及びＩ／Ｏゲート９に出力し、セ
ンスアンプ及びＩ／Ｏゲート９を介して選択された記憶
セルに書き込みデータＤinが書き込まれる。
【０００７】また、例えば制御信号ＣＡＳバーがＨレベ
ルとなる読出し動作時には、書き込み制御信号ＷＥバー
に基づいてライトクロックジェネレータ７及びデータ入
力バッファ８は不活性化される。
ルとなる読出し動作時には、書き込み制御信号ＷＥバー
に基づいてライトクロックジェネレータ７及びデータ入
力バッファ８は不活性化される。
【０００８】そして、選択された記憶セルから読み出さ
れたセル情報は、センスアンプ及びＩ／Ｏゲート９及び
データ出力バッファ１０を介して出力信号Ｄout として
出力される。
れたセル情報は、センスアンプ及びＩ／Ｏゲート９及び
データ出力バッファ１０を介して出力信号Ｄout として
出力される。
【０００９】また、書き込み動作あるいは読出し動作を
待つスタンバイ状態では、制御信号ＲＡＳバーに基づく
クロックジェネレータ５の出力信号及び制御信号ＣＡＳ
バーに基づいてモードコントロール１１が動作する。
待つスタンバイ状態では、制御信号ＲＡＳバーに基づく
クロックジェネレータ５の出力信号及び制御信号ＣＡＳ
バーに基づいてモードコントロール１１が動作する。
【００１０】モードコントロール１１の動作によりリフ
レッシュアドレスカウンタ１２が動作してアドレスバッ
ファ１内のプリデコーダにリフレッシュ動作のためのア
ドレス信号が出力される。
レッシュアドレスカウンタ１２が動作してアドレスバッ
ファ１内のプリデコーダにリフレッシュ動作のためのア
ドレス信号が出力される。
【００１１】そして、アドレスバッファ１から前記コラ
ムデコーダ２及びロウデコーダ３に出力されるリフレッ
シュアドレス信号と、クロックジェネレータ６から出力
されるクロック信号とに基づいて、メモリセルアレイ４
内の記憶セルに格納されているセル情報が順次リフレッ
シュされる。
ムデコーダ２及びロウデコーダ３に出力されるリフレッ
シュアドレス信号と、クロックジェネレータ６から出力
されるクロック信号とに基づいて、メモリセルアレイ４
内の記憶セルに格納されているセル情報が順次リフレッ
シュされる。
【００１２】基板バイアスジェネレータ１３は、メモリ
セル４を構成するセルトランジスタにバックバイアスを
供給するものである。その基板バイアスジェネレータ１
３は奇数段のインバータ回路を環状に接続して所定の周
波数を発振するリングオシレータと、そのリングオシレ
ータの発振周波数に基づいて所定のバイアス電圧を出力
するポンピング回路とから構成される。
セル４を構成するセルトランジスタにバックバイアスを
供給するものである。その基板バイアスジェネレータ１
３は奇数段のインバータ回路を環状に接続して所定の周
波数を発振するリングオシレータと、そのリングオシレ
ータの発振周波数に基づいて所定のバイアス電圧を出力
するポンピング回路とから構成される。
【００１３】このような基板バイアスジェネレータ１３
は前記メモリセル４の低電位側電源Ｖssとして０Ｖが供
給されていれば、前記バックバイアスとして０Ｖ以下の
電位を各セルトランジスタのバックゲートに供給する。
は前記メモリセル４の低電位側電源Ｖssとして０Ｖが供
給されていれば、前記バックバイアスとして０Ｖ以下の
電位を各セルトランジスタのバックゲートに供給する。
【００１４】そして、最適なバイアス電圧を供給するこ
とにより、各セルトランジスタの拡散層容量の増大及び
これにともなうビット線容量の増大を防止することがで
きる。
とにより、各セルトランジスタの拡散層容量の増大及び
これにともなうビット線容量の増大を防止することがで
きる。
【００１５】また、バイアス電圧が高すぎる場合には、
セルトランジスタの電荷蓄積ノード側の拡散層におい
て、イオン注入時に発生する格子欠陥が存在する領域ま
で空乏層領域が拡大されることにより、ジャンクション
リーク電流が増大してリフレッシュ動作の周期を短くし
なければならない。
セルトランジスタの電荷蓄積ノード側の拡散層におい
て、イオン注入時に発生する格子欠陥が存在する領域ま
で空乏層領域が拡大されることにより、ジャンクション
リーク電流が増大してリフレッシュ動作の周期を短くし
なければならない。
【００１６】しかし、上記のように基板バイアスジェネ
レータ１３から最適なバイアス電圧を供給することによ
り、上記不具合の発生が防止される。このように構成さ
れたＤＲＡＭにおいてその動作試験を行う場合には、例
えばＣＢＲテストサイクルのように、コラムアドレスを
固定し、リフレッシュアドレスカウンタ１２から出力さ
れるロウアドレス信号に基づいて選択される１コラム分
の記憶セルにデータを書き込み、次いでその書き込まれ
たデータを読み出すことにより行われる。
レータ１３から最適なバイアス電圧を供給することによ
り、上記不具合の発生が防止される。このように構成さ
れたＤＲＡＭにおいてその動作試験を行う場合には、例
えばＣＢＲテストサイクルのように、コラムアドレスを
固定し、リフレッシュアドレスカウンタ１２から出力さ
れるロウアドレス信号に基づいて選択される１コラム分
の記憶セルにデータを書き込み、次いでその書き込まれ
たデータを読み出すことにより行われる。
【００１７】すなわち、データ入力バッファ８に入力さ
れたテストデータとしての書き込みデータＤinに基づい
てまず書き込み動作を行い、次いでリフレッシュアドレ
スカウンタ１２に基づくリフレッシュ動作を少なくとも
１周期行う。
れたテストデータとしての書き込みデータＤinに基づい
てまず書き込み動作を行い、次いでリフレッシュアドレ
スカウンタ１２に基づくリフレッシュ動作を少なくとも
１周期行う。
【００１８】そして、リフレッシュされたセル情報を読
み出して、テストデータとして書き込まれた書き込みデ
ータＤinと比較することにより、リフレッシュ動作が正
確に行われているか否か、すなわちリフレッシュアドレ
スカウンタ１２が正確に動作しているか否かが確認され
る。
み出して、テストデータとして書き込まれた書き込みデ
ータＤinと比較することにより、リフレッシュ動作が正
確に行われているか否か、すなわちリフレッシュアドレ
スカウンタ１２が正確に動作しているか否かが確認され
る。
【００１９】
【発明が解決しようとする課題】ところが、上記のよう
なＤＲＡＭの動作試験では、セルフリフレッシュ機能の
動作を確認するために、実際にテストデータを書き込ん
だ後にセルフリフレッシュ動作を行い、次いでリフレッ
シュされたセル情報を読み出して書き込みデータＤinと
比較することにより、リフレッシュアドレスカウンタ１
２の動作を間接的にチェックしている。
なＤＲＡＭの動作試験では、セルフリフレッシュ機能の
動作を確認するために、実際にテストデータを書き込ん
だ後にセルフリフレッシュ動作を行い、次いでリフレッ
シュされたセル情報を読み出して書き込みデータＤinと
比較することにより、リフレッシュアドレスカウンタ１
２の動作を間接的にチェックしている。
【００２０】従って、リフレッシュアドレスカウンタ１
２の動作をチェックするために、実際に書き込み動作及
びセルフリフレッシュ動作を行う必要があるため、動作
試験に要する時間が長くなって試験コストが増大すると
いう問題点がある。
２の動作をチェックするために、実際に書き込み動作及
びセルフリフレッシュ動作を行う必要があるため、動作
試験に要する時間が長くなって試験コストが増大すると
いう問題点がある。
【００２１】この発明の目的は、動作試験に要する時間
を短縮して試験コストを低減し得る半導体記憶装置を提
供することにある。
を短縮して試験コストを低減し得る半導体記憶装置を提
供することにある。
【００２２】
【課題を解決するための手段】図１は本発明の原理説明
図である。すなわち、多数の記憶セルで構成されるメモ
リセルアレイ４と、外部から入力されるアドレス信号に
基づいて前記記憶セルを選択するためのロウデコーダ３
及びコラムデコーダ２と、前記コラムデコーダ２で選択
されたビット線ＢＬ0 〜ＢＬn に対しデータの入出力を
行うセンスアンプ及びＩ／Ｏゲート９と、前記アドレス
信号に関わらず前記ロウデコーダ３を介してワード線Ｗ
Ｌ0 〜ＷＬn を順次選択することにより前記記憶セルを
選択して、該記憶セルに格納されているセル情報の記憶
保持動作を行うセルフリフレッシュ機能を備えた半導体
記憶装置で、動作試験時に出力される試験モード信号Ｔ
ＳＴに基づいて動作して特定のビット線に書き込みデー
タを出力する試験回路１４が備えられる。
図である。すなわち、多数の記憶セルで構成されるメモ
リセルアレイ４と、外部から入力されるアドレス信号に
基づいて前記記憶セルを選択するためのロウデコーダ３
及びコラムデコーダ２と、前記コラムデコーダ２で選択
されたビット線ＢＬ0 〜ＢＬn に対しデータの入出力を
行うセンスアンプ及びＩ／Ｏゲート９と、前記アドレス
信号に関わらず前記ロウデコーダ３を介してワード線Ｗ
Ｌ0 〜ＷＬn を順次選択することにより前記記憶セルを
選択して、該記憶セルに格納されているセル情報の記憶
保持動作を行うセルフリフレッシュ機能を備えた半導体
記憶装置で、動作試験時に出力される試験モード信号Ｔ
ＳＴに基づいて動作して特定のビット線に書き込みデー
タを出力する試験回路１４が備えられる。
【００２３】また、図３に示すように前記試験回路は動
作試験時に試験モード信号ＴＳＴを出力する試験モード
検出回路１５と、前記試験モード信号ＴＳＴの入力に基
づいて特定のデータバスにＨレベルの書き込みデータを
出力する試験機能付データ入力バッファ１６と、特定の
ビット線を選択する前記コラムデコーダ２と、セルフリ
フレッシュ機能に基づいて前記ワード線ＷＬ0 〜ＷＬn
を順次選択するロウデコーダ３とから構成される。
作試験時に試験モード信号ＴＳＴを出力する試験モード
検出回路１５と、前記試験モード信号ＴＳＴの入力に基
づいて特定のデータバスにＨレベルの書き込みデータを
出力する試験機能付データ入力バッファ１６と、特定の
ビット線を選択する前記コラムデコーダ２と、セルフリ
フレッシュ機能に基づいて前記ワード線ＷＬ0 〜ＷＬn
を順次選択するロウデコーダ３とから構成される。
【００２４】また、図７に示すように前記試験回路は動
作試験時に試験モード信号ＴＳＴを出力する試験モード
検出回路１５と、前記試験モード信号ＴＳＴの入力に基
づいて特定のデータバスにＨレベルの書き込みデータを
出力する試験機能付データ入力バッファ１６と、前記試
験モード信号ＴＳＴの入力に基づいて特定のビット線を
選択する試験機能付コラムデコーダ１９と、セルフリフ
レッシュ機能に基づいて前記ワード線ＷＬ0 〜ＷＬn を
順次選択するロウデコーダ３とから構成される。
作試験時に試験モード信号ＴＳＴを出力する試験モード
検出回路１５と、前記試験モード信号ＴＳＴの入力に基
づいて特定のデータバスにＨレベルの書き込みデータを
出力する試験機能付データ入力バッファ１６と、前記試
験モード信号ＴＳＴの入力に基づいて特定のビット線を
選択する試験機能付コラムデコーダ１９と、セルフリフ
レッシュ機能に基づいて前記ワード線ＷＬ0 〜ＷＬn を
順次選択するロウデコーダ３とから構成される。
【００２５】
【作用】動作試験時には試験モード信号ＴＳＴにより試
験回路１４から特定のビット線に書き込みデータが入力
され、その状態でセルフリフレッシュ機能に基づいて各
ワード線が選択されると、特定のビット線に接続された
記憶セルに前記書き込みデータが入力される。そして、
前記記憶セルに格納されたセル情報を読み出して前記書
き込みデータと比較することによりセルフリフレッシュ
機能の動作の確認が可能となる。
験回路１４から特定のビット線に書き込みデータが入力
され、その状態でセルフリフレッシュ機能に基づいて各
ワード線が選択されると、特定のビット線に接続された
記憶セルに前記書き込みデータが入力される。そして、
前記記憶セルに格納されたセル情報を読み出して前記書
き込みデータと比較することによりセルフリフレッシュ
機能の動作の確認が可能となる。
【００２６】
【実施例】図２はこの発明を具体化した第一の実施例を
示す。この実施例のメモリセルアレイ４、ロウデコーダ
３、コラムデコーダ２、センスアンプ及びＩ／Ｏゲート
９は前記従来例と同一構成であり、その他の周辺回路
（図示しない）も前記従来例と同様である。
示す。この実施例のメモリセルアレイ４、ロウデコーダ
３、コラムデコーダ２、センスアンプ及びＩ／Ｏゲート
９は前記従来例と同一構成であり、その他の周辺回路
（図示しない）も前記従来例と同様である。
【００２７】そして、いずれか一本のビット線、すなわ
ち例えばビット線ＢＬ0 に試験回路１４が接続されてい
る。その試験回路１４はＮチャネルＭＯＳトランジスタ
Ｔr1で構成され、そのソースが前記ビット線ＢＬ0 に接
続され、ドレインには例えばＨレベルの書き込みレベル
電圧ＶH が供給され、ゲートには動作試験時にＨレベル
となる試験モード信号ＴＳＴが試験装置から入力されて
いる。
ち例えばビット線ＢＬ0 に試験回路１４が接続されてい
る。その試験回路１４はＮチャネルＭＯＳトランジスタ
Ｔr1で構成され、そのソースが前記ビット線ＢＬ0 に接
続され、ドレインには例えばＨレベルの書き込みレベル
電圧ＶH が供給され、ゲートには動作試験時にＨレベル
となる試験モード信号ＴＳＴが試験装置から入力されて
いる。
【００２８】このように構成されたＤＲＡＭで動作試験
を行う場合には、まず試験装置により試験モード信号Ｔ
ＳＴをＬレベルとした状態で、例えば前記ビット線ＢＬ
0 を選択し、この状態で各ワード線ＷＬ0 〜ＷＬn を選
択して、同ビット線ＢＬ0 に接続されたすべての記憶セ
ルに例えば「０」すなわちＬレベルのセル情報を書き込
む。
を行う場合には、まず試験装置により試験モード信号Ｔ
ＳＴをＬレベルとした状態で、例えば前記ビット線ＢＬ
0 を選択し、この状態で各ワード線ＷＬ0 〜ＷＬn を選
択して、同ビット線ＢＬ0 に接続されたすべての記憶セ
ルに例えば「０」すなわちＬレベルのセル情報を書き込
む。
【００２９】次いで、動作試験を行う状態として、前記
書き込みレベル電圧ＶH をＨレベルとした状態でＨレベ
ルの試験モード信号ＴＳＴをトランジスタＴr1のゲート
に入力し、前記リフレッシュアドレスカウンタ１２を動
作させる。
書き込みレベル電圧ＶH をＨレベルとした状態でＨレベ
ルの試験モード信号ＴＳＴをトランジスタＴr1のゲート
に入力し、前記リフレッシュアドレスカウンタ１２を動
作させる。
【００３０】すると、ビット線ＢＬ0 にはＨレベルの書
き込みレベル電圧ＶH が供給されて、この状態でリフレ
ッシュアドレスカウンタ１２により各ワード線ＷＬ0 〜
ＷＬn が順次選択されて、ビット線ＢＬ0 に接続された
記憶セルにはすべて「１」すなわちＨレベルのセル情報
が書き込まれる。
き込みレベル電圧ＶH が供給されて、この状態でリフレ
ッシュアドレスカウンタ１２により各ワード線ＷＬ0 〜
ＷＬn が順次選択されて、ビット線ＢＬ0 に接続された
記憶セルにはすべて「１」すなわちＨレベルのセル情報
が書き込まれる。
【００３１】次いで、試験モード信号ＴＳＴをＬレベル
としてトランジスタＴr1をオフさせ、通常の読出し動作
によりビット線ＢＬ0 に接続されている記憶セルのセル
情報を読出し、各セル情報がＨレベルであるか否かを試
験装置で確認する。
としてトランジスタＴr1をオフさせ、通常の読出し動作
によりビット線ＢＬ0 に接続されている記憶セルのセル
情報を読出し、各セル情報がＨレベルであるか否かを試
験装置で確認する。
【００３２】従って、ビット線ＢＬ0 に接続されている
記憶セルのセル情報がＨレベルであるか否かを確認する
ことにより、セルフリフレッシュ動作が正常におこなわ
れているか否か、すなわちリフレッシュアドレスカウン
タ１２が正常に動作しているか否かを確認することがで
きる。
記憶セルのセル情報がＨレベルであるか否かを確認する
ことにより、セルフリフレッシュ動作が正常におこなわ
れているか否か、すなわちリフレッシュアドレスカウン
タ１２が正常に動作しているか否かを確認することがで
きる。
【００３３】この結果、通常のセルフリフレッシュ動作
を行うためのリフレッシュ間隔をとることなく、リフレ
ッシュアドレスカウンタ１２を１周期だけ動作させれ
ば、同リフレッシュアドレスカウンタ１２が正常に動作
しているか否かを確認することができるので、動作試験
に要する時間を短縮することができる。
を行うためのリフレッシュ間隔をとることなく、リフレ
ッシュアドレスカウンタ１２を１周期だけ動作させれ
ば、同リフレッシュアドレスカウンタ１２が正常に動作
しているか否かを確認することができるので、動作試験
に要する時間を短縮することができる。
【００３４】次に、この発明を具体化した第二の実施例
を図３〜図６に従って説明する。図３はこの実施例のＤ
ＲＡＭの構成を示すブロック図であり、前記従来例のＤ
ＲＡＭに対し試験モード検出回路１５が追加され、デー
タ入力バッファ８に代えて試験機能付データ入力バッフ
ァ１６とした点においてのみ相違する。
を図３〜図６に従って説明する。図３はこの実施例のＤ
ＲＡＭの構成を示すブロック図であり、前記従来例のＤ
ＲＡＭに対し試験モード検出回路１５が追加され、デー
タ入力バッファ８に代えて試験機能付データ入力バッフ
ァ１６とした点においてのみ相違する。
【００３５】そして、試験モード検出回路１５には入力
信号ＶT が入力され、同試験モード検出回路１５の出力
信号ＴＳＴが試験機能付データ入力バッファ１６に出力
される。
信号ＶT が入力され、同試験モード検出回路１５の出力
信号ＴＳＴが試験機能付データ入力バッファ１６に出力
される。
【００３６】前記試験モード検出回路１５の構成を図４
に従って説明する。入力端子Ｔi には試験モード時に前
記ＤＲＡＭの電源Ｖccより３Ｖ程度高い入力信号ＶT が
入力される。
に従って説明する。入力端子Ｔi には試験モード時に前
記ＤＲＡＭの電源Ｖccより３Ｖ程度高い入力信号ＶT が
入力される。
【００３７】前記入力端子Ｔi はＮチャネルＭＯＳトラ
ンジスタＴr2のドレイン及びゲートに接続され、同トラ
ンジスタＴr2のソースはＰチャネルＭＯＳトランジスタ
Ｔr3のソース及びバックゲートに接続されている。
ンジスタＴr2のドレイン及びゲートに接続され、同トラ
ンジスタＴr2のソースはＰチャネルＭＯＳトランジスタ
Ｔr3のソース及びバックゲートに接続されている。
【００３８】前記トランジスタＴr3のドレインはＮチャ
ネルＭＯＳトランジスタＴr4のドレインに接続され、同
トランジスタＴr4のソースはグランドＧＮＤに接続され
ている。
ネルＭＯＳトランジスタＴr4のドレインに接続され、同
トランジスタＴr4のソースはグランドＧＮＤに接続され
ている。
【００３９】トランジスタＴr3，Ｔr4のドレインから二
段のインバータ回路１７ａ，１７ｂを介して試験モード
信号ＴＳＴが出力される。前記トランジスタＴr3，Ｔr4
のゲートは電源Ｖccに接続され、トランジスタＴr4は常
時オン状態に維持される。そして、両トランジスタＴr
3，Ｔr4が同時にオンされる場合は、両トランジスタＴr
3，Ｔr4のドレインはインバータ回路１７ａのしきい値
を越えるＨレベルとなるように設定されている。
段のインバータ回路１７ａ，１７ｂを介して試験モード
信号ＴＳＴが出力される。前記トランジスタＴr3，Ｔr4
のゲートは電源Ｖccに接続され、トランジスタＴr4は常
時オン状態に維持される。そして、両トランジスタＴr
3，Ｔr4が同時にオンされる場合は、両トランジスタＴr
3，Ｔr4のドレインはインバータ回路１７ａのしきい値
を越えるＨレベルとなるように設定されている。
【００４０】このように構成された試験モード検出回路
１５は入力端子Ｔi に入力信号ＶTが入力されると、ト
ランジスタＴr2がオンされる。すると、トランジスタＴ
r3のソース電位が同トランジスタＴr3のゲート電位より
そのしきい値分以上高くなるので、同トランジスタＴr3
がオンされ、トランジスタＴr3，Ｔr4のドレイン電位が
上昇する。従って、試験モード信号ＴＳＴはＨレベルと
なる。
１５は入力端子Ｔi に入力信号ＶTが入力されると、ト
ランジスタＴr2がオンされる。すると、トランジスタＴ
r3のソース電位が同トランジスタＴr3のゲート電位より
そのしきい値分以上高くなるので、同トランジスタＴr3
がオンされ、トランジスタＴr3，Ｔr4のドレイン電位が
上昇する。従って、試験モード信号ＴＳＴはＨレベルと
なる。
【００４１】一方、電源Ｖccより３Ｖ程度高い入力信号
ＶT が入力されない状態では、トランジスタＴr2がオフ
されて、トランジスタＴr3がオフされるため、常時オン
状態にあるトランジスタＴr4の動作により、トランジス
タＴr3，Ｔr4のドレイン電位がＬレベルとなる。従っ
て、試験モード信号ＴＳＴはＬレベルとなる。
ＶT が入力されない状態では、トランジスタＴr2がオフ
されて、トランジスタＴr3がオフされるため、常時オン
状態にあるトランジスタＴr4の動作により、トランジス
タＴr3，Ｔr4のドレイン電位がＬレベルとなる。従っ
て、試験モード信号ＴＳＴはＬレベルとなる。
【００４２】前記試験機能付データ入力バッファ１６の
構成を図５に従って説明する。試験機能付データ入力バ
ッファ１６のＮＯＲ回路１８には前記試験モード検出回
路１５から出力される試験モード信号ＴＳＴが入力され
ている。
構成を図５に従って説明する。試験機能付データ入力バ
ッファ１６のＮＯＲ回路１８には前記試験モード検出回
路１５から出力される試験モード信号ＴＳＴが入力され
ている。
【００４３】前記ＮＯＲ回路１８には前記書き込み制御
信号バーＷＥがインバータ回路１７ｃを介して入力され
るとともに、前記書き込みデータＤinが入力されてい
る。前記ＮＯＲ回路１８の出力信号はデータバスＢＡＳ
バーに出力されるとともに、インバータ回路１７ｄを介
してデータバスＢＡＳに出力されている。
信号バーＷＥがインバータ回路１７ｃを介して入力され
るとともに、前記書き込みデータＤinが入力されてい
る。前記ＮＯＲ回路１８の出力信号はデータバスＢＡＳ
バーに出力されるとともに、インバータ回路１７ｄを介
してデータバスＢＡＳに出力されている。
【００４４】このような構成により、前記試験モード信
号ＴＳＴがＨレベルとなれば、書き込み制御信号バーＷ
Ｅ及び書き込みデータＤinに関わらず、ＮＯＲ回路１８
の出力信号はＬレベルとなり、データバスＢＡＳバーは
Ｌレベル、データバスＢＡＳはＨレベルに固定される。
号ＴＳＴがＨレベルとなれば、書き込み制御信号バーＷ
Ｅ及び書き込みデータＤinに関わらず、ＮＯＲ回路１８
の出力信号はＬレベルとなり、データバスＢＡＳバーは
Ｌレベル、データバスＢＡＳはＨレベルに固定される。
【００４５】また、試験モード信号ＴＳＴがＬレベルと
なって書き込み制御信号バーＷＥがＨレベルとなれば、
書き込みデータＤinに基づくデータがデータバスＢＡ
Ｓ，ＢＡＳバーに出力される。
なって書き込み制御信号バーＷＥがＨレベルとなれば、
書き込みデータＤinに基づくデータがデータバスＢＡ
Ｓ，ＢＡＳバーに出力される。
【００４６】前記センスアンプ及びＩ／Ｏゲート９の構
成を図６に従って説明すると、前記データバスＢＡＳは
それぞれ転送トランジスタＴrtを介してビット線ＢＬ0
〜ＢＬn に接続され、前記データバスＢＡＳバーはそれ
ぞれ転送トランジスタＴrtを介してビット線バーＢＬ0
〜バーＢＬn に接続されている。
成を図６に従って説明すると、前記データバスＢＡＳは
それぞれ転送トランジスタＴrtを介してビット線ＢＬ0
〜ＢＬn に接続され、前記データバスＢＡＳバーはそれ
ぞれ転送トランジスタＴrtを介してビット線バーＢＬ0
〜バーＢＬn に接続されている。
【００４７】各転送トランジスタＴrtのゲートには前記
コラムデコーダ２からコラム選択信号ＣＬ0 〜ＣＬn が
それぞれ入力され、同コラム選択信号ＣＬ0 〜ＣＬn に
基づいて選択されたいずれか一対のビット線がデータバ
スＢＡＳ，ＢＡＳバーに接続される。
コラムデコーダ２からコラム選択信号ＣＬ0 〜ＣＬn が
それぞれ入力され、同コラム選択信号ＣＬ0 〜ＣＬn に
基づいて選択されたいずれか一対のビット線がデータバ
スＢＡＳ，ＢＡＳバーに接続される。
【００４８】前記ビット線ＢＬ0 〜バーＢＬn の各対間
にはセンスアンプ１９がそれぞれ接続され、ビット線Ｂ
Ｌ0 〜バーＢＬn の各対に読み出されたセル情報を増幅
してラッチする。
にはセンスアンプ１９がそれぞれ接続され、ビット線Ｂ
Ｌ0 〜バーＢＬn の各対に読み出されたセル情報を増幅
してラッチする。
【００４９】また、前記ビット線ＢＬ0 〜バーＢＬn の
各対間にはリセットトランジスタＴrrがそれぞれ接続さ
れ、リセット信号φに基づいて各リセットトランジスタ
Ｔrrがオンされると、ビット線ＢＬ0 〜バーＢＬn の各
対が同電位となるようにリセットされる。
各対間にはリセットトランジスタＴrrがそれぞれ接続さ
れ、リセット信号φに基づいて各リセットトランジスタ
Ｔrrがオンされると、ビット線ＢＬ0 〜バーＢＬn の各
対が同電位となるようにリセットされる。
【００５０】さて、このように構成されたＤＲＡＭにお
いて動作試験を行う場合には、まず動作試験に先立って
通常の書き込み動作により少なくとも一つのコラムに接
続される記憶セルに同一データを書き込む。
いて動作試験を行う場合には、まず動作試験に先立って
通常の書き込み動作により少なくとも一つのコラムに接
続される記憶セルに同一データを書き込む。
【００５１】すなわち、書き込みデータＤinに基づいて
データバスＢＡＳをＬレベルとするとともにデータバス
ＢＡＳバーをＨレベルとし、例えば前記コラムデコーダ
２によりビット線ＢＬ0 ，バーＢＬ0 を選択する。
データバスＢＡＳをＬレベルとするとともにデータバス
ＢＡＳバーをＨレベルとし、例えば前記コラムデコーダ
２によりビット線ＢＬ0 ，バーＢＬ0 を選択する。
【００５２】そして、この状態でワード線ＷＬ0 〜ＷＬ
n を順次選択して、ビット線ＢＬ0に接続された記憶セ
ルにＬレベルのセル情報を書き込み、ビット線バーＢＬ
0 に接続された記憶セルにＨレベルのセル情報を書き込
む。
n を順次選択して、ビット線ＢＬ0に接続された記憶セ
ルにＬレベルのセル情報を書き込み、ビット線バーＢＬ
0 に接続された記憶セルにＨレベルのセル情報を書き込
む。
【００５３】次いで、試験モード検出回路１５に前記入
力信号ＶT を入力する。すると、試験モード検出回路１
５から出力される試験モード信号ＴＳＴはＨレベルとな
る。試験モード信号ＴＳＴがＨレベルとなると、試験機
能付データ入力バッファ１６からデータバスＢＡＳに出
力されるデータはＨレベルに固定され、データバスＢＡ
Ｓバーに出力されるデータはＬレベルに固定される。
力信号ＶT を入力する。すると、試験モード検出回路１
５から出力される試験モード信号ＴＳＴはＨレベルとな
る。試験モード信号ＴＳＴがＨレベルとなると、試験機
能付データ入力バッファ１６からデータバスＢＡＳに出
力されるデータはＨレベルに固定され、データバスＢＡ
Ｓバーに出力されるデータはＬレベルに固定される。
【００５４】この状態で、前記コラムデコーダ２から出
力されるコラム選択信号ＣＬ0 〜ＣＬn に基づいていず
れか一対のビット線、例えばビット線ＢＬo ，バーＢＬ
0 を選択する。次いで、リフレッシュアドレスカウンタ
１２を作動させて、ロウデコーダ３を介して各ワード線
ＷＬ0 〜ＷＬn を順次選択すると、ビット線ＢＬ0 ，バ
ーＢＬ0 に接続された記憶セルには予め格納されている
セル情報とは逆のセル情報が格納される。
力されるコラム選択信号ＣＬ0 〜ＣＬn に基づいていず
れか一対のビット線、例えばビット線ＢＬo ，バーＢＬ
0 を選択する。次いで、リフレッシュアドレスカウンタ
１２を作動させて、ロウデコーダ３を介して各ワード線
ＷＬ0 〜ＷＬn を順次選択すると、ビット線ＢＬ0 ，バ
ーＢＬ0 に接続された記憶セルには予め格納されている
セル情報とは逆のセル情報が格納される。
【００５５】次いで、前記試験モード検出回路１５への
入力信号ＶT の入力を停止して動作試験モードを停止
し、通常の読出し動作に移行する。そして、ビット線Ｂ
Ｌ0 ，バーＢＬ0 に接続された記憶セルのセル情報を読
み出して、前記試験モードにより書き込まれたデータと
比較する。
入力信号ＶT の入力を停止して動作試験モードを停止
し、通常の読出し動作に移行する。そして、ビット線Ｂ
Ｌ0 ，バーＢＬ0 に接続された記憶セルのセル情報を読
み出して、前記試験モードにより書き込まれたデータと
比較する。
【００５６】従って、ビット線ＢＬ0 に接続されている
記憶セルのセル情報を確認することにより、セルフリフ
レッシュ動作が正常におこなわれているか否か、すなわ
ちリフレッシュアドレスカウンタ１２が正常に動作して
いるか否かを確認することができる。
記憶セルのセル情報を確認することにより、セルフリフ
レッシュ動作が正常におこなわれているか否か、すなわ
ちリフレッシュアドレスカウンタ１２が正常に動作して
いるか否かを確認することができる。
【００５７】この結果、前記第一の実施例と同様に通常
のセルフリフレッシュ動作を行うためのリフレッシュ間
隔をとることなく、リフレッシュアドレスカウンタ１２
を１周期だけ動作させれば、同リフレッシュアドレスカ
ウンタ１２が正常に動作しているか否かを確認すること
ができるので、動作試験に要する時間を短縮することが
できる。
のセルフリフレッシュ動作を行うためのリフレッシュ間
隔をとることなく、リフレッシュアドレスカウンタ１２
を１周期だけ動作させれば、同リフレッシュアドレスカ
ウンタ１２が正常に動作しているか否かを確認すること
ができるので、動作試験に要する時間を短縮することが
できる。
【００５８】次に、この発明を具体化した第三の実施例
を図７及び図８に従って説明する。この実施例は前記第
二の実施例に対し、コラムデコーダ２に代えて試験機能
付コラムデコーダ１９とした点においてのみ相違する。
そして、前記試験モード検出回路１５から出力される試
験モード信号ＴＳＴが試験機能付コラムデコーダ１９に
入力されている。
を図７及び図８に従って説明する。この実施例は前記第
二の実施例に対し、コラムデコーダ２に代えて試験機能
付コラムデコーダ１９とした点においてのみ相違する。
そして、前記試験モード検出回路１５から出力される試
験モード信号ＴＳＴが試験機能付コラムデコーダ１９に
入力されている。
【００５９】図８に示すように、前記試験機能付コラム
デコーダ１９のＡＮＤ回路２０にはコラムアドレス信号
Ａ0 〜Ａ10をデコードしたデコード信号ＤＥ0 が入力さ
れ、同ＡＮＤ回路２０の出力信号はＯＲ回路２１の一方
の入力端子に入力される。
デコーダ１９のＡＮＤ回路２０にはコラムアドレス信号
Ａ0 〜Ａ10をデコードしたデコード信号ＤＥ0 が入力さ
れ、同ＡＮＤ回路２０の出力信号はＯＲ回路２１の一方
の入力端子に入力される。
【００６０】前記ＯＲ回路２１の他方の入力端子には前
記試験モード検出回路１５から出力される試験モード信
号ＴＳＴが入力される。従って、試験モード信号ＴＳＴ
がＨレベルとなると、ＡＮＤ回路２０に入力されるデコ
ード信号ＤＥ0 に関わらず、ＯＲ回路２１から前記セン
スアンプ及びＩ／Ｏゲート９に出力されるコラム選択信
号ＣＬ0 はＨレベルとなる。
記試験モード検出回路１５から出力される試験モード信
号ＴＳＴが入力される。従って、試験モード信号ＴＳＴ
がＨレベルとなると、ＡＮＤ回路２０に入力されるデコ
ード信号ＤＥ0 に関わらず、ＯＲ回路２１から前記セン
スアンプ及びＩ／Ｏゲート９に出力されるコラム選択信
号ＣＬ0 はＨレベルとなる。
【００６１】前記デコード信号ＤＥ1 〜ＤＥn はｎ個の
ＮＡＮＤ回路２２にも入力され、同ＮＡＮＤ回路２２の
出力信号はそれぞれインバータ回路２３を介してコラム
選択信号ＣＬ1 〜ＣＬn として前記センスアンプ及びＩ
／Ｏゲート９に出力される。
ＮＡＮＤ回路２２にも入力され、同ＮＡＮＤ回路２２の
出力信号はそれぞれインバータ回路２３を介してコラム
選択信号ＣＬ1 〜ＣＬn として前記センスアンプ及びＩ
／Ｏゲート９に出力される。
【００６２】さて、このように構成されたＤＲＡＭにお
いて動作試験を行う場合には、前記第二の実施例と同様
に、まず動作試験に先立って通常の書き込み動作により
少なくとも一つのコラムに接続される記憶セルに同一デ
ータを書き込む。
いて動作試験を行う場合には、前記第二の実施例と同様
に、まず動作試験に先立って通常の書き込み動作により
少なくとも一つのコラムに接続される記憶セルに同一デ
ータを書き込む。
【００６３】すなわち、書き込みデータＤinに基づいて
データバスＢＡＳをＬレベルとするとともにデータバス
ＢＡＳバーをＨレベルとし、例えば前記コラムデコーダ
２によりビット線ＢＬ0 ，バーＢＬ0 を選択する。
データバスＢＡＳをＬレベルとするとともにデータバス
ＢＡＳバーをＨレベルとし、例えば前記コラムデコーダ
２によりビット線ＢＬ0 ，バーＢＬ0 を選択する。
【００６４】そして、この状態でワード線ＷＬ0 〜ＷＬ
n を順次選択して、ビット線ＢＬ0に接続された記憶セ
ルにＬレベルのセル情報を書き込み、ビット線バーＢＬ
0 に接続された記憶セルにＨレベルのセル情報を書き込
む。
n を順次選択して、ビット線ＢＬ0に接続された記憶セ
ルにＬレベルのセル情報を書き込み、ビット線バーＢＬ
0 に接続された記憶セルにＨレベルのセル情報を書き込
む。
【００６５】次いで、試験モード検出回路１５に前記入
力信号ＶT を入力する。すると、試験モード検出回路１
５から出力される試験モード信号ＴＳＴはＨレベルとな
る。試験モード信号ＴＳＴがＨレベルとなると、試験機
能付データ入力バッファ１６からデータバスＢＡＳに出
力されるデータはＨレベルに固定され、データバスＢＡ
Ｓバーに出力されるデータはＬレベルに固定される。
力信号ＶT を入力する。すると、試験モード検出回路１
５から出力される試験モード信号ＴＳＴはＨレベルとな
る。試験モード信号ＴＳＴがＨレベルとなると、試験機
能付データ入力バッファ１６からデータバスＢＡＳに出
力されるデータはＨレベルに固定され、データバスＢＡ
Ｓバーに出力されるデータはＬレベルに固定される。
【００６６】また、試験機能付コラムデコーダ１９では
Ｈレベルの試験モード信号ＴＳＴによりビット線ＢＬ0
，バーＢＬ0 が自動的に選択される。この状態で、リ
フレッシュアドレスカウンタ１２を作動させて、ロウデ
コーダ３を介して各ワード線ＷＬ0 〜ＷＬn を順次選択
すると、ビット線ＢＬ0 ，バーＢＬ0 に接続された記憶
セルには予め格納されているセル情報とは逆のセル情報
が格納される。
Ｈレベルの試験モード信号ＴＳＴによりビット線ＢＬ0
，バーＢＬ0 が自動的に選択される。この状態で、リ
フレッシュアドレスカウンタ１２を作動させて、ロウデ
コーダ３を介して各ワード線ＷＬ0 〜ＷＬn を順次選択
すると、ビット線ＢＬ0 ，バーＢＬ0 に接続された記憶
セルには予め格納されているセル情報とは逆のセル情報
が格納される。
【００６７】次いで、前記試験モード検出回路１５への
入力信号ＶT の入力を停止して動作試験モードを停止
し、通常の読出し動作に移行する。そして、ビット線Ｂ
Ｌ0 ，バーＢＬ0 に接続された記憶セルのセル情報を読
み出して、前記試験モードにより書き込まれたデータと
比較する。
入力信号ＶT の入力を停止して動作試験モードを停止
し、通常の読出し動作に移行する。そして、ビット線Ｂ
Ｌ0 ，バーＢＬ0 に接続された記憶セルのセル情報を読
み出して、前記試験モードにより書き込まれたデータと
比較する。
【００６８】従って、ビット線ＢＬ0 に接続されている
記憶セルのセル情報を確認することにより、セルフリフ
レッシュ動作が正常におこなわれているか否か、すなわ
ちリフレッシュアドレスカウンタ１２が正常に動作して
いるか否かを確認することができる。
記憶セルのセル情報を確認することにより、セルフリフ
レッシュ動作が正常におこなわれているか否か、すなわ
ちリフレッシュアドレスカウンタ１２が正常に動作して
いるか否かを確認することができる。
【００６９】この結果、前記第一の実施例と同様に通常
のセルフリフレッシュ動作を行うためのリフレッシュ間
隔をとることなく、リフレッシュアドレスカウンタ１２
を１周期だけ動作させれば、同リフレッシュアドレスカ
ウンタ１２が正常に動作しているか否かを確認すること
ができるので、動作試験に要する時間を短縮することが
できる。
のセルフリフレッシュ動作を行うためのリフレッシュ間
隔をとることなく、リフレッシュアドレスカウンタ１２
を１周期だけ動作させれば、同リフレッシュアドレスカ
ウンタ１２が正常に動作しているか否かを確認すること
ができるので、動作試験に要する時間を短縮することが
できる。
【００７０】
【発明の効果】以上詳述したように、この発明は動作試
験に要する時間を短縮して試験コストを低減し得る半導
体記憶装置を提供することができる優れた効果を発揮す
る。
験に要する時間を短縮して試験コストを低減し得る半導
体記憶装置を提供することができる優れた効果を発揮す
る。
【図１】本発明の原理説明図である。
【図２】本発明の第一の実施例を示すブロック図であ
る。
る。
【図３】第二の実施例を示すブロック図である。
【図４】試験モード検出回路を示す回路図である。
【図５】試験機能付データ入力バッファを示す回路図で
ある。
ある。
【図６】センスアンプ及びＩ／Ｏゲートを示す回路図で
ある。
ある。
【図７】第三の実施例を示すブロック図である。
【図８】試験機能付コラムデコーダを示す回路図であ
る。
る。
【図９】従来例を示すブロック図である。
２ コラムデコーダ ３ ロウデコーダ ４ メモリセルアレイ ９ センスアンプ及びＩ／Ｏゲート １４ 試験回路 ＢＬ0 〜ＢＬn ビット線 ＷＬ0 〜ＷＬn ワード線 ＴＳＴ 試験モード信号
Claims (3)
- 【請求項１】 多数の記憶セルで構成されるメモリセル
アレイ（４）と、 外部から入力されるアドレス信号に基づいて前記記憶セ
ルを選択するためのロウデコーダ（３）及びコラムデコ
ーダ（２）と、 前記コラムデコーダ（２）で選択されたビット線（ＢＬ
0 〜ＢＬn ）に対しデータの入出力を行うセンスアンプ
及びＩ／Ｏゲート（９）と、 前記アドレス信号に関わらず前記ロウデコーダ（３）を
介してワード線（ＷＬ0 〜ＷＬn ）を順次選択すること
により前記記憶セルを選択して、該記憶セルに格納され
ているセル情報の記憶保持動作を行うセルフリフレッシ
ュ機能を備えた半導体記憶装置であって、 動作試験時に出力される試験モード信号（ＴＳＴ）に基
づいて動作して特定のビット線に書き込みデータを出力
する試験回路（１４）を備えたことを特徴とする半導体
記憶装置。 - 【請求項２】 前記試験回路は動作試験時に試験モード
信号（ＴＳＴ）を出力する試験モード検出回路（１５）
と、前記試験モード信号（ＴＳＴ）の入力に基づいて特
定のデータバスにＨレベルの書き込み信号を出力する試
験機能付データ入力バッファ（１６）と、特定のビット
線を選択する前記コラムデコーダ（２）と、セルフリフ
レッシュ機能に基づいて前記ワード線（ＷＬ0 〜ＷＬn
）を順次選択するロウデコーダ（３）とから構成した
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記試験回路は動作試験時に試験モード
信号（ＴＳＴ）を出力する試験モード検出回路（１５）
と、前記試験モード信号（ＴＳＴ）の入力に基づいて特
定のデータバスにＨレベルの書き込み信号を出力する試
験機能付データ入力バッファ（１６）と、前記試験モー
ド信号（ＴＳＴ）の入力に基づいて特定のビット線を選
択する試験機能付コラムデコーダ（１９）と、セルフリ
フレッシュ機能に基づいて前記ワード線（ＷＬ0 〜ＷＬ
n ）を順次選択するロウデコーダ（３）とから構成した
ことを特徴とする請求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339278A JPH06187796A (ja) | 1992-12-18 | 1992-12-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4339278A JPH06187796A (ja) | 1992-12-18 | 1992-12-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06187796A true JPH06187796A (ja) | 1994-07-08 |
Family
ID=18325941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4339278A Withdrawn JPH06187796A (ja) | 1992-12-18 | 1992-12-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06187796A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
-
1992
- 1992-12-18 JP JP4339278A patent/JPH06187796A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6894942B2 (en) | 2002-05-17 | 2005-05-17 | Hynix Semiconductor, Inc. | Refresh control circuit and method for semiconductor memory device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000307 |