JPS6337893A - 記憶装置 - Google Patents
記憶装置Info
- Publication number
- JPS6337893A JPS6337893A JP61178743A JP17874386A JPS6337893A JP S6337893 A JPS6337893 A JP S6337893A JP 61178743 A JP61178743 A JP 61178743A JP 17874386 A JP17874386 A JP 17874386A JP S6337893 A JPS6337893 A JP S6337893A
- Authority
- JP
- Japan
- Prior art keywords
- refresh
- bank
- ram
- signal
- refreshed
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、ダイナミック・ランダムアクセスメモリ（以
下、Ｄ−ＲＡＭと称す。）を使用した記憶装置ｄに関す
るものである。
下、Ｄ−ＲＡＭと称す。）を使用した記憶装置ｄに関す
るものである。
（従来の技術）
第２図は従来のＤ−ＲＡＭを用いた記憶装置の一構成例
を示すブロック図で、メモリ１は１個のＤ −ＲＡＭチ
ップからなるＤ−ＲＡＭバンクを複数、ここではｎ個組
合せてなる。各Ｄ−ＲＡＭバンク１−１．１−２．・・
・・・・１−ｎへは、メモリタイミングコントローラ２
から各種のタイミング信号、即ちロウ・アドレス・スト
ローブ（ＲＡＳ）信号、カラム・アドレス・ストローブ
（ＣＡＳ）信号およびライト・イネーブル（ＷＥ）信号
を送出する信号ｍ＜実際には各信号毎に信号線が設けら
れているが、図面上では各Ｄ−ＲＡＭバンクに対して１
本の線として示す。） １０１−１．１０１−２、・・
・・・・１０１−ｎが接続され、また、アドレスマルチ
プレクサ３からメモリ・アドレス信号を送出する信号線
１０２が接続されている。
を示すブロック図で、メモリ１は１個のＤ −ＲＡＭチ
ップからなるＤ−ＲＡＭバンクを複数、ここではｎ個組
合せてなる。各Ｄ−ＲＡＭバンク１−１．１−２．・・
・・・・１−ｎへは、メモリタイミングコントローラ２
から各種のタイミング信号、即ちロウ・アドレス・スト
ローブ（ＲＡＳ）信号、カラム・アドレス・ストローブ
（ＣＡＳ）信号およびライト・イネーブル（ＷＥ）信号
を送出する信号ｍ＜実際には各信号毎に信号線が設けら
れているが、図面上では各Ｄ−ＲＡＭバンクに対して１
本の線として示す。） １０１−１．１０１−２、・・
・・・・１０１−ｎが接続され、また、アドレスマルチ
プレクサ３からメモリ・アドレス信号を送出する信号線
１０２が接続されている。
リフレッシュを行なう際には、リフレッシュコントロー
ラ４からメモリタイミングコントローラ２へ、リフレッ
シュ・リクエスト信号線１０３を介して、リフレッシュ
のタイミングを発生ずるように要求し、アドレスマルチ
プレクサ３へは、すフレッシュ・アドレス信号線１０４
を介してリフレッシュアドレスを出力する。
ラ４からメモリタイミングコントローラ２へ、リフレッ
シュ・リクエスト信号線１０３を介して、リフレッシュ
のタイミングを発生ずるように要求し、アドレスマルチ
プレクサ３へは、すフレッシュ・アドレス信号線１０４
を介してリフレッシュアドレスを出力する。
メモリタイミングコントローラ２はリフレッシュ要求を
受けると、アドレスマルチプレクサ３に対してメモリ・
アドレス信号［１０２にリフレッシュ・アドレスを出力
するよう、マルチプレックス（ＭＰＸ）信号線１０５を
駆動するとともに、全てのＤ−ＲＡＭバンク１−１〜１
−ｎに対して、リフレッシュを行なうよう、タイミング
信号線１０１−１〜１０１− ｎ中のＲＡＳ信号線にパ
ルスを与える。
受けると、アドレスマルチプレクサ３に対してメモリ・
アドレス信号［１０２にリフレッシュ・アドレスを出力
するよう、マルチプレックス（ＭＰＸ）信号線１０５を
駆動するとともに、全てのＤ−ＲＡＭバンク１−１〜１
−ｎに対して、リフレッシュを行なうよう、タイミング
信号線１０１−１〜１０１− ｎ中のＲＡＳ信号線にパ
ルスを与える。
このため、全てのＤ−ＲＡＭバンク１−１〜１−ｎにお
いて、−斉にリフレッシュが行なわれる如くなっていた
。
いて、−斉にリフレッシュが行なわれる如くなっていた
。
（発明が解決しようとする問題点）
しかしながら前記装置では、システムが必要とするデー
タが全くない、叩ら内容の保持の必要性のないＤ−ＲＡ
Ｍバンクに対してもリフレッシュを行なっていたため、
リフレッシュ時に無駄な電力を消費するという問題点が
あった。
タが全くない、叩ら内容の保持の必要性のないＤ−ＲＡ
Ｍバンクに対してもリフレッシュを行なっていたため、
リフレッシュ時に無駄な電力を消費するという問題点が
あった。
本発明は前記問題点を除去し、Ｄ−ＲＡＭを使用した消
費電力の少ない記憶装置を提供することを目的とする。
費電力の少ない記憶装置を提供することを目的とする。
（問題点を解決するための手段）
本発明では前記問題点を解決するため、ダイナミック・
ランダムアクセスメモリ（Ｄ−ＲＡＭ）により、複数の
バンク（Ｄ −ＲＡＭバンク）を構成したメモリを有す
る記憶装置において、各Ｄ・ＲＡＭバンクの記憶内容を
リフレッシュすべきか否かを示す情報を記憶する手段と
、前記情報に応じて、各Ｄ−ＲＡＭバンクにリフレッシ
ュ用のタイミング信号を送出するか否かを選択するスイ
ッチ手段とを設けた。
ランダムアクセスメモリ（Ｄ−ＲＡＭ）により、複数の
バンク（Ｄ −ＲＡＭバンク）を構成したメモリを有す
る記憶装置において、各Ｄ・ＲＡＭバンクの記憶内容を
リフレッシュすべきか否かを示す情報を記憶する手段と
、前記情報に応じて、各Ｄ−ＲＡＭバンクにリフレッシ
ュ用のタイミング信号を送出するか否かを選択するスイ
ッチ手段とを設けた。
（作 用）
本発明によれば、各Ｄ−ＲＡＭバンクに対応する記憶手
段に記憶された情報に基づいて、各Ｄ・ＲＡＭバンクに
リフレッシュ用のタイミング信号が送出され、又は送出
されず、該タイミング信号が送出されたＤ−ＲＡＭバン
クのみ、その内容がリフレッシュされ、タイミング信号
が送出されないＤ−ＲＡＭはリフレッシュされない。
段に記憶された情報に基づいて、各Ｄ・ＲＡＭバンクに
リフレッシュ用のタイミング信号が送出され、又は送出
されず、該タイミング信号が送出されたＤ−ＲＡＭバン
クのみ、その内容がリフレッシュされ、タイミング信号
が送出されないＤ−ＲＡＭはリフレッシュされない。
（実施例）
第１図は本発明の一実施例を示すもので、図中、第２図
と同一構成部分は同一符号をちって表わす。即ら、１は
Ｄ−ＲＡＭバンク１−１〜１−ｎからなるメモリ、２は
メモリタイミングコントローラ、３はアドレスマルチプ
レクサ、４はリフレッシュコントローラ、５はリフレッ
シュイネーブルコントローラ、６−１．６−２．川・・
・５−ｎはスイッチである。また、第３図（ａ）（ｂ）
はリフレッシュする場合、およびリフレッシュしない場
合における各部の信号を示す図である。
と同一構成部分は同一符号をちって表わす。即ら、１は
Ｄ−ＲＡＭバンク１−１〜１−ｎからなるメモリ、２は
メモリタイミングコントローラ、３はアドレスマルチプ
レクサ、４はリフレッシュコントローラ、５はリフレッ
シュイネーブルコントローラ、６−１．６−２．川・・
・５−ｎはスイッチである。また、第３図（ａ）（ｂ）
はリフレッシュする場合、およびリフレッシュしない場
合における各部の信号を示す図である。
リフレッシュイネーブルコントローラ５は、スイッチ６
−１〜５−ｎをυ制御し、アドレス監視を行なうもので
、５１はｃｐｕ ＜図示せず）等からの命令を解析する
デコーダ、５２−１．５２−２、・・・・・・５２−ｎ
は命令による情報を保持し、スイッチ６−１〜６−ｎの
開閉を制御するレジスタ、５３はアドレスをメモリバン
ク毎にデコードするデコーダ、５４−１．５４−２．・
・・・・・５４−ｎはデコーダ５３の出力がアクティブ
になった時、レジスタ５２−１〜５２−ｎの状態を調べ
る比較器、５５は比較器５４−１〜５４−ｎの各出力を
入力とするｎ入力オアゲートである。
−１〜５−ｎをυ制御し、アドレス監視を行なうもので
、５１はｃｐｕ ＜図示せず）等からの命令を解析する
デコーダ、５２−１．５２−２、・・・・・・５２−ｎ
は命令による情報を保持し、スイッチ６−１〜６−ｎの
開閉を制御するレジスタ、５３はアドレスをメモリバン
ク毎にデコードするデコーダ、５４−１．５４−２．・
・・・・・５４−ｎはデコーダ５３の出力がアクティブ
になった時、レジスタ５２−１〜５２−ｎの状態を調べ
る比較器、５５は比較器５４−１〜５４−ｎの各出力を
入力とするｎ入力オアゲートである。
スイッチ６−１〜６−ｎは、各信号線１０１−１〜１０
１−ｎの途中に設けられ、リフレッシュイネーブルコン
トローラ５よりの制御線１０６−１゜１０６−２．・・
・・・・１０６− ｎの状態に応じて、電気的に開閉を
行なう如くなっている。
１−ｎの途中に設けられ、リフレッシュイネーブルコン
トローラ５よりの制御線１０６−１゜１０６−２．・・
・・・・１０６− ｎの状態に応じて、電気的に開閉を
行なう如くなっている。
メモリタイミングコントローラ２はメモリ・アクセス・
リクエスト信号線１０７からの信号、又はリフレッシュ
・リクエスト信号線１０３からの信号により、信号線１
０１−１〜１０１−ｎを介してＤ・ＲＡＭバンク１−１
〜１−ｎへ制御のためのＲＡＳ信号、ＣＡＳ信号、ＷＥ
倍信号出力し、これとともにアドレスマルチプレクサ３
に対して、ＭＰＸ信号線１０５を介してＭＰＸ信号を出
力Ｊる。
リクエスト信号線１０７からの信号、又はリフレッシュ
・リクエスト信号線１０３からの信号により、信号線１
０１−１〜１０１−ｎを介してＤ・ＲＡＭバンク１−１
〜１−ｎへ制御のためのＲＡＳ信号、ＣＡＳ信号、ＷＥ
倍信号出力し、これとともにアドレスマルチプレクサ３
に対して、ＭＰＸ信号線１０５を介してＭＰＸ信号を出
力Ｊる。
アドレスマルチプレクサ３はこのＭＰＸ信号に基づいて
、第３図（ａＨｂ）に示づように、Ｄ−ＲＡＭＩ−１〜
ｌ−ｎに対して出力するアドレス信号の列アドレスおよ
び行アドレスの切替えを行ない、また、リフレッシュを
行なう際にはリフレッシュ・アドレスを出力する。
、第３図（ａＨｂ）に示づように、Ｄ−ＲＡＭＩ−１〜
ｌ−ｎに対して出力するアドレス信号の列アドレスおよ
び行アドレスの切替えを行ない、また、リフレッシュを
行なう際にはリフレッシュ・アドレスを出力する。
Ｄ−ＲＡＭバンク１−１〜１−ｎに出力される信号のう
ち、信号線１０１−１〜１０１−ｎを介して送られるＲ
ＡＳ、ＣＡＳ、ＷＥの各タイミング信号は、スイッチ６
−１〜６−ｎを経てＤ−ＲＡＭバンク１−１〜１−ｎへ
送出される。
ち、信号線１０１−１〜１０１−ｎを介して送られるＲ
ＡＳ、ＣＡＳ、ＷＥの各タイミング信号は、スイッチ６
−１〜６−ｎを経てＤ−ＲＡＭバンク１−１〜１−ｎへ
送出される。
リフレッシュイネーブルコントローラ１へは、信号線１
０８を介してＣＰＵ等から制御信号が与えられ、該制御
信号はデコーダ５１により解析され、レジスタ５２−１
〜５２−ｎのいずれかが選択され、リフレッシュ・イネ
−フル１ＩＩＪｔｌｌｌｌ１０６−１〜１０６−ｎの状
態を定める。この１ＩＩＩ御１ｉ１１０６−ｉ〜１０６
−ｎはスイッチ６−１〜５−ｎを制御し、その回路の開
閉を行なう。
０８を介してＣＰＵ等から制御信号が与えられ、該制御
信号はデコーダ５１により解析され、レジスタ５２−１
〜５２−ｎのいずれかが選択され、リフレッシュ・イネ
−フル１ＩＩＪｔｌｌｌｌ１０６−１〜１０６−ｎの状
態を定める。この１ＩＩＩ御１ｉ１１０６−ｉ〜１０６
−ｎはスイッチ６−１〜５−ｎを制御し、その回路の開
閉を行なう。
また、リフレッシュ・イネーブル制御０線１０６−１〜
１０６−ｎはそれぞれ比較器５４−１〜５４−ｎの入力
の一方に接続されており、比較器５４−１〜５４−ｎの
他方の入力にはアドレスバス１０９中のアドレス信号を
デコーダ５３によりデコードしたアドレスデコード信号
線１１０−１〜１１〇−ｎが接続されている。
１０６−ｎはそれぞれ比較器５４−１〜５４−ｎの入力
の一方に接続されており、比較器５４−１〜５４−ｎの
他方の入力にはアドレスバス１０９中のアドレス信号を
デコーダ５３によりデコードしたアドレスデコード信号
線１１０−１〜１１〇−ｎが接続されている。
このアドレスデコード信号＠１１０−１〜１１０−ｎは
、対応するＤ−ＲＡＭバンクが選択された時にアクティ
ブになり、接続されている比較器５４−１〜５４−ｎが
、リフレッシュイネーブル制御ｌｌ線１０６−１〜１０
θ−〇の状態を調べ、リフレッシュが行なわれていない
場合には、ディセーブル・バンク・アクセス信号線１１
１によりＣＰＵ等に知らせる。
、対応するＤ−ＲＡＭバンクが選択された時にアクティ
ブになり、接続されている比較器５４−１〜５４−ｎが
、リフレッシュイネーブル制御ｌｌ線１０６−１〜１０
θ−〇の状態を調べ、リフレッシュが行なわれていない
場合には、ディセーブル・バンク・アクセス信号線１１
１によりＣＰＵ等に知らせる。
次に、本発明の記憶装置をワードプロセッサに使用した
場合を例にとって、その動作を説明する。
場合を例にとって、その動作を説明する。
まず、オペレーティングシステム（以下、Ｏ８と称す。
）からワードプロセッサのソフトウェアに制御が渡され
るが、この時、Ｏ８はプログラムがロードされなかった
Ｄ−ＲＡＭバンクについて、リフレッシュを行なわない
よう、リフレッシュ・イネーブル・コントローラ５へ命
令を出力し、これによりレジスタ５２−１〜５２−ｎを
セットし、又はリセットする。この結果、プログラムが
在駐するＤ−ＲＡＭバンク以外はリフレッシュが行なわ
れなくなる。
るが、この時、Ｏ８はプログラムがロードされなかった
Ｄ−ＲＡＭバンクについて、リフレッシュを行なわない
よう、リフレッシュ・イネーブル・コントローラ５へ命
令を出力し、これによりレジスタ５２−１〜５２−ｎを
セットし、又はリセットする。この結果、プログラムが
在駐するＤ−ＲＡＭバンク以外はリフレッシュが行なわ
れなくなる。
ワードプロセッサを用いてテキストを入力していくと、
データはだんだん大きくなるが、リフレッシュが行なわ
れていないＤ−ＲＡＭバンクへテキストを格納しようと
アクセスすると、ディーブル・バンク・アクセス信号１
１１１１がアクティブとなり、このことをＣＰＬＪへ知
らせる。これによりＣＰＵはアクセスしようとしたＤ
−ＲＡＭバンクのリフレッシュを行なうよう、リフレッ
シュ・イネーブル・コント０−ラ５へ命令を送る。リフ
レッシュが開始され、使用可能な状態になると、先に格
納しようとしたデータを再び囚込む。
データはだんだん大きくなるが、リフレッシュが行なわ
れていないＤ−ＲＡＭバンクへテキストを格納しようと
アクセスすると、ディーブル・バンク・アクセス信号１
１１１１がアクティブとなり、このことをＣＰＬＪへ知
らせる。これによりＣＰＵはアクセスしようとしたＤ
−ＲＡＭバンクのリフレッシュを行なうよう、リフレッ
シュ・イネーブル・コント０−ラ５へ命令を送る。リフ
レッシュが開始され、使用可能な状態になると、先に格
納しようとしたデータを再び囚込む。
このようにして保持Ｊべきデータ吊が増え、より多くの
メモリが必要となれば、リフレッシュを行なうＤ−ＲＡ
Ｍバンクを増やし、不要になれば再びリフレッシュをや
めることができる。
メモリが必要となれば、リフレッシュを行なうＤ−ＲＡ
Ｍバンクを増やし、不要になれば再びリフレッシュをや
めることができる。
（発明の効果）
以上説明したように本発明によれば、使用しているメモ
リ領域を含む最小のＤ−ＲＡＭバンクのみをリフレッシ
ュすることができるため、リフレッシュに要する電力の
消費量を著しく低減り゛ることができ、バッテリ駆動を
行なう装置や、一般家庭で用いるｇｉ置のように、特に
消費電力が問題となる装置において有効であり、また、
使用するソフトウェア等の条件により、必要とするメモ
リ楡が大きく変化するパーソナルコンピュータやＤ・Ｒ
ＡＭを大量に使用したメモリ・ディスク装置等にも効果
的に用いることができる。
リ領域を含む最小のＤ−ＲＡＭバンクのみをリフレッシ
ュすることができるため、リフレッシュに要する電力の
消費量を著しく低減り゛ることができ、バッテリ駆動を
行なう装置や、一般家庭で用いるｇｉ置のように、特に
消費電力が問題となる装置において有効であり、また、
使用するソフトウェア等の条件により、必要とするメモ
リ楡が大きく変化するパーソナルコンピュータやＤ・Ｒ
ＡＭを大量に使用したメモリ・ディスク装置等にも効果
的に用いることができる。
第１図は本発明の記憶装置の一実施例を示すブロック図
、第２図は従来の記憶装置の一例を示すブロック図、第
３図（ａ）（ｂ）はメモリアクセス時およびリフレッシ
ュ時における各部の信号波形図で、第３図（ａ）はリフ
レッシュを行なうＤ−ＲＡＭバンクにおける波形図、第
３図（ｂ）はリフレッシュを行なわないＤ−ＲＡＭバン
クにおける波形図である。 １・・・メモリ、１−１〜１− ｎ・Ｄ−ＲＡＭバンク
、２・・・メモリタイミングコントローラ、３・・・ア
ドレスマルチプレクサ、４・・・リフレッシュコントロ
ーラ、５・・・リフレッシュイネーブルコントローラ、
５２−１〜５２−ｎ・・・レジスタ、６−１〜５−ｎ・
・・スイッチ。
、第２図は従来の記憶装置の一例を示すブロック図、第
３図（ａ）（ｂ）はメモリアクセス時およびリフレッシ
ュ時における各部の信号波形図で、第３図（ａ）はリフ
レッシュを行なうＤ−ＲＡＭバンクにおける波形図、第
３図（ｂ）はリフレッシュを行なわないＤ−ＲＡＭバン
クにおける波形図である。 １・・・メモリ、１−１〜１− ｎ・Ｄ−ＲＡＭバンク
、２・・・メモリタイミングコントローラ、３・・・ア
ドレスマルチプレクサ、４・・・リフレッシュコントロ
ーラ、５・・・リフレッシュイネーブルコントローラ、
５２−１〜５２−ｎ・・・レジスタ、６−１〜５−ｎ・
・・スイッチ。
Claims (1)
- 【特許請求の範囲】 ダイナミック・ランダムアクセスメモリ（Ｄ・ＲＡＭ）
により、複数のバンク（Ｄ・ＲＡＭバンク）を構成した
メモリを有する記憶装置において、 各Ｄ・ＲＡＭバンクの記憶内容をリフレッシュすべきか
否かを示す情報を記憶する手段と、前記情報に応じて、
各Ｄ・ＲＡＭバンクにリフレッシュ用のタイミング信号
を送出するか否かを選択するスイッチ手段とを設けた ことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178743A JPS6337893A (ja) | 1986-07-31 | 1986-07-31 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61178743A JPS6337893A (ja) | 1986-07-31 | 1986-07-31 | 記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6337893A true JPS6337893A (ja) | 1988-02-18 |
Family
ID=16053805
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61178743A Pending JPS6337893A (ja) | 1986-07-31 | 1986-07-31 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6337893A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165997U (ja) * | 1988-05-12 | 1989-11-21 | ||
| JPH0363994A (ja) * | 1989-07-31 | 1991-03-19 | Nec Home Electron Ltd | メモリ制御回路 |
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
-
1986
- 1986-07-31 JP JP61178743A patent/JPS6337893A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165997U (ja) * | 1988-05-12 | 1989-11-21 | ||
| JPH0363994A (ja) * | 1989-07-31 | 1991-03-19 | Nec Home Electron Ltd | メモリ制御回路 |
| US6343043B2 (en) | 2000-03-13 | 2002-01-29 | Oki Electric Industry Co., Ltd. | Dynamic random access memory |
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