TW201435870A - 具完全獨立局部陣列再新功能之動態隨機存取記憶體 - Google Patents

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Abstract

一動態隨機存取記憶體裝置包含複數記憶體子塊(subblock)。每一子塊具有複數字線(wordline)，複數資料儲存單元係連接至該複數字線。獨立地造成局部陣列自行再新(PASR)組態設定。按照該等PASR設定，該等記憶體子塊被編址供再新。藉由一記憶體控制器造成該等PASR設定。可選擇任何種類的子塊位址之組合。如此，該等記憶體子塊係完全獨立地再新。用於資料保存的使用者可選擇之記憶體陣列提供有效之記憶體控制程式設計，特別是用於低電力之行動應用。

Description

具完全獨立局部陣列再新功能之動態隨機存取記憶體
本發明大致上有關半導體積體電路，且更特別有關具局部陣列再新功能之動態隨機存取記憶體。
於動態隨機存取記憶體(DRAM)積體電路裝置中，DRAM單元陣列典型係呈行及列配置，使得一特別之DRAM單元係藉由指定其在該陣列內之行及列所編址。一字線將一行單元連接至一組位元線感測放大器，其偵測該等單元中之資料。於一讀取操作中，接著選擇、或“列選擇”該位元線感測放大器中之資料的一子集合供輸出。就該儲存資料的基本觀念，DRAM單元係“動態的”，典型呈已充電及已放電儲存電容器之形式，並將在一相當短的時期之後散失。如此，為了保存該資訊，該DRAM單元之內容必需被再新。該儲存電容器之已充電或已放電狀態必需以一重複方式再次施加至一個別之記憶體單元。再新操作間之最大可容許時間數量係藉由組成該DRAM單元 陣列的儲存電容器之電荷儲存能力所決定。DRAM製造廠典型指定一再新時間，而在此再新時間內保證資料保存於該DRAM單元中。
一再新操作係類似於一讀取操作，但沒有資料被輸出。藉由該等位元線感測放大器感測該等單元中之資料，係隨後有一導致該資料被重寫至該等單元之恢復操作。該資料係如此“再新”。該再新操作係藉由根據一行位址賦能一字線，及賦能一位元線感測放大器所執行。此外，該再新操作可藉由操作該位元線感測放大器所進行，而不會接收一外部再新位址。於此案例中，隨著接收一外部再新命令之後，一整合在DRAM裝置晶片中之再新位址計數器產生一行位址。其已熟知該等DRAM單元係藉由自行再新功能所再新，以保存所儲存之資料。當於一“待命”模式中時，該自行再新功能係在該DRAM內自動地施行再新操作之一，以保存寫入在其記憶體單元中之資料。
於用以行動應用之低電力DRAM裝置中，於一待命或休眠模式期間的電力消耗係重要的。於該待命或休眠模式期間的電力消耗之主要部份係用於再新操作，以保存資料。因此，用於在該待命或休眠模式期間的減少電力之關鍵係減少該再新頻率。於低電力DRAM裝置中，該等可用的電力減少特色之一係局部再新操作，其於該待命或休眠模式期間將再新及自行再新操作限制於該總記憶體陣列的一部份。此特色能夠使該裝置藉由僅只再新該記憶體陣列之由一主機系統所需的部份減少再新電流。該技術係一 “局部陣列再新”，並支援具有固定式陣列位置的1/4陣列、1/2陣列或3/4陣列之陣列選擇。譬如，具有一低電力延伸模式暫存器的局部陣列自行再新省電功能係已知的(譬如，看Micron®256Mb：x32、行動SDRAM，資料片)。
於習知局部陣列自行再新方案中，一固定式及預定之局部陣列選擇被施行作為每模式暫存器設定。如此，其不會為省電施行陣列選擇之彈性組合。於被劃分為“記憶體組(bank)”、“子塊”或“子陣列”的DRAM裝置中，該記憶體組、子塊或子陣列位址係關鍵性能因素，以對局部陣列記憶體達成更快的存取。其係一簡單之解決方法，而沒有DRAM性能降級，以於低電力DRAM裝置中限制局部陣列自行再新特色。因此，該固定式及預定方案係省電及該DRAM性能間之一好的妥協。
一簡化之傳統DRAM裝置係顯示在圖1中。參考圖1，其顯示一範例DRAM裝置，一記憶體控制器(未示出)對該DRAM裝置提供用於DRAM操作之命令及位址。該DRAM裝置具有由四記憶體組112-0、112-1、112-2及112-3所組成之全記憶塊。一與時脈同步化之外部命令控制器121包含一命令解碼器，其解譯該命令及產生一再新請求信號123，而指示該等記憶塊是否待再新。該等命令包含EMRS(Extended Mode Register Set，延伸模式寄存器設置)命令。當該EMRS命令被給至該外部命令控制器121時，一EMRS信號125係藉由其命令解碼器所提 供。
一延伸模式暫存器131在其中按照模式暫存器集命令BA[0：1]寫入選擇位址“A[0：2]”上所傳送之資訊。該等選擇位址A[0：2]”給與用於該局部陣列自行再新(PASR)組態之指示。一旦該PASR組態資訊被寫入該延伸模式暫存器131，其提供一PASR信號133，其位元指示是否“全陣列”應以該自行再新模式再新或局部陣列應被再新。回應於該再新請求信號123及該PASR信號133，一內部記憶體組位址計數器135產生一包含待饋送至一多工器141的內部記憶體組位址之內部記憶體組位址信號137。
該模式暫存器集命令BA[0：1]係亦藉由一外部記憶體組位址閂143鎖存。按照該等鎖存位址，該外部記憶體組位址閂143提供一包含外部記憶體組位址的外部記憶體組位址信號145至該多工器141。該多工器141回應於該再新請求信號123選擇該內部記憶體組位址或該外部記憶體組位址。
回應於該再新請求信號123之“1”或“0”，該多工器141選擇該內部記憶體組位址信號137之內部記憶體組位址或該外部記憶體組位址信號145之外部記憶體組位址。該等選擇之位址被饋送至一記憶體組位址解碼器151，其依序提供一包括四記憶體組112-0、112-1、112-2及112-3之已解碼的位址信號153至該全記憶塊。該已解碼之位址信號153包含四記憶體組選擇信號154-0、154- 1、154-2及154-3。因此，該記憶體組位址解碼器151能夠讓四記憶體組選擇信號154-0、154-1、154-2及154-3之一正常操作。
按照該等模式暫存器集命令BA[0：1]及該等選擇位址“A[0：2]”，該等記憶體組係如以下表1所示規定：
於圖1所示該DRAM裝置中，該PASR僅只支援具有固定式陣列位置的1/4陣列(亦即，一記憶體組)、1/2陣列(亦即，二記憶體組)或3/4陣列(亦即，三記憶體組)之陣列選擇。該DRAM裝置具有於該自行再新模式中節省耗電量之能力，然而其缺乏可控性之選擇，其記憶體組將被保存在該自行再新模式中。此一具有該EMRS功能之低電力DRAM設計允許選擇全記憶體陣列、半記憶體陣列、或1/4記憶體陣列。當1/4記憶體陣列被選擇用於自行再新模式時，譬如，該DRAM裝置能夠為1/4計憶體之選擇使最少之重要記憶體組正常操作。如此，其未能選擇其他用於特定之資料保存的記憶體組。其亦未能為該自行再新模式選擇記憶體組之另一組合，譬如記憶體組[0]及記憶體組[3]。
本發明的一目的係提供一具有獨立局部陣列再新功能的改良之動態隨機存取記憶體(DRAM)裝置。
按照一態樣，在此提供一動態隨機存取記憶體(DRAM)裝置，其包含記憶體，其具有M個記憶體子塊，M係大於一之整數。每一子塊具有複數字線。每一字線係連接至複數資料儲存單元。該等單元係藉由再新操作再新。該DRAM裝置亦包含再新電路，用以於一再新模式中按照獨立地設定之M個子塊再新資料控制該等記憶體子塊之再新。
有利地是，該再新電路包含組態電路，用以回應於輸入資料組構該等M個子塊再新資料。該等M個子塊再新資料係藉由該輸入資料獨立地設定。譬如，該組態電路包含鎖存電路，用於保持該輸入資料。該等M個子塊再新資料係按照該等被保持之輸入資料所產生。該鎖存電路可包含M個鎖存電路，用於鎖存該等M個子塊再新資料。該等M個鎖存電路之每一個獨立地鎖存該等M個子塊再新資料之個別一資料。
按照另一態樣，在此提供一用於再新動態隨機存取記憶體裝置之方法，該DRAM裝置包含M個記憶體子塊，M係大於一之整數，每一子塊具有複數字線，每一字線係連接至複數資料儲存單元，該等單元係於一再新模式中再新。該方法包含於一再新模式中按照獨立地設定之M個 子塊再新資料控制該等記憶體子塊之再新。
譬如，該控制之步驟包含回應於輸入資料組構該等M個子塊再新資料，該等M個子塊再新資料係藉由該輸入資料獨立地設定。該組構之步驟包含保持該輸入資料之步驟，該等M個子塊再新資料係按照該等被保持之輸入資料所產生。
有利地是，該方法另包含提供用於選擇該子塊的位址信號之步驟。
按照進一步態樣，在此提供一供用於動態隨機存取記憶體裝置之再新控制器，其於再新模式及非自行再新模式中選擇性地操作，該DRAM裝置包含M個記憶體子塊，M係大於一之整數。每一子塊具有複數字線。每一字線係連接至複數資料儲存單元。該等單元係於再新模式中再新。該再新控制器包含再新電路，用以於再新模式中按照獨立地設定之M個子塊再新資料控制該等記憶體子塊之再新。
有利地是，該再新控制器另包含組態電路，用以回應於輸入資料組構該等M個子塊再新資料，該等M個子塊再新資料係藉由該輸入資料獨立地設定。
譬如，該組態電路包含鎖存電路，用於保持該輸入資料，該等M個子塊再新資料係按照該等被保持之輸入資料所產生。
按照本發明之具體實施例，在此提供用以再新記憶體單元之DRAM裝置及方法，並基於最小依從陣列尺寸完 全獨立局部陣列再新及自行再新。可藉由輸入資料選擇選擇及再新任何種類之陣列組合。於該等具體實施例中，對於再新及自行再新達成陣列選擇之無限可控性。可組構之局部陣列登記係藉由資料輸入所施行。本發明之具體實施例達成諸優點：記憶塊陣列之選擇的彈性；用於再新及自行再新的陣列之無限組合；用於資料保存的使用者可選擇之陣列提供有效之記憶體程式設計，特別是用於低電力行動應用。
對於那些普通熟諳此技藝者，於審查本發明之特定具體實施例的以下敘述並會同所附圖面時，本發明之其他態樣及特色將變得明顯。
112-0‧‧‧記憶體組
112-1‧‧‧記憶體組
112-2‧‧‧記憶體組
112-3‧‧‧記憶體組
121‧‧‧外部命令控制器
123‧‧‧再新請求信號
125‧‧‧延伸模式寄存器設置信號
131‧‧‧延伸模式暫存器
133‧‧‧局部陣列自行再新信號
135‧‧‧內部記憶體組位址計數器
137‧‧‧內部記憶體組位址信號
141‧‧‧多工器
143‧‧‧外部記憶體組位址閂
145‧‧‧外部記憶體組位址信號
151‧‧‧記憶體組位址解碼器
153‧‧‧已解碼之位址信號
154-0‧‧‧記憶體組選擇信號
154-1‧‧‧記憶體組選擇信號
154-2‧‧‧記憶體組選擇信號
154-3‧‧‧記憶體組選擇信號
201‧‧‧資料輸入信號
203‧‧‧局部陣列再新組態暫存器
204-1‧‧‧鎖存器
204-2‧‧‧鎖存器
204-(M-1)‧‧‧鎖存器
204-M‧‧‧鎖存器
207‧‧‧局部陣列再新設定信號
208‧‧‧再新信號
209‧‧‧子塊位址控制器
210‧‧‧第一位址產生器
211‧‧‧第一位址信號
213‧‧‧第二位址信號
216‧‧‧第二位址產生器
217‧‧‧子塊位址信號
219‧‧‧記憶體
220-1‧‧‧子塊
220-2‧‧‧子塊
220-(M-1)‧‧‧子塊
220-M‧‧‧子塊
221‧‧‧外部命令控制器
222‧‧‧命令解碼器
223‧‧‧時脈信號
225‧‧‧命令信號
227‧‧‧時脈信號
229‧‧‧再新請求信號
231‧‧‧組態暫存器
233‧‧‧內部位址計數器
237‧‧‧內部位址解碼器
239‧‧‧外部位址解碼器
241‧‧‧子塊選擇器
245-1‧‧‧正反器
245-2‧‧‧正反器
245-15‧‧‧正反器
245-16‧‧‧正反器
247‧‧‧資料輸入信號
251‧‧‧局部陣列自行再新信號
255‧‧‧內部位址信號
256‧‧‧內部位址信號
261‧‧‧外部位址信號
263‧‧‧外部位址閂
265‧‧‧時脈信號
267‧‧‧外部位址信號
268‧‧‧外部位址信號
271‧‧‧子塊位址信號
280‧‧‧記憶體
338-1‧‧‧資料輸入信號
338-2‧‧‧資料輸入信號
338-15‧‧‧資料輸入信號
338-16‧‧‧資料輸入信號
342-1‧‧‧局部陣列自行再新位元信號
342-2‧‧‧局部陣列自行再新位元信號
342-15‧‧‧局部陣列自行再新位元信號
342-16‧‧‧局部陣列自行再新位元信號
345-0‧‧‧內部位址位元信號
345-1‧‧‧內部位址位元信號
345-2‧‧‧內部位址位元信號
345-3‧‧‧內部位址位元信號
347-1‧‧‧內部位址位元信號
347-2‧‧‧內部位址位元信號
347-15‧‧‧內部位址位元信號
347-16‧‧‧內部位址位元信號
357-0‧‧‧外部位址位元信號
357-1‧‧‧外部位址位元信號
357-2‧‧‧外部位址位元信號
357-3‧‧‧外部位址位元信號
359-1‧‧‧外部位址位元信號
359-2‧‧‧外部位址位元信號
359-15‧‧‧外部位址位元信號
359-16‧‧‧外部位址位元信號
364-1‧‧‧及閘
364-2‧‧‧及閘
364-15‧‧‧及閘
364-16‧‧‧及閘
371-1‧‧‧及閘
371-2‧‧‧及閘
371-15‧‧‧及閘
371-16‧‧‧及閘
373-1‧‧‧內部輸出位元信號
373-2‧‧‧內部輸出位元信號
373-15‧‧‧內部輸出位元信號
373-16‧‧‧內部輸出位元信號
375-1‧‧‧及閘
375-2‧‧‧及閘
375-15‧‧‧及閘
375-16‧‧‧及閘
418‧‧‧反向器
419‧‧‧倒置信號
421-1‧‧‧擇邏輯電路
421-2‧‧‧擇邏輯電路
421-15‧‧‧擇邏輯電路
421-16‧‧‧擇邏輯電路
431-1‧‧‧反及閘
431-2‧‧‧反及閘
431-15‧‧‧反及閘
431-16‧‧‧反及閘
433-1‧‧‧反及閘
433-3‧‧‧反及閘
433-15‧‧‧反及閘
433-16‧‧‧反及閘
435-1‧‧‧反或閘
435-2‧‧‧反或閘
435-15‧‧‧反或閘
435-16‧‧‧反或閘
439-1‧‧‧子塊位元信號
439-2‧‧‧子塊位元信號
439-15‧‧‧子塊位元信號
439-16‧‧‧子塊位元信號
441-1‧‧‧子塊
441-2‧‧‧子塊
441-15‧‧‧子塊
441-16‧‧‧子塊
611‧‧‧外部命令控制器
612‧‧‧命令解碼器
613‧‧‧時脈信號
615‧‧‧命令信號
617‧‧‧時脈信號
619‧‧‧再新請求信號
621‧‧‧組態暫存器
623‧‧‧內部位址計數器
629‧‧‧位址選擇器
631‧‧‧位址解碼器
637‧‧‧資料輸入信號
638-1‧‧‧資料輸入信號
638-2‧‧‧資料輸入信號
638-15‧‧‧資料輸入信號
638-16‧‧‧資料輸入信號
641‧‧‧局部陣列自行再新信號
645‧‧‧內部位址信號
646‧‧‧位址信號
651‧‧‧外部位址信號
653‧‧‧外部位址閂
655‧‧‧時脈信號
657‧‧‧外部位址信號
670‧‧‧子塊選擇器
671‧‧‧位址信號
673‧‧‧子塊位址信號
680‧‧‧記憶體
721-0‧‧‧多工器
721-1‧‧‧多工器
721-2‧‧‧多工器
721-3‧‧‧多工器
722-0‧‧‧位址位元信號
722-1‧‧‧位址位元信號
722-2‧‧‧位址位元信號
722-3‧‧‧位址位元信號
741-1‧‧‧子塊
741-2‧‧‧子塊
741-15‧‧‧子塊
741-16‧‧‧子塊
742-1‧‧‧局部陣列自行再新位元信號
742-2‧‧‧局部陣列自行再新位元信號
742-15‧‧‧局部陣列自行再新位元信號
742-16‧‧‧局部陣列自行再新位元信號
745-0‧‧‧內部位址位元信號
745-1‧‧‧內部位址位元信號
745-2‧‧‧內部位址位元信號
745-3‧‧‧內部位址位元信號
745-1‧‧‧正反器
745-2‧‧‧正反器
745-15‧‧‧正反器
745-16‧‧‧正反器
747-1‧‧‧子塊位元信號
747-2‧‧‧子塊位元信號
747-15‧‧‧子塊位元信號
747-16‧‧‧子塊位元信號
755-0‧‧‧內部位址位元信號
755-1‧‧‧內部位址位元信號
755-2‧‧‧內部位址位元信號
755-3‧‧‧內部位址位元信號
757-0‧‧‧外部位址位元信號
757-1‧‧‧外部位址位元信號
757-2‧‧‧外部位址位元信號
757-3‧‧‧外部位址位元信號
759-1‧‧‧位址位元信號
759-2‧‧‧位址位元信號
759-15‧‧‧位址位元信號
759-16‧‧‧位址位元信號
764-1‧‧‧及閘
764-2‧‧‧及閘
764-15‧‧‧及閘
764-16‧‧‧及閘
775-1‧‧‧及閘
775-2‧‧‧及閘
775-15‧‧‧及閘
775-16‧‧‧及閘
現在將參考附圖敘述本發明之具體實施例，其僅只當作範例，其中：圖1係一概要圖，其說明一在具局部陣列自行再新功能的動態隨機存取記憶體(DRAM)中所發現之傳統位址控制器；圖2係一概要圖，其說明根據本發明的一具體實施例之DRAM裝置；圖3係一概要圖，其說明根據本發明的具體實施例之DRAM裝置；圖4係一概要圖，其說明圖3所示之局部陣列自行再新(PASR)組態暫存器的一詳細電路； 圖5係一概要圖，其說明圖3所示之外部位址解碼器的一詳細電路；圖6係一概要圖，其說明圖3所示之內部位址解碼器的一詳細電路；圖7係一概要圖，其說明圖3所示之子塊選擇器及記憶體的一詳細電路；圖8係一概要圖，其說明圖3所示記憶體之子塊的定址之範例；圖9係一流程圖，其說明圖3所示DRAM裝置之操作；圖10係一流程圖，其說明圖3所示DRAM裝置之自行再新操作；圖11係一流程圖，其說明圖3所示DRAM裝置之正常操作；圖12係一概要圖，其說明根據本發明之另一具體實施例的DRAM裝置；圖13係一概要圖，其說明圖12所示PASR組態暫存器的一詳細電路；圖14係一概要圖，其說明圖12所示選擇器及位址解碼器的一詳細電路；圖15係一概要圖，其說明圖12所示子塊選擇器及記憶體的一詳細電路；及圖16係一流程圖，其說明圖12所示DRAM裝置之操作。
在發明之樣本具體實施例的以下詳細敘述中，參考形成其一部份之附圖，且其中係經由說明特定之樣本具體實施例所顯示，本發明可在此具體實施例中實現。這些具體實施例係充分詳細地敘述，以能夠使那些熟諳此技藝者實現本發明，且應了解可利用其他具體實施例，並可作邏輯、機械、電氣、及其他變化，而不會由本發明之範圍脫離。以下之詳細敘述係因此不被視為在一有限制之意義中，且本發明之範圍係藉由所附申請專利範圍所界定。
大致上，本發明提供在一陣列內之記憶體單元的再新，該陣列包含於一動態隨機存取記憶體(DRAM)裝置中。現在將敘述應用至DRAM裝置之本發明，該DRAM裝置具有再新DRAM單元之功能。根據本發明之具體實施例將敘述施行該自行再新功能、亦即一局部陣列自行再新(PASR)之DRAM裝置。本發明之一些具體實施例將亦適用於該正常之再新功能，亦即，一局部陣列再新(PAR)。圖2顯示根據本發明的一具體實施例之DRAM裝置。參考圖2，包含子塊選擇輸入資料DIN[1：M]之資料輸入信號201係提供至一局部陣列再新(PAR)組態暫存器203。該PAR組態暫存器203包含M個鎖存器204-1~204-M。該子塊選擇輸入資料DIN包含對應於記憶體子塊之數目的M個資料。M係大於一之整數。該PAR組態暫存器203提供一PAR設定信號207至一子塊位址控制 器209。一再新信號“再新(REFRESH)”208係提供至該子塊位址控制器209。回應於該再新信號208，第一位址產生器210產生由N個位元所代表之第一位址(例如一內部位址)信號211，並提供至該子塊位址控制器209。於一些具體實施例中，N個位元(例如四位元)之每一置換係與該M個子塊(例如16子塊)之一有關。第二位址產生器216亦產生由N個位元所代表之第二位址(例如一外部位址)信號213，並提供至該子塊位址控制器209。該子塊位址控制器209提供一子塊位址信號217至一被分成M個子塊220-1~220-M之記憶體219。當該再新信號208指示該再新模式時，提供該內部位址信號211。
該子塊選擇輸入資料DIN中之M個資料的每一個係鎖存或保存在該M個鎖存器204-1~204-M的個別一個中。該等鎖存器204-1~204-M產生該PAR設定信號207之M個PAR組態資料。回應於該再新信號208，按照該第二位址信號213或該PAR設定信號207及該第一位址信號211，該子塊位址控制器209產生待包含在該子塊位址信號217中之子塊位址SubAd[1；M]。更特別是，如果該再新信號208係於該“再新”狀態中，則使用該第一位址信號211，及在其他情況下使用該第二位址信號213。所產生之子塊位址由該等子塊220-1~220-M標示或選擇待再新之記憶體子塊。當該再新信號208代表該自行再新請求時，該記憶體219的已標示之子塊220-1~220-M係自行再新。當該子塊位址信號217代表該正常再新請求 時，該記憶體219之已標示子塊220-1~220-M係於該正常操作期間再新。該資料輸入信號201之子塊選擇輸入資料DIN係在該PAR組態暫存器203之鎖存器204-1~204-M中獨立地設定。該PAR設定信號207之資料係由其他獨立地設定。該記憶體219之子塊220-1~220-M被獨立地標示或選擇。如此，一達成完全獨立之局部陣列再新功能。
將敘述DRAM裝置之更詳細的具體實施例。於根據本發明之以下具體實施例中，信號之邏輯“高”及“低”狀態係藉由二不同電壓V1及V2(<V1)所表示。譬如，該等電壓V1及V2根據本發明係“高”及“低”供給電壓VDD及VSS。
圖3顯示根據本發明的一具體實施例之DRAM裝置。該DRAM裝置包含一具有16記憶體子塊之記憶體。於該具體實施例中，譬如，呈子塊選擇輸入SubAd[1：16]之形式的位址資料係由16位元之插針(未示出)所提供，該等插針對應於一DRAM的全記憶塊之16不同記憶體子塊。每一資料輸入插針係與該記憶體的一個別子塊有關。
參考圖3，包含一命令解碼器222而與時脈信號223之時脈同步的外部命令控制器221接收一包含命令“/RAS”、“/CAS”、“/WE”、“/CS”之命令信號225。該命令解碼器222解譯該等命令，且提供一組態控制時脈信號227至一局部陣列自行再新(PASR)組態暫 存器231，用以在此寫入該PASR組態資訊。該外部命令控制器221亦提供一再新請求信號229至一內部位址計數器233及一子塊選擇器241。該PASR組態暫存器231接收一包含子塊選擇輸入資料DIN[1：16]之資料輸入信號247。該PASR組態暫存器231包含用以鎖存該子塊選擇輸入資料DIN[1：16]之16個正反器，及提供一包含該PASR組態暫存器集命令之PASR信號251。包含該PASR組態暫存器集命令之每一信號係一主動之“高”信號。
於一些具體實施例中，該再新請求信號229係一自行再新模式信號。於進入該自行再新及離開該自行再新時，該自行再新模式信號係藉由該外部命令控制器221所提供。於該自行再新模式操作中，一內部產生位址(用於諸行或諸字)係藉由該內部位址計數器233輸出。
回應於該再新請求信號229，該內部位址計數器233產生四位元內部位址信號“IA[0：3]”255。該內部位址信號255係提供至一內部位址解碼器237。該內部位址信號255之每一位元信號係一具有個別之預定重複週期及預定脈衝寬度的重複脈衝信號。該內部位址解碼器237提供一包含16個已解碼內部位址InAd[1：16]之已解碼內部位址信號256至該子塊選擇器241。四位元外部位址信號“ADDR[0：3]”261係提供至一鎖存該等位址ADDR[0：3]之外部位址閂263，並與一時脈信號“CLK”265同步化。該外部位址閂263提供四位元外部位址信號“EA[0：3]”267至一外部位址解碼器239，其提供一包含 16個已解碼外部位址“ExAd[1：16]”之已解碼外部位址信號268至該子塊選擇器241。
回應於該再新請求信號229，該子塊選擇器241選擇該已解碼之外部位址信號268或該已解碼之內部位址信號256，且提供一子塊位址信號271至一記憶體280。該記憶體280包含16個子塊。該記憶體280具有複數字線、位元線及資料單元(未示出)。
圖4顯示圖3所示PASR組態暫存器231的一詳細電路。參考圖4，該PASR組態暫存器231包含16個D型正反器(D-FFs)245-1~245-16，其D輸入接收包含於該資料輸入信號247中之個別資料輸入信號338-1~338-16。該組態控制時脈信號227一般係饋送至該D-FFs 245-1~245-16之時脈輸入CK。該16個D-FFs 245-1~245-16提供16個包含於該PASR信號251中之PASR位元信號342-1~342-16。
以下之表2顯示該子塊選擇輸入資料DIN[1]~DIN[16]及該局部陣列自行再新(PASR)設定間之關係。
圖5顯示圖3所示之內部位址解碼器237的一詳細電路。參考圖5，該內部位址信號255包含由四個內部位址位元信號345-0、345-1、345-2及345-3所代表之四個內部位址IA[0]、IA[1]、IA[2]及IA[3]，該四個內部位址位元信號饋送至16個及閘(AND gate)371-1~371-16，每一個具有四個輸入I0、I1、I2及I3。該等及閘371-1~371-16提供饋送至16個及閘375-1~375-16之16個內部輸出位元信號373-1~373-16。該PASR信號251亦包含16個PASR位元信號342-1~342-16，其饋送至該16個及 閘375-1~375-16。該16個及閘375-1~375-16提供包含於該已解碼之內部位址信號256的16個已解碼內部位址位元信號347-1~347-16。
以下之表3顯示該內部位址位元IA[0：3]及該內部位址輸出IAO[1：16]間之關係為邏輯“高”。於以下之表中，“0”及“1”分別代表邏輯“低”及“1”。
為了執行如上方表3所示之邏輯操作，該等及閘371-1~371-16具有預定之倒置輸入。譬如，該及閘371-1具有四個倒置輸入I0、I1、I2及I3。該及閘371-2具有三個 倒置輸入I1、I2及13。相同地，該及閘371-15具有一個倒置輸入10。該及閘371-16沒有倒置輸入。
以下之表4顯示將為邏輯“高”之PASR、將為邏輯“高”之IAO、及將在該記憶體280中標示或選擇的子塊間之關係。
圖6顯示圖3所示該外部位址解碼器239的一詳細電路。參考圖6，該外部位址信號267包含由四個外部位址位元信號357-0、357-1、357-2及357-3所代表之四個外部位址EA[0]、EA[1]、EA[2]及EA[3]，該等外部位址位 元信號被饋送至16個及閘364-1~364-16。該及閘364-1~364-16提供包含於該已解碼之外部位址信號268的16個已解碼外部位址位元信號359-1~359-16。以下之表5顯示該內部位址IA位元及將在該記憶體280中標示或選擇的子塊間之關係。於以下之表中，“0”及“1”分別代表邏輯“低”及“1”。
為了執行如上方表5所示邏輯操作，該等及閘364-16、364-15，----及364-1具有預定之倒置輸入，其與圖5所示該等及閘371-16、371-15，----及371-1之倒置輸入 完全相同。
圖7顯示圖3所示子塊選擇器241及該記憶體280之詳細電路。參考圖7，包含於該已解碼的外部位址信號268中之已解碼的外部位址位元信號359-1~359-16、及包含於該已解碼的內部位址信號256中之已解碼的內部位址位元信號347-1~347-16，係饋送至包含於該子塊選擇器241中之16個選擇邏輯電路421-6~421-16。該16個選擇邏輯電路421-6~421-16係相同之電路結構，且它們之每一個具有二個反及閘(NAND gate)及一個反或閘(NOR gate)。
該再新請求信號229及其藉由一反向器418之倒置信號419係饋送至該16個選擇邏輯電路421-1~421-16。於該選擇邏輯電路421-16中，一反及閘431-16接收該已解碼之內部位址位元信號347-16及該再新請求信號229，且一反及閘433-16接收該已解碼之外部位址位元信號359-16及該倒置信號419。來自該等反及閘431-16及433-16之二邏輯輸出信號係饋送至一反或閘435-16，其依序提供一子塊位元信號439-16。相同地，該選擇邏輯電路421-15包含一反及閘431-15，其接收該已解碼的內部位址位元信號347-15及該再新請求信號229，且一反及閘433-15接收該已解碼之外部位址位元信號359-15及該倒置信號419。來自該等反及閘431-15及433-15之二邏輯輸出信號係饋送至一反或閘435-15，其依序提供一子塊位元信號439-15。於該選擇邏輯電路421-1中，一反及閘431-1 接收該已解碼的內部位址位元信號347-1及該再新請求信號229。一反及閘433-1接收該已解碼之外部位址位元信號359-1及該倒置信號419。來自該等反及閘431-1及433-1之二邏輯輸出信號係饋送至一反或閘435-1，其依序提供一子塊位元信號439-1。該16個子塊位元信號439-1~439-16係包含在該子塊位址信號271中。
該記憶體280包含16個子塊441-1~441-16，其分別接收該等子塊位元信號439-1~439-16。該記憶體280具有複數字線、位元線及資料單元(未示出)。該子塊441-1具有字線WL-1~WL-N。該子塊441-2具有字線WL-(N+1)~WL-2N。該子塊441-15具有字線WL-(14N+1)~WL-15N。該子塊441-16具有字線WL-(15N+1)~WL-16N。
圖8顯示圖3所示DRAM裝置中之定址的範例。參考圖8，該PASR信號251包含該PASR[1]~PASR[16]，以處理該記憶體280之16個子塊441-1~441-16。
參考圖3-8，該PASR組態暫存器231產生16個不同之信號位元，其在此被稱為該PASR信號“PASR[1：16]”251。該16位元信號經過該選擇邏輯電路421-1~421-16使包含該等子塊441-1~441-16之16個記憶體子塊的任何一個賦能或失能。譬如，如果PASR[1]係邏輯地設定為“高”，該記憶體280之子塊[1]441-1將被再新。如果PASR[1]係邏輯地設定為“低”，該子塊[1]441-1將不被再新，以致資料可在其中失去。
圖9顯示圖3所示DRAM裝置之操作。參考圖3-9，在該操作模式中，該記憶體控制器(未示出)提供該子塊選擇輸入資料DIN[1：16]，當作至該DRAM裝置(亦即，該PASR組態暫存器231)之資料輸入信號247。提供該子塊選擇輸入資料DIN[1：16]，且該PASR組態暫存器集命令係鎖存於該D-FFs 245-1~245-16中(步驟511)。該外部命令控制器221之命令解碼器222使該命令信號225之命令解碼(步驟512)。於偵測一自行再新進入命令之案例中(在步驟513之是(YES))，執行該自行再新操作(步驟514)。直至藉由該外部命令控制器221偵測一自行再新出口命令(在步驟515之是)，執行該自行再新操作(步驟514)。於未偵測一自行再新進入命令(在步驟513之否(NO))、或偵測一自行再新離開(在步驟515之是)之案例中，其係決定該DRAM裝置是否係於一深度低功耗模式(步驟516)。如果藉由該命令解碼器222沒有偵測深度低功耗命令(在步驟516之否)，執行該正常操作(步驟517)。此後，重複上面在步驟512~516之操作。然而，如果該DRAM裝置係於一深度低功耗模式(在步驟516之是)，亦即，藉由該命令解碼器222偵測一深度低功耗命令，將停止該DRAM裝置之操作。
圖10顯示在圖9所示步驟514的DRAM裝置之自行再新操作。參考圖2~10，該子塊選擇輸入資料DIN[1：16]業已被鎖存於該PASR組態暫存器231之16個 D-FFs 245-1~245-16中(步驟511)，且該PASR組態暫存器231產生該PASR信號251(步驟521)。該內部位址計數器233產生該內部位址信號“IA[0：3]”255，且該內部位址解碼器237產生該已解碼之內部位址信號“InAd[1：16]”256(步驟522)。回應於該再新請求信號229，包含該子塊位址SubAd[1：16]之子塊位址信號271係產生，且該子塊選擇器241選擇該記憶體280的子塊441-1~441-16(步驟523)。在由該等子塊441-1~441-16所選擇之子塊中，以該自行再新操作，執行習知位址控制操作，以選擇該字線WLs，而連接該字線之DRAM單元被再新(步驟524)。
圖11顯示在圖9所示步驟517的DRAM裝置之正常操作。參考圖2-11，該外部位址閂263鎖存該外部位址信號261之ADDR[0：3](步驟531)，及提供該外部位址信號267之EA[0：3]。該外部位址解碼器239解碼EA[0：3](步驟532)，且該已解碼之外部位址信號268的已解碼位址ExAd[1：16]被提供至該子塊選擇器241(步驟533)。該子塊選擇器241選擇該已解碼之外部位址信號268的已解碼外部位址ExAd[1：16]，且該子塊選擇器241選擇該記憶體280之子塊441-1~441-16(步驟534)。然後，執行該正常之記憶體存取操作(步驟535)。
譬如，當PASR[16]係邏輯地設定為“高”時，其意指該子塊[16]將被再新。回應於該PASR位元信號342-16(“高”)，該及閘375-16送出該內部輸出位元信號 373-16“IAO[16]”當作該已解碼之內部位址位元信號347-16(“InAd[16]”)。以該再新請求信號229之“高”邏輯狀態，該已解碼之內部位址位元信號347-16係藉由該反及閘431-16所倒置，並藉由該選擇邏輯電路421-16之反或閘435-16再次倒置。如此，該已解碼之內部位址位元信號347-16的內部位址InAd[16]被提供當作該子塊位元信號439-16。該已解碼之內部位址InAd[16]的“高”狀態允許該子塊441-16於該自行再新週期期間被再新。如果該再新請求信號229係邏輯“低”的，該等選擇邏輯電路421-16~421-1之反及閘431-16~431-1不通過該已解碼之內部位址位元信號347-16~347-1之內部位址InAd[16：1]，且該已解碼之外部位址位元信號359-16~359-1之外部位址ExAd[16：1]係藉由該等子塊441-1~441-16轉送至該記憶體280。
按照該PASR組態暫存器231之設定，該局部陣列再新係變化的。以下之表6顯示該PASR組態暫存器231之設定(邏輯狀態)，用以於該自行再新模式中將子塊[1]再新至子塊[6]。於以下各表中，“L”及“H”分別代表邏輯“低”及“高”。
按照上面之設定，該自行再新之順序係子塊[6]>子塊[5]>子塊[4]>子塊[3]>子塊[2]>子塊[1]。該順序操作係回應於該位址信號之重複脈衝所執行。
以下之表7顯示該PASR組態暫存器231之設定，用以再新子塊[1]、子塊[8]及該自行再新模式中之子塊。
按照上面之設定，該自行再新之順序係子塊[16]>子塊[8]>子塊[1]。
以下之表8顯示該PASR組態暫存器231之設定，用以於該自行再新模式中將子塊[1]再新至子塊[16]。
按照上面之設定，該自行再新之順序係子塊[16]>子塊[15]>子塊[14]>子塊[13]>子塊[12]>子塊[11]>子塊[10]>子塊[9]>子塊[8]>子塊[7]>子塊[6]>子塊[5]>子塊[4]>子塊[3]>子塊[2]>子塊[1]。
以下之表9顯示該PASR組態暫存器231之設定，用以未於該自行再新模式中再新任何子塊。
扼要之，用於所敘述之特別實施，而於該自行再新模式中，被再新的記憶體之子塊係藉由該PASR組態暫存器231及來自該內部位址計數器233的已解碼位址之邏輯組合所選擇。
按照藉由該資料輸入信號201所代表之子塊選擇輸入資料DIN[1：M]，分開之PASR設定(PASR[1：16])係提供用於該等子塊441-1~441-16之個別子塊，並具有施行多數記憶體子塊之局部再新的完全獨立可控性之結果。如此，如記憶體子陣列之信號，相同數目的專用局部陣列再新信號係很有效率之方式，以於一待命或休眠模式中提供省電之最大可控性，以及由性能之觀點提供記憶體用法之最大彈性。
圖12顯示根據本發明之另一具體實施例的DRAM裝置。該DRAM裝置包含一記憶體，該記憶體具有16個記憶體子塊。於該具體實施例中，譬如，該資料係由16位元之插針所提供，該等插針對應於一DRAM的全記憶塊之16個不同記憶體子塊。每一資料輸入插針係與該記憶體的一個別子塊有關聯。
參考圖12，包含一命令解碼器611而與時脈信號613之時脈同步的外部命令控制器611，接收一包含命令“ /RAS”、“/CAS”、“/WE”、“/CS”之命令信號615。該命令解碼器612解譯該等命令，且提供一組態控制時脈信號617至一PASR組態暫存器231，用以在此寫入組態登入資訊。該外部命令控制器611亦提供一再新請求信號619至一內部位址計數器623及一位址選擇器629。該PASR組態暫存器621接收一包含該子塊選擇輸入資料DIN[1：16]之資料輸入信號637。該PASR組態暫存器621包含用以鎖存該子塊選擇輸入資料DIN[1：16]之16個正反器，及提供一包含該PASR組態暫存器集命令“PASR[1：16]”之PASR信號641。該內部位址計數器623產生四位元內部位址信號645“IA[0：3]”至該位址選擇器629。該內部位址信號645之每一位元信號係一具有預定重複週期及預定脈衝寬度的個別脈衝信號。四位元外部位址信號“ADDR[0：3]”651係提供至一鎖存ADDR[0：3]之外部位址閂653，並與一時脈信號655“CLK”之時脈同步化。該外部位址閂653提供四位元外部位址信號“EA[0：3]”657至該位址選擇器629。
回應於該再新請求信號619，該位址選擇器629選擇該內部位址信號645或該外部位址信號657，及提供一所選擇之位址信號“SeAd[0：3]”646至一位址解碼器631。該位址解碼器631提供16位元解碼位址信號“DeAd[1：16]”671至接收該PASR信號641之子塊選擇器670。該子塊選擇器670提供一子塊位址信號“SubAd[1：16]”673至一包含16個子塊之記憶體680。 該記憶體680具有複數字線、位元線及資料單元。該外部命令控制器611、該內部位址計數器623、及該外部位址閂653分別對應於圖3所示該外部命令控制器221、該內部位址計數器233、及該外部位址閂263。
圖13顯示圖12所示PASR組態暫存器621的一詳細電路。參考圖13，該PASR組態暫存器621包含16個D-FFs 745-1~745-16，其D輸入接收該資料輸入信號637中所包含之個別資料輸入信號638-1~638-16(包含該子塊選擇輸入資料DIN[1：16])。該組態控制時脈信號617一般係饋送至該D-FFs 745-1~745-16之時脈輸入CK。該16個D-FFs 745-1~745-16提供包含於該PASR信號641中之16個PASR位元信號742-1~742-16。
圖14顯示圖12所示該位址選擇器629及該位址解碼器631的一詳細電路。參考圖14，該位址選擇器629包含四個多工器721-0~721-3。該外部位址信號657包含四個代表EA[0：3]之外部位址位元信號757-0~757-3，且該內部位址信號645包含4個代表IA[0：3]之內部位址位元信號745-0~745-3。該等外部位址位元信號757-0、757-1、757-2及757-3與該等內部位址位元信號755-0、755-1、755-2及755-3被分別饋送至該等多工器721-0~721-3。該等多工器721-0~721-3亦接收該再新請求信號619。當該再新請求信號619係邏輯“高”時，該等多工器721-0~721-3選擇該等內部位址位元信號755-0~755-3，且當該再新請求信號619係邏輯“0”時，該等多工器 721-0~721-3選擇該等外部位址位元信號757-0~757-3。包含於來自該等多工器721-0~721-3之選擇位址信號646的選擇位址位元信號“SeAd[0：3]”722-0~722-3，係饋送至16個包含於該位址解碼器631中之及閘764-1~764-16。該等及閘764-1~764-16提供16個包含於該已解碼位址信號671中之已解碼位址位元信號“DeAd[：16]”759-1~759-16。每一及閘764-1~764-16具有四個預定之倒置或未倒置輸入I0~I3，該等輸入係與圖5所示及閘371-1~371-16之輸入相同。
圖15顯示圖12所示該子塊選擇器670及該記憶體680的一詳細電路。參考圖15，該子塊選擇器670包含16個及閘775-1~775-16，每一個及閘具有二輸入。該等及閘775-1~775-16的一輸入分別接收該等已解碼之位址位元信號“DeAd[1：16]”759-1~759-16。相同地，該等及閘775-1~775-16之其他輸入分別接收該等PASR位元信號742-1~742-16。來自該等及閘775-1~775-16之邏輯輸出係16個包含於該子塊位址信號673中之子塊位元信號747-1~747-16。藉由該等16個子塊位元信號747-1~747-16所代表之子塊位址SubAd[1：16]係分別饋送至該記憶體680之16個子塊741-1~741-16。該16個子塊741-1~741-16形成為一記憶體，並具有複數字線、位元線、及資料單元。於此具體實施例中，該記憶體被分成該16個子塊741-1----741-16。如此，該子塊741-1具有字線WL-1~WL-N。該子塊741-2具有字線WL-(N+1)~WL-2N。 該子塊741-15具有字線WL-(14N+1)~WL-15N。該子塊741-16具有字線WL-(15N+1)~WL-16N。該PASR組態暫存器621產生16個不同信號位元，亦即，該PASR信號641“PASR[1：16]”。該等16位元信號經過該子塊選擇器670使包含該等子塊741-1~741-16之16個記憶體子塊的任何一個賦能或失能。
圖16顯示圖12所示DRAM裝置之操作。參考圖12~16，於該操作模式中，該記憶體控制器(未示出)提供該子塊選擇輸入資料DIN[1：16]，當作至該DRAM裝置(亦即，該PASR組態暫存器621)之資料輸入信號637。提供該子塊選擇輸入資料DIN[1：16]，且該PASR組態暫存器集命令係鎖存於該D-FFs 745-1~745-16中(步驟811)。該外部命令控制器611之命令解碼器612使該命令信號615之命令解碼(步驟812)。於偵測一自行再新進入命令之案例中(在步驟813之是)，藉由該外部命令控制器611提供該再新請求信號619。回應於該再新請求信號619，該內部位址計數器623產生包含該四個內部位址位元信號755-0~755-3之四位元內部位址信號645(“IA[0：3]”)(步驟814)。具有該等多工器721-0~721-3之位址選擇器629選擇IA[0：3]，且提供其當作藉由該選擇位址信號646的四個選擇位址位元信號722-0~722-3所代表之選擇位址SeAd[0：3](步驟815)。該選擇之位址SeAd[0：3]係藉由包含該16個及閘764-1~764-16之位址解碼器631所解碼，且提供藉由該已解碼位址信號 671的16個解碼位址位元信號759-1~759-16所代表之解碼位址DeAd[1：16]。
該子塊選擇輸入資料DIN[1：16]業已鎖存於該PASR組態暫存器621之16個D-FFs 745-1~745-16中(步驟811)，及該PASR組態暫存器621產生該PASR信號641(步驟817)。基於該已解碼之位址DeAd[1：16]與該PASR設定PASR[1：16]，該子塊選擇器670(該等及閘775-1~775-16)提供16個子塊位址位元信號747-1~747-16(該等子塊位址位元信號747-1~747-16之子塊位址“'SubAd[1：16]”)。按照該等子塊位址SubAd[1：16]選擇該記憶體680之子塊741-1~741-16(步驟818)。然後，執行該自行再新操作(步驟819)。如果未偵測到自行再新離開命令(在步驟820之否)，重複上面在步驟815~819之操作。如果偵測到一自行再新離開命令(在步驟820之是)，則其將決定該DRAM裝置是否進入一深度低功耗模式(步驟821)。如果藉由該命令解碼器612未偵測到深度低功耗命令(在步驟821之否)，該操作將返回至步驟812及將重複上面之操作。如果進入一深度低功耗模式(在步驟821之是)，該DRAM裝置將被停止功能。
當未偵測到自行再新進入時(在步驟813之否)，該外部位址閂653提供藉由該外部位址信號657所代表之外部位址EA[0：3](步驟831)。該位址選擇器629選擇該外部位址信號657(步驟832)及提供該選擇之位址信號 646(如該已解碼之位址DeAd[1：16])(步驟833)。該子塊選擇器670提供藉由該子塊位址信號673所代表之子塊位址SubAd[1：16](步驟834)。然後，執行該正常之存取操作(步驟835)。此後，其決定該DRAM裝置是否進入一深度低功耗模式(步驟821)。
在上面之具體實施例中，DRAM裝置中之再新操作係一“自行再新”。然而，上述之局部陣列再新方案係亦適用於一正常之再新。對於DRAM控制邏輯或程式之完全獨立局部陣列再新方案的實施，使正常存取模式及再新/自行再新存取模式間之記憶體單元陣列用法的彈性最大化。於該正常再新之應用中，該PASR組態及功能變成為PAR(局部陣列再新)組態及功能。該具體實施例DRAM裝置具有記憶塊陣列選擇之彈性、用於再新及自行再新的陣列之任何組合的優點。用於資料保存的使用者可選擇之陣列提供有效之記憶體控制，特別是用於低電力行動應用。
上述該等具體實施例可具有進一步之各種變化。一記憶體之子塊數目不限於16個。記憶體可被分成M個子塊(M係大於一之整數)。如此，對於該PASR或PAR信號，其係需要該子塊選擇輸入資料DIN之至少M個值，以標示該等M個子塊。該等位址信號不限於四位元信號。用於定址該等M個子塊需要N(一整數)位元。
於上述具體實施例中，該等信號係主動之“高”邏輯信號。然而，根據設計優先權，該等信號可為主動之 “低”信號。信號之邏輯“高”及“低”狀態可分別藉由該低及高供給電壓VSS及VDD所代表。以該DRAM裝置操作，該等電壓亦可為源自該“高”及“低”供給電壓VDD及VSS之電壓。PASR或PAR信號可為主動之“低”以及主動之“高”。一PASR或PAR組態暫存器可具有位址信號當作暫存器資料。動態解碼方案可被用於解碼器。
於上述該等具體實施例中，為了簡單故，該等裝置元件及電路係彼此連接，如在該等圖面中所示。於本發明對半導體ICs及DRAM裝置之實際應用中，元件、電路等可直接彼此連接。同樣地，用於該等半導體ICs及DRAM裝置之操作所需，元件、電路等可經過其他元件、電路等彼此間接地連接。如此，於半導體ICs及DRAM裝置之實際組態中，該等電路元件及裝置係互相耦合(直接或間接地連接)。
本發明之上述具體實施例係僅只意指當作範例。可藉由熟諳此技藝者對該等特別之具體實施例施行修改、改良及變化，而未由本發明之範圍脫離，其係僅只藉由至此為止所附之申請專利範圍所界定。
201‧‧‧資料輸入信號
203‧‧‧局部陣列再新組態暫存器
204-1‧‧‧鎖存器
204-2‧‧‧鎖存器
204-(M-1)‧‧‧鎖存器
204-M‧‧‧鎖存器
207‧‧‧局部陣列再新設定信號
208‧‧‧再新信號
209‧‧‧子塊位址控制器
210‧‧‧第一位址產生器
211‧‧‧第一位址信號
213‧‧‧第二位址信號
216‧‧‧第二位址產生器
217‧‧‧子塊位址信號
219‧‧‧記憶體
220-1‧‧‧子塊
220-2‧‧‧子塊
220-(M-1)‧‧‧子塊

Claims (14)

  1. 一種動態隨機存取記憶體(DRAM)裝置，包含：各具有複數字線的複數記憶體組，各該複數字線係連接至可於自行再新模式中再新的複數資料儲存單元；及用於儲存對應於各該複數記憶體組的位元的儲存器，各位元表示對應的記憶體組是否將於該自行再新模式中再新；其中，於該自行再新模式中，該DRAM裝置只對對應的位元表示記憶體組將進行再新的該記憶體組進行自行再新操作。
  2. 如申請專利範圍第1項之DRAM裝置，其中用於儲存對應於各該複數記憶體組的位元的該儲存器包含暫存器。
  3. 如申請專利範圍第1項之DRAM裝置，其中暫存器包含複數鎖存，各鎖存儲存對應於該複數記憶體組之一的位元。
  4. 如申請專利範圍第1項之DRAM裝置，更包含：第一位址產生電路組態為於自行再新模式中產生儲存位址信號；以及第二位址產生電路組態為產生外部位址信號。
  5. 如申請專利範圍第4項之DRAM裝置，更包含：子區塊位址控制電路組態為控制該複數記憶體組的該自行再新操作，以回應該第一位址信號、該第二位址信號及基於對應儲存於該儲存器中的對應各該複數記憶體組的該位 元產生的子區塊再新資料的邏輯組合。
  6. 如申請專利範圍第5項之DRAM裝置，其中該子區塊位址控制電路包含，組態為產生選擇位址的選擇電路，基於於該自行再新模式操作中的該第一位址信號且或是基於該第二位址信號產生該選擇位址。
  7. 如申請專利範圍第6項之DRAM裝置，其中該子區塊位址控制電路更包含位址解碼電路，該位址解碼電路組態為解碼該選擇位址以產生對應於各該複數記憶體組的解碼位址。
  8. 如申請專利範圍第7項之DRAM裝置，其中該子區塊位址控制電路更包含子區塊選擇電路，該子區塊選擇電路組態為邏輯組合該解碼位址及該子區塊再新資料以產生指示該記憶體組將要再新的選擇位址。
  9. 一種動態隨機存取記憶體(DRAM)裝置的再新方法，包含，各具有複數字線的複數記憶體組，各該複數字線係連接至可於自行再新模式中再新的複數資料儲存單元，該方法包含：於該自行再新模式中相互獨立地控制各該複數記憶體組的再新，藉由：儲存對應於各該複數記憶體組的位元，各位元表示對應的記憶體組是否將於該自行再新模式中再新；於該自行再新模式中，只對對應的位元表示記憶體組將進行再新的該記憶體組進行自行再新操作。
  10. 如申請專利範圍第9項之方法，更包含接收資料 輸入信號，該資料輸入信號包含對應於各該複數組的組選擇輸入資料，其中儲存對應於各該複數記憶組的該位元，以回應對應的組選擇輸入信號。
  11. 一種設備，包含：控制器，可操作以通信動態隨機存取記憶體(DRAM)裝置，包含，各具有複數字線的複數記憶體組，各該複數字線係連接至可於自行再新模式中再新的複數資料儲存單元，該控制器可操作以：產生資料輸入信號以通信該DRAM裝置，該資料輸入信號組態為使該DRAM裝置儲存對應於各該複數記憶體組的位元，各位元表示對應的記憶體組是否將於該自行再新模式中再新；產包含複數指令的指令信號，一或多個該複數指令可操作以使該DRAM裝置開始該自行再新模式，其中，只對對應的位元表示記憶體組將進行再新的該記憶體組進行自行再新操作。
  12. 如申請專利範圍第11項之設備，其中該資料輸入信號包含對應該DRAM裝置的各該複數組的組選擇輸入資料。
  13. 一種控制動態隨機存取記憶體(DRAM)裝置的再新方法，包含，各具有複數字線的複數記憶體組，各該複數字線係連接至可於自行再新模式中再新的複數資料儲存單元，該方法包含：產生資料輸入信號以通信該DRAM裝置，該資 料輸入信號組態為使該DRAM裝置儲存對應於各該複數記憶體組的位元，各位元表示對應的記憶體組是否將於該自行再新模式中再新；產包含複數指令的指令信號，一或多個該複數指令可操作以使該DRAM裝置開始該自行再新模式，其中，只對對應的位元表示記憶體組將進行再新的該記憶體組進行自行再新操作。
  14. 如申請專利範圍第13項之方法，其中該資料輸入信號包含對應該DRAM裝置的各該複數組的組選擇輸入資料。
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