KR20130085056A - 완전히 독립적인 부분 어레이 리프레쉬 기능을 가진 다이내믹 랜덤 액세스 메모리 - Google Patents

완전히 독립적인 부분 어레이 리프레쉬 기능을 가진 다이내믹 랜덤 액세스 메모리 Download PDF

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Abstract

다이내믹 랜덤 액세스 메모리 디바이스는 복수의 메모리 서브블록을 포함한다. 각 서브블록은, 복수의 데이터 저장 셀이 연결된 복수의 워드라인을 갖는다. 부분 어레이 셀프-리프레쉬(PASR) 구성 설정은 독립적으로 이뤄진다. PASR 설정에 따라, 메모리 서브블록은 리프레쉬를 위해 어드레싱된다. PASR 설정은 메모리 제어기에 의해 이뤄진다. 서브블록 어드레스의 임의의 종류의 결합을 선택할 수도 있다. 그에 따라, 메모리 서브블록은 완전히 독립적으로 리프레쉬된다. 데이터 보관을 위해 사용자가 선택 가능한 메모리 어레이는 특히 저전력 모바일 애플리케이션을 위해 효과적인 메모리 제어 프로그래밍을 제공한다.

Description

완전히 독립적인 부분 어레이 리프레쉬 기능을 가진 다이내믹 랜덤 액세스 메모리{DYNAMIC RANDOM ACCESS MEMORY WITH FULLY INDEPENDENT PARTIAL ARRAY REFRESH FUNCTION}
본 발명은 일반적으로 반도체 집적 회로에 관한 것이며, 더욱 상세하게는 부분 어레이 리프레쉬 기능을 가진 다이내믹 랜덤 액세스 메모리에 관한 것이다.
다이내믹 랜덤 액세스 메모리(DRAM) 집적 회로 디바이스에서, DRAM 셀 어레이는 통상 행 및 열로 배치되어, 특정한 DRAM 셀이 어레이 내에서의 셀 행 및 열을 명시함으로써 어드레싱되게 된다. 워드라인은, 셀에서 데이터를 검출하는 비트라인 감지 증폭기 세트에 셀의 행을 연결한다. 판독 동작시, 비트라인 감지 증폭기에서의 데이터의 서브셋이 이때 출력을 위해 선택된다, 즉 "열-선택된다". DRAM 셀은, 통상 충전 및 방전되는 저장 커패시터의 형태로 저장된 데이터가 상대적으로 짧은 기간 이후 사라질 것이라는 점에서 "다이내믹"하다. 그에 따라, 정보를 보관하기 위해, DRAM 셀의 내용은 리프레쉬되어야 한다. 저장 커패시터의 충전되거나 방전된 상태는 반복해서 개별 메모리 셀에 재인가되어야 한다. 리프레싱 동작 사이에 허용 가능한 최대 시간량은, DRAM 셀 어레이를 구성하는 저장 커패시터의 전하 저장 성능에 의해 결정된다. DRAM 제조사는 통상 리프레쉬 시간을 명시하며, 이 시간 동안, 이들은 DRAM 셀에서의 데이터 보관을 보장한다.
리프레쉬 동작은 판독 동작과 유사하지만, 어떠한 데이터도 출력되지 않는다. 비트라인 감지 증폭기에 의한 셀에서의 데이터 감지 다음에는, 데이터를 결국 셀에 재기록하는 복구 동작이 온다. 그에 따라 데이터는 "리프레쉬된다". 리프레쉬 동작은, 행 어드레스에 따라 워드라인을 인에이블시키고, 비트 라인 감지 증폭기를 인에이블시킴으로서 실행된다. 게다가, 리프레쉬 동작은, 외부 리프레쉬 어드레스를 수신하지 않고도 비트라인 감지 증폭기를 동작시킴으로써 실시될 수 있다. 이 경우, DRAM 디바이스 칩에 집적된 리프레쉬 어드레스 카운터는 외부 리프레쉬 명령을 수신한 후에 행 어드레스를 생성한다. DRAM 셀이 셀프-리프레쉬 기능에 의해 리프레쉬되어 저장된 데이터를 보관하는 것을 잘 알려져 있다. 셀프-리프레쉬 기능은, DRAM의 메모리 셀에 기록된 데이터를 보관하기 위해 "스탠바이" 모드일 때 DRAM 내에서 자동으로 리프레쉬 동작을 실행하는 기능이다.
모바일 애플리케이션용 저전력 DRAM 디바이스에서, 스탠바이나 슬립 모드 동안의 전력 소모가 중요하다. 스탠바이나 슬립 모드 동안의 전력 소모의 주요한 부분은 데이터를 보관하는 리프레쉬 동작을 위한 것이다. 그러므로 스탠바이나 슬핍 모드 동안의 전력 감소를 위한 핵심 사항은 리프레쉬 주파수를 감소시키는 것이다. 저전력 DRAM 디바이스에서, 이용 가능한 전력 감소 특성 중 하나로, 스탠바이나 슬립 모드 동안의 리프레쉬 및 셀프-리프레쉬 동작을 총 메모리 어레이의 일부분으로 제한하는 부분 리프레쉬가 있다. 이러한 특성은, 메모리 어레이 중 호스트 시스템이 요구하는 부분만을 리프레쉬함으로써, 디바이스가 리프레쉬 전류를 감소할 수 있게 한다. 이 기술은 정해진 어레이 위치를 가진 1/4 어레이, 1/2 어레이 또는 3/4 어레이의 어레이 선택을 지원하는 "부분 어레이 리프레쉬"이다. 예컨대, 저전력으로 연장되는 모드 레지스터를 통한 부분 어레이 셀프-리프레쉬 전력-절약 기능이 알려져 있다(예컨대 Micron®256Mb:x32, MOBILE SDRAM, 데이터 시트를 참조바람).
알려진 부분 어레이 셀프-리프레쉬 방식에서, 정해지고 미리 결정된 부분 어레이 선택은 모드 레지스터 설정에 의해 실행된다. 따라서, 이것은 전력 절약을 위한 어레이 선택의 융통성있는 결합을 실행하지 않는다. "뱅크", "서브블록" 또는 "서브-어레이"로 나눠진 DRAM 디바이스에서, 뱅크, 서브블록, 서브-어레이 어드레스는 부분 어레이 메모리에 대한 더 빠른 액세스를 달성하기 위한 핵심적인 성능 인자이다. 이것은, DRAM 성능 저하 없이도, 저전력 DRAM 디바이스에서의 부분 어레이 셀프-리프레쉬 특성을 제한하는 간단한 해법이다. 그러므로 정해지고 미리 결정된 방식은 전력 절약과 DRAM 성능 사이의 우수한 절충점이다.
간단한 종래의 DRAM 디바이스를 도 1에 도시한다. 예시적인 DRAM 디바이스를 도시한 도 1을 참조하면, 메모리 제어기(미도시됨)는 이 디바이스에 DRAM 동작을 위한 명령과 어드레스를 제공한다. DRAM 디바이스는 4개의 뱅크(112-0, 112-1, 112-2 및 112-3)로 구성된 풀 메모리 블록을 갖는다. 클록으로 동기화된 외부 명령 제어기(121)는 명령 디코더를 포함하며, 이 디코더는 명령을 해석하고, 메모리 블록이 리프레쉬될 것인지의 여부를 지시하는 리프레쉬 요청 신호(123)를 생성한다. 명령은 EMRS(Extended Mode Register Set) 명령을 포함한다. EMRS 명령이 외부 명령 제어기(121)에 공급될 때, EMRS 신호(125)가 제어기의 명령 디코더에 의해 제공된다.
연장된 모드 레지스터(131)는 모드 레지스터 설정 명령(BA[0:1])에 따라 선택 어드레스("A[0:2]") 상에서 전달된 정보를 레지스터 내에 기록한다. 선택 어드레스("A[0:2]")는 부분 어레이 셀프-리프레쉬(PASR) 구성을 위한 명령을 제공한다. 일단 PASR 구성 정보가 연장된 모드 레지스터(131)에 기록되면, 레지스터는 PASR 신호(133)를 제공하며, 이 신호의 비트는, 셀프-리프레쉬 모드에서 "전체 어레이"가 리프레쉬되어야 하는지 또는 부분 어레이가 리프레쉬되어야 하는지를 지시한다. 리프레쉬 요청 신호(123) 및 PASR 신호(133)에 응답하여, 내부 뱅크 어드레스 카운터(135)는, 멀티플렉서(141)에 공급되는 내부 뱅크 어드레스를 담고 있는 내부 뱅크 어드레스 신호(137)를 생성한다.
또한, 모드 레지스터 설정 명령(BA[0:1])은 외부 뱅크 어드레스 래치(143)에 의해 래치된다. 래치된 어드레스에 따라, 외부 뱅크 어드레스 래치(143)는 외부 뱅크 어드레스를 담고 있는 외부 뱅크 어드레스 신호(145)를 멀티플렉서(141)에 제공한다. 멀티플렉서(141)는 리프레쉬 요청 신호(123)에 응답하여 내부 뱅크 어드레스나 외부 뱅크 어드레스를 선택한다.
리프레쉬 요청 신호(123)의 "1" 또는 "0"에 응답하여, 멀티플렉서(141)는 내부 뱅크 어드레스 신호(137)의 내부 뱅크 어드레스나 외부 뱅크 어드레스 신호(145)의 외부 뱅크 어드레스를 선택한다. 선택된 어드레스는 뱅크 어드레스 디코더(151)에 공급되고, 디코더(151)는 이제 디코딩된 어드레스 신호(153)를 4개의 뱅크(112-0, 112-1, 112-2 및 112-3)로 구성된 전체 메모리 블록에 제공한다. 디코딩된 어드레스 신호(153)는 4개의 뱅크 선택 신호(154-0, 154-1, 154-2 및 154-3)를 담고 있다. 그러므로 뱅크 어드레스 디코더(151)는 4개의 뱅크 선택 신호(154-0, 154-1, 154-2 및 154-3) 중 하나를 인에이블한다.
모드 레지스터 설정 명령(BA[0:1}) 및 선택 어드레스("A[0:2]")에 따라, 뱅크는 다음의 표 1에 기재된 바와 같이 지정한다:
A[2] A[1] A[0] 셀프-리프레쉬될 뱅크
0 0 0 4개의 뱅크
0 0 1 2개의 뱅크(예컨대, 뱅크[0] 및 [1])
0 1 0 1개의 뱅크(예컨대, 뱅크[0])
도 1에 도시한 DRAM 디바이스에서, PASR은 정해진 어레이 위치를 갖는 1/4 어레이(즉, 1개의 뱅크), 1/2 어레이(즉, 2개의 뱅크) 또는 3/4 어레이(즉, 3개의 뱅크)의 어레이 선택만을 지원한다. DRAM 디바이스는 셀프-리프레쉬 모드에서 전력 소모를 절약할 수 있는 능력을 갖지만, 어느 메모리 뱅크가 셀프-리프레쉬 모드로 보관될 것인지를 선택하는 제어성을 갖고 있지 않다. EMRS 기능을 가진 그러한 저전력 DRAM 디자인은 전체 메모리 어레이, 절반 메모리 어레이 또는 1/4 메모리 어레이가 선택되게 한다. 예컨대, 1/4 메모리 어레이가 셀프-리프레쉬 모드를 위해 선택될 때, DRAM 디바이스는 1/4 메모리 선택을 위해 최하위 뱅크를 인에이블한다. 그에 따라, 특정한 데이터 보관을 위해 다른 메모리 뱅크를 선택하는 것이 가능하지 않을 수도 있다. 또한, 셀프-리프레쉬 모드를 위한 뱅크의 또 다른 결합, 예컨대 뱅크[0] 및 뱅크[3]를 선택하는 것이 가능하지 않을 수도 있다.
본 발명의 목적은 독립적인 부분 어레이 리프레쉬 기능을 가진 개선된 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스를 제공하는 것이다.
일양상에 따라, M개의 메모리 서브블록을 갖는 메모리를 포함하는 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스가 제공되며, M은 1보다 큰 정수이다. 각 서브블록은 복수의 워드라인을 갖는다. 각 워드라인은 복수의 데이터 저장 셀에 연결된다. 셀은 리프레쉬 동작에 의해 리프레쉬된다. 또한, DRAM 디바이스는, 독립적으로 설정된 M개의 서브블록 리프레쉬 데이터에 따라 메모리 서브블록의 리프레싱을 리프레쉬 모드에서 제어하는 리프레쉬 회로를 포함한다.
*유리하게, 리프레쉬 회로는 입력 데이터에 응답하여 M개의 서브블록 리프레쉬 데이터를 구성하는 구성 회로를 포함한다. M개의 서브블록 리프레쉬 데이터는 입력 데이터에 의해 독립적으로 설정된다. 예컨대, 구성 회로는 입력 데이터를 유지하는 래치 회로를 포함한다. M개의 서브블록 리프레쉬 데이터는 유지된 입력 데이터에 따라 발생한다. 래치 회로는 M개의 서브블록 리프레쉬 데이터를 래치하는 M개의 래칭 회로를 포함할 수도 있다. M개의 래칭 회로 각각은 M개의 서브블록 리프레쉬 데이터 각각을 독립적으로 래치한다.
또 다른 양상에 따라, M개의 메모리 서브블록을 포함하는 다이내믹 랜덤 액세스 메모리 디바이스를 리프레쉬하는 방법이 제공되며, M은 1보다 큰 정수이고, 각 서브블록은 복수의 워드라인을 가지며, 각 워드라인은 복수의 데이터 저장 셀에 연결되고, 셀은 리프레쉬 모드에서 리프레쉬된다. 이 방법은, 독립적으로 설정된 M개의 서브블록 리프레쉬 데이터에 따라 메모리 서브블록의 리프레싱을 리프레쉬 모드에서 제어하는 단계를 포함한다.
예컨대, 이러한 제어하는 단계는, 입력 데이터에 응답하여 M개의 서브블록 리프레쉬 데이터를 구성하는 단계를 포함하며, M개의 서브블록 리프레쉬 데이터는 입력 데이터에 의해 독립적으로 설정된다. 구성하는 단계는 입력 데이터를 유지하는 단계를 포함하며, M개의 서브블록 리프레쉬 데이터는 유지된 입력 데이터에 따라 발생한다.
유리하게, 이 방법은 서브블록을 선택하기 위해 어드레스 신호를 제공하는 단계를 더 포함한다.
추가적인 양상에 따라, 리프레쉬 모드 및 비 셀프-리프레쉬 모드에서 선택적으로 동작하는 다이내믹 랜덤 액세스 메모리 디바이스에서 사용하기 위한 리프레쉬 제어기가 제공되며, DRAM 디바이스는 M개의 메모리 서브블록을 포함하며, M은 1보다 큰 정수이다. 각 서브블록은 복수의 워드라인을 갖는다. 각 워드라인은 복수의 데이터 저장 셀에 연결된다. 셀은 리프레쉬 모드에서 리프레쉬된다. 리프레쉬 제어기는, 독립적으로 설정된 M개의 서브블록 리프레쉬 데이터에 따라 메모리 서브블록의 리프레싱을 리프레쉬 모드에서 제어하기 위한 리프레쉬 회로를 포함한다.
유리하게, 리프레쉬 제어기는 입력 데이터에 응답하여 M개의 서브블록 리프레쉬 데이터를 구성하는 구성 회로를 더 포함하며, M개의 서브블록 리프레쉬 데이터는 입력 데이터에 의해 독립적으로 설정된다.
예컨대, 구성 회로는 입력 데이터를 유지하기 위한 래치 회로를 포함하며, M개의 서브블록 리프레쉬 데이터는 유지된 입력 데이터에 따라 발생한다.
본 발명의 실시예에 따라, 호환 가능한 최소한의 어레이 크기를 기초로 한 완전히 독립적인 부분 어레이 리프레쉬와 셀프-리프레쉬로 메모리 셀을 리프레쉬하는 방법 및 DRAM 디바이스가 제공된다. 임의의 종류의 어레이 결합이 입력 데이터 선택에 의해 선택되고 리프레쉬될 수 있다. 실시예에서, 어레이 선택의 무제한의 제어성을 리프레쉬 및 셀프-리프레쉬에 대해 달성한다. 구성 가능한 부분 어레이 등록이 데이터 입력에 의해 실행된다. 본 발명의 실시예는 장점, 즉 메모리 어레이 블록 선택의 융통성; 리프레쉬 및 셀프-리프레쉬를 위한 어레이의 무제한의 결합; 데이터 보관을 위해 사용자가 선택 가능한 어레이는 특히 저전력 모바일 애플리케이션을 위해 효과적인 메모리 제어 프로그래밍을 제공한다는 점을 달성한다.
본 발명의 다른 양상 및 특성은, 수반하는 도면과 연계하여 본 발명의 특정한 실시예에 대한 다음의 상세한 설명을 검토하면 당업자에게 명백하게 될 것이다.
본 발명의 실시예는 이제 단지 예를 들어 수반하는 도면을 참조하여 기재될 것이다.
도 1은 부분 어레이 셀프-리프레쉬 기능을 가진 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스에 있는 종래의 어드레스 제어기를 예시하는 개략도이다.
도 2는 본 발명의 일 실시예에 따른 DRAM 디바이스를 예시한 개략도이다.
도 3은 본 발명의 실시예에 따른 DRAM 디바이스를 예시한 개략도이다.
도 4는 도 3에 도시한 부분 어레이 셀프-리프레쉬(PASR) 구성 레지스터의 상세 회로를 예시한 개략도이다.
도 5는 도 3에 도시한 외부 어드레스 디코더의 상세 회로를 예시한 개략도이다.
도 6은 도 3에 도시한 내부 어드레스 디코더의 상세 회로를 예시한 개략도이다.
도 7은 도 3에 도시한 서브블록 선택기 및 메모리의 상세 회로를 예시한 개략도이다.
도 8은 도 3에 도시한 메모리의 서브블록의 어드레싱 예를 예시한 개략도이다.
도 9는 도 3에 도시한 DRAM 디바이스의 동작을 예시한 흐름도이다.
도 10은 도 3에 도시한 DRAM 디바이스의 셀프-리프레쉬 동작을 예시한 흐름도이다.
도 11은 도 3에 도시한 DRAM 디바이스의 정상 동작을 예시한 흐름도이다.
도 12는 본 발명의 또 다른 실시예에 따른 DRAM 디바이스를 예시한 개략도이다.
도 13은 도 12에 도시한 PASR 구성 레지스터의 상세 회로를 예시한 개략도이다.
도 14는 도 12에 도시한 선택기 및 어드레스 디코더의 상세 회로를 예시한 개략도이다.
도 15는 도 12에 도시한 서브블록 선택기와 메모리의 상세 회로를 예시한 개략도이다.
도 16은 도 12에 도시한 DRAM 디바이스의 동작을 예시한 흐름도이다.
본 발명의 예시적 실시예에 대한 다음의 상세한 설명에서, 본 발명의 일부를 형성하며 본 발명이 실시될 수 있는 특정한 예시적 실시예를 예시적으로 도시하는 수반하는 도면을 참조하기 바란다. 이들 실시예는 당업자가 본 발명을 실시할 수 있을 정도로 충분히 상세하게 기재되며, 다른 실시예가 사용될 수 있고, 본 발명의 범주에서 벗어나지 않고도, 논리적, 기계적, 전기적 및 기타 변화를 줄 수 있음을 이해해야 한다. 다음의 상세한 설명은, 그러므로, 제한된 의미로 취해지지 않으며, 본 발명의 범주는 수반하는 청구범위에 의해 한정된다.
일반적으로, 본 발명은, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스에 포함된 어레이 내의 메모리 셀의 리프레싱을 제공한다. DRAM 디바이스에 적용되는 본 발명을 이제 기재하며, DRAM 디바이스는 DRAM 셀을 리프레쉬하는 기능을 갖는다. 본 발명에 따른 실시예는 셀프-리프레쉬 기능, 즉 부분 어레이 셀프-리프레쉬(PASR: Partial Array Self-Refresh)를 실행하는 DRAM 디바이스에 대해 기재할 것이다. 본 발명의 일부 실시예는 정상 리프레쉬 기능, 즉 부분 어레이 리프레쉬(PAR: Partial Array Refresh)에도 적용될 수 있을 것이다. 도 2는 본 발명의 일 실시예에 따른 DRAM 디바이스를 도시한다. 도 2를 참조하면, 서브블록 선택 입력 데이터(DIN[1:M])를 담고 있는 데이터 입력 신호(201)는 부분 어레이 리프레쉬(PAR) 구성 레지스터(203)에 제공된다. PAR 구성 레지스터(203)는 M개의 래치(204-1 내지 204-M)를 포함한다. 서브블록 선택 입력 데이터(DIN)는 메모리 서브블록의 수에 대응하는 M개의 데이터를 포함한다. M은 1보다 큰 정수이다. PAR 구성 레지스터(203)는 PAR 설정 신호(207)를 서브블록 어드레스 제어기(209)에 제공한다. 리프레쉬 신호, "REFRESH"(208)가 서브블록 어드레스 제어기(209)에 제공된다. 리프레쉬 신호(208)에 응답하여, 제 1 어드레스 발생기(210)는, 서브블록 어드레스 제어기(209)에 제공되는 N 비트에 의해 표현된 제 1 어드레스(예컨대, 내부 어드레스) 신호(211)를 발생시킨다. 일부 실시예에서, N 비트(예컨대, 4비트)의 각 순열은 M개의 서브블록(예컨대, 16개의 서브블록) 중 하나와 관련된다. 또한, 제 2 어드레스 발생기(216)는, 서브블록 어드레스 제어기(209)에 제공되는 N 비트로 표현된 제 2 어드레스(예컨대, 외부 어드레스) 신호(213)를 발생시킨다. 서브블록 어드레스 제어기(209)는, M개의 서브블록(220-1 내지 220-M)으로 나눠진 메모리(210)에 서브블록 어드레스 신호(217)를 제공한다. 리프레쉬 신호(208)가 리프레쉬 모드를 지시할 때, 내부 어드레스 신호(211)가 제공된다.
서브블록 선택 입력 데이터(DIN)에서 M개의 데이터 각각은 M개의 래치(204-1 내지 204-M) 각각에 래치되거나 유지된다. 래치(204-1 내지 204-M)는 PAR 설정 신호(207)의 M개의 PAR 구성 데이터를 발생시킨다. 리프레쉬 신호(208)에 응답하여, 서브블록 어드레스 제어기(209)는, 제 2 어드레스 신호(213)나 PAR 설정 신호(207) 및 제 1 어드레스 신호(211)에 따라, 서브블록 어드레스 신호(217)에 담길 서브블록 어드레스(SubAd[1;M])를 발생시킨다. 더욱 상세하게, 만약 리프레쉬 신호(208)가 "REFRESH" 상태에 있다면, 제 1 어드레스 신호(211)가 사용되며, 그렇지 않다면, 제 2 어드레스 신호(213)가 사용된다. 발생한 서브블록 어드레스는 서브블록(220-1 내지 220-M)으로부터 리프레쉬될 메모리 서브블록을 지정 또는 선택한다. 리프레쉬 신호(208)가 셀프-리프레쉬 요청을 나타낼 때, 메모리(219)의 지정된 서브블록(220-1 내지 220-M)은 셀프-리프레쉬된다. 서브블록 어드레스 신호(217)가 정상 리프레쉬 요청을 나타낼 때, 메모리(219)의 지정된 서브블록(220-1 내지 220-M)은 정상 동작 동안에 리프레쉬된다. 데이터 입력 신호(201)의 서브블록 선택 입력 데이터(DIN)는 PAR 구성 레지스터(203)의 래치(204-1 내지 204-M)에서 독립적으로 설정된다. PAR 설정 신호(207)의 데이터는 다른 데이터로부터 독립적으로 설정된다. 메모리(219)의 서브블록(220-1 내지 220-M)은 독립적으로 지정 또는 선택된다. 그에 따라, 완전히 독립적인 부분 어레이 리프레쉬 기능을 달성한다.
DRAM 디바이스의 더욱 상세한 실시예를 기재할 것이다. 본 발명에 따른 다음의 실시예에서, 신호의 논리 "하이" 및 "로우" 상태는 서로 다른 두 전압(V1 및 V2(<V1))에 의해 나타내어 진다. 예컨대, 전압(V1 및 V2)은 각각 "하이" 및 "로우" 공급 전압(VDD 및 VSS)이다.
도 3은 본 발명의 실시예에 따른 DRAM 디바이스를 도시한다. DRAM 디바이스는 16개의 메모리 서브블록을 갖는 메모리를 포함한다. 이 실시예에서, 예컨대, 서브블록 선택 입력(SubAd[1:16]) 형태의 어드레스 데이터가, DRAM의 전체 메모리 블록의 16개의 서로 다른 메모리 서브블록에 대응하는 16비트의 핀(미도시됨)으로부터 제공된다. 각 데이터 입력 핀은 메모리의 각 서브블록과 관련된다.
도 3을 참조하면, 클록 신호(223)의 클록과 동기화되는 명령 디코더(222)를 포함하는 외부 명령 제어기(221)는 명령("/RAS", "/CAS", "/WE", "/CS")을 포함하는 명령 신호(225)를 수신한다. 명령 디코더(222)는 명령을 해석하고, 구성 제어 클록 신호(227)를 부분 어레이 셀프-리프레쉬(PASR) 구성 레지스터(231)에 제공하여, 이 레지스터(231)에 PASR 구성 정보를 기록한다. 또한, 외부 명령 제어기(221)는 내부 어드레스 카운터(233) 및 서브블록 선택기(241)에 리프레쉬 요청 신호(229)를 제공한다. PASR 구성 레지스터(231)는, 서브블록 선택 입력 데이터(DIN[1:16])를 담고 있는 데이터 입력 신호(247)를 수신한다. PASR 구성 레지스터(231)는 서브블록 선택 입력 데이터(DIN[1:16])를 래치하기 위한 16개의 플립-플롭을 포함하며, PASR 구성 레지스터 설정 명령을 포함하는 PASR 신호(251)를 제공한다. PASR 구성 레지스터 설정 명령을 담고 있는 각 신호는 활성 "하이" 신호이다.
일부 실시예에서, 리프레쉬 요청 신호(229)는 셀프-리프레쉬 모드 신호이다. 셀프-리프레쉬 모드 신호는, 셀프-리프레쉬로의 진입 및 셀프-리프레쉬의 종료 시, 외부 명령 제어기(221)에 의해 제공된다. 셀프-리프레쉬 모드 동작시, (행이나 워드에 대한) 내부에서 생성된 어드레스는 내부 어드레스 카운터(233)에 의해 출력된다.
내부 어드레스 카운터(233)는, 리프레쉬 요청 신호(229)에 응답하여 4-비트 내부 어드레스 신호, "IA[0:3]"(255)를 생성한다. 내부 어드레스 신호(255)는 내부 어드레스 디코더(237)에 제공된다. 내부 어드레스 신호(255)의 각 비트 신호는 각 미리 결정된 반복 주기와 미리 결정된 펄스 폭을 갖는 반복 펄스 신호이다. 내부 어드레스 디코더(237)는 16개의 디코딩된 내부 어드레스(InAd[1:16])를 담고 있는 디코딩된 내부 어드레스 신호(256)를 서브블록 선택기(241)에 제공한다. 4-비트 외부 어드레스 신호, "ADDR[0:3]"(261)는 외부 어드레스 래치(263)에 제공되며, 래치(263)는, 클록 신호, "CLK"(223)와 동기화하여 어드레스(ADDR[0:3])를 래치한다. 외부 어드레스 래치(263)는 4-비트 외부 어드레스 신호, "EA[0:3]"(267)를 외부 어드레스 디코더(239)에 제공하며, 이 디코더(239)는 16개의 디코딩된 외부 어드레스("ExAd[1:16]")를 담고 있는 디코딩된 외부 어드레스 신호(268)를 서브블록 선택기(241)에 제공한다.
리프레쉬 요청 신호(229)에 응답하여, 서브블록 선택기(241)는 디코딩된 외부 어드레스 신호(268)나 디코딩된 내부 어드레스 신호(256)를 선택하고, 서브블록 어드레스 신호(271)를 메모리(280)에 제공한다. 메모리(280)는 16개의 서브블록을 포함한다. 메모리(280)는 복수의 워드라인, 비트라인 및 데이터 셀(미도시됨)을 갖는다.
도 4는 도 3에 도시한 PASR 구성 레지스터(231)의 상세 회로를 도시한다. 도 4를 참조하면, PASR 구성 레지스터(231)는 16개의 D 타입 플립-플롭(D-FFs)(245-1 내지 245-16)을 포함하며, 이들 플립-플롭의 D 입력단은, 데이터 입력 신호(247)에 포함된 각 데이터 입력 신호(338-1 내지 338-16)를 수신한다. 구성 제어 클록 신호(227)는 공통적으로 D-FFs(245-1 내지 245-16)의 클록 입력단(CK)에 공급된다. 16개의 D-FFs(245-1 내지 245-16)는 PASR 신호(251)에 포함된 16개의 PASR 비트 신호(342-1 내지 342-16)를 제공한다.
다음의 표 2는 서브블록 선택 입력 데이터(DIN[1] 내지 DIN[16])와 부분 어레이 셀프-리프레쉬(PASR) 설정 사이의 관계를 도시한다.
서브블록 선택 입력 데이터
DIN		 부분 어레이 셀프-리프레쉬
PASR
DIN[1] PASR[1]
DIN[2] PASR[2]
DIN[3] PASR[3]
DIN[4] PASR[4]
DIN[5] PASR[5]
DIN[6] PASR[6]
DIN[7] PASR[7]
DIN[8] PASR[8]
DIN[9] PASR[9]
DIN[10] PASR[10]
DIN[11] PASR[11]
DIN[12] PASR[12]
DIN[13] PASR[13]
DIN[14] PASR[14]
DIN[15] PASR[15]
DIN[16] PASR[16]
도 5는 도 3에 도시한 내부 어드레스 디코더(237)의 상세 회로를 도시한다. 도 5를 참조하면, 내부 어드레스 신호(255)는, 16개의 AND 게이트(371-1 내지 371-16)에 공급되는 4개의 내부 어드레스 비트 신호(345-0, 345-1, 345-2 및 345-3)에 의해 나타내어진 4개의 내부 어드레스(IA[0], IA[1], IA[2] 및 IA[3])를 담고 있으며, 각 게이트는 4개의 입력단(I0, I1, I2 및 I3)을 갖는다. AND 게이트(371-1 내지 371-16)는, 16개의 AND 게이트(375-1 내지 375-16)에 공급되는 16개의 내부 출력 비트 신호(373-1 내지 373-16)를 제공한다. 또한, PASR 신호(251)는, 16개의 AND 게이트(375-1 내지 375-16)에 공급된 16개의 PASR 비트 신호(342-1 내지 342-16)를 포함한다. 16개의 AND 게이트(375-1 내지 375-16)는 디코딩된 내부 어드레스 신호(256)에 포함된 16개의 디코딩된 내부 어드레스 비트 신호(347-1 내지 347-16)를 제공한다.
다음의 표 3은, 내부 어드레스 비트(IA[0:3])와 논리 "하이"일 내부 어드레스 출력(IAO[1:16]) 사이의 관계를 도시한다. 다음의 표에서, "0" 및 "1"은 각각 논리 "로우" 및 "하이"를 나타낸다.
IA3 IA2 IA1 IA0 "하이"일 IAO
0 0 0 0 IAO[1]
0 0 0 1 IAO[2]
0 0 1 0 IAO[3]
0 0 1 1 IAO[4]
0 1 0 0 IAO[5]
0 1 0 1 IAO[6]
0 1 1 0 IAO[7]
0 1 1 1 IAO[8]
1 0 0 0 IAO[9]
1 0 0 1 IAO[10]
1 0 1 0 IAO[11]
1 0 1 1 IAO[12]
1 1 0 0 IAO[13]
1 1 0 1 IAO[14]
1 1 1 0 IAO[15]
1 1 1 1 IAO[16]
앞선 표 3에 도시한 바와 같이 논리 연산을 실행하기 위해, AND 게이트(371-1 내지 371-6)는 미리 결정된 반전 입력단을 갖는다. 예컨대, AND 게이트(371-1)는 4개의 반전 입력단(I0, I1, I2 및 I3)을 갖는다. AND 게이트(371-2)는 3개의 반전 입력단(I1, I2 및 I3)을 갖는다. 유사하게, AND 게이트(371-15)는 1개의 반전 입력단(I0)을 갖는다. AND게이트(371-16)는 어떠한 반전 입력단도 갖지 않는다.
다음의 표 4는 논리 "하이"일 PASR과, 논리 "하이"일 IAO와, 메모리(280)에서 지정되거나 선택될 서브블록 사이의 관계를 기재한다.
"하이"일 PASR "하이"일 IAO 선택될 서브블록
PASR[16] IAO[16] 서브블록[16]
PASR[15] IAO[15] 서브블록[15]
PASR[14] IAO[14] 서브블록[14]
PASR[13] IAO[13] 서브블록[13]
PASR[12] IAO[12] 서브블록[12]
PASR[11] IAO[11] 서브블록[11]
PASR[10] IAO[10] 서브블록[10]
PASR[9] IAO[9] 서브블록[9]
PASR[8] IAO[8] 서브블록[8]
PASR[7] IAO[7] 서브블록[7]
PASR[6] IAO[6] 서브블록[6]
PASR[5] IAO[5] 서브블록[5]
PASR[4] IAO[4] 서브블록[4]
PASR[3] IAO[3] 서브블록[3]
PASR[2] IAO[2] 서브블록[2]
PASR[1] IAO[1] 서브블록[1]
도 6은 도 3에 도시한 외부 어드레스 디코더(239)의 상세 회로를 도시한다. 도 6을 참조하면, 외부 어드레스 신호(267)는, 16개의 AND 게이트(364-1 내지 364-16)에 공급되는 4개의 외부 어드레스 비트 신호(357-0, 357-1, 357-2 및 357-3)에 의해 나타내어진 4개의 외부 어드레스(EA[0], EA[1], EA[2] 및 EA[3])를 담고 있다. AND 게이트(364-1 내지 364-16)는, 디코딩된 외부 어드레스 신호(268)에 포함된, 16개의 디코딩된 외부 어드레스 비트 신호(359-1 내지 359-16)를 제공한다. 다음의 표 5는 내부 어드레스 IA 비트와 메모리(280)에서 지정되거나 선택될 서브블록 사이의 관계를 기재한다. 이 다음의 표에서, "0" 및 "1"은 각각 논리 "로우" 및 "하이"를 나타낸다.
EA[3] EA[2] EA[1] EA[0] 서브블록
0 0 0 0 [1]
0 0 0 1 [2]
0 0 1 0 [3]
0 0 1 1 [4]
0 1 0 0 [5]
0 1 0 1 [6]
0 1 1 0 [7]
0 1 1 1 [8]
1 0 0 0 [9]
1 0 0 1 [10]
1 0 1 0 [11]
1 0 1 1 [12]
1 1 0 0 [13]
1 1 0 1 [14]
1 1 1 0 [15]
1 1 1 1 [16]
앞선 표 5에 기재한 바와 같이 논리 연산을 실행하기 위해, AND 게이트(364-16, 364-15,... 및 364-1)는, 도 5에 도시한 AND 게이트(371-16, 371-15,... 및 371-1)의 반전 입력단과 동일한 미리 결정된 반전 입력단을 갖는다.
도 7은 도 3에 도시한 메모리(280)와 서브블록 선택기(241)의 상세 회로를 도시한다. 도 7을 참조하면, 디코딩된 외부 어드레스 신호(268)에 포함된, 디코딩된 외부 어드레스 비트 신호(359-1 내지 359-16)와, 디코딩된 내부 어드레스 신호(256)에 포함된, 디코딩된 내부 어드레스 비트 신호(347-1 내지 347-16)는, 서브블록 선택기(241)에 포함된 16개의 선택 논리 회로(421-1 내지 421-16)에 공급된다. 16개의 선택 논리 회로(421-1 내지 421-16)는 동일한 회로 구조이며, 이들 각각은 2개의 NAND 게이트와 1개의 NOR 게이트를 갖는다.
리프레쉬 요청 신호(229)와, 인버터(418)에 의한 그 반전된 신호(419)는 16개의 선택 논리 회로(421-1 내지 421-16)에 공급된다. 선택 논리 회로(421-16)에서, NAND 게이트(431-16)는 디코딩된 내부 어드레스 비트 신호(347-16)와 리프레쉬 요청 신호(229)를 수신하고, NAND 게이트(433-16)는 디코딩된 외부 어드레스 비트 신호(359-16)와 반전된 신호(419)를 수신한다. NAND 게이트(431-16 및 433-16)로부터의 2개의 논리 출력 신호는 NOR 게이트(435-16)에 공급되며, NOR 게이트(435-16)는 이제 서브블록 비트 신호(439-16)를 제공한다. 유사하게, 선택 논리 회로(421-15)는, 외부 어드레스 비트 신호(347-15)와 리프레쉬 요청 신호(229)를 수신하는 NAND 게이트(431-15)를 포함하며, NAND 게이트(433-15)는 디코딩된 외부 어드레스 비트 신호(359-15) 및 반전된 신호(419)를 수신한다. NAND 게이트(431-15 및 433-15)로부터의 2개의 논리 출력 신호는 NOR 게이트(435-15)에 공급되며, 이 게이트(435-15)는 이제 서브블록 비트 신호(439-15)를 제공한다. 선택 논리 회로(421-1)에서, NAND 게이트(431-1)는 외부 어드레스 비트 신호(347-1) 및 리프레쉬 요청 신호(229)를 수신한다. NAND 게이트(433-1)는 디코딩된 외부 어드레스 비트 신호(359-1) 및 반전된 신호(419)를 수신한다. NAND 게이트(431-1 및 433-1)로부터의 2개의 논리 출력 신호는 NOR 게이트(435-1)에 공급되고, 이 게이트(435-1)는 이제 서브블록 비트 신호(439-1)를 제공한다. 16개의 서브블록 비트 신호(439-1 내지 439-16)는 서브블록 어드레스 신호(271)에 포함된다.
메모리(280)는, 서브블록 비트 신호(439-1 내지 439-16)를 각각 수신하는 16개의 서브블록(441-1 내지 441-16)을 포함한다. 메모리(280)는 복수의 워드라인, 비트라인 및 데이터 셀(미도시됨)을 갖는다. 서브블록(441-1)은 워드라인(WL-1 내지 WL-N)을 갖는다. 서브블록(441-2)은 워드라인(WL-(N+1) 내지 WL-2N)을 갖는다. 서브블록(441-15)은 워드라인(WL-(14N+1) 내지 WL-15N)을 갖는다. 서브블록(441-16)은 워드라인(WL-(15N+1) 내지 WL-16N)을 갖는다.
도 8은 도 3에 도시된 DRAM 디바이스에서 어드레싱의 예를 도시한다. 도 8을 참조하면, PASR 신호(251)는, 메모리(280)의 16개의 서브블록(441-1 내지 441-16)을 어드레스하기 위해 PASR[1] 내지 PASR[16]을 담고 있다.
도 3 내지 도 8을 참조하면, PASR 구성 레지스터(231)는, 여기서 PASR 신호, "PASR[1:16]"(251)로 호칭하는 16개의 서로 다른 신호 비트를 생성한다. 16-비트 신호는 선택 논리 회로(421-1 내지 421-16)를 통해 서브블록(441-1 내지 441-16)을 포함하는 16개의 메모리 서브블록 중 임의의 하나를 인에이블 또는 디스에이블한다. 만약, 예컨대 PASR[1]이 논리적으로 "하이"로 설정된다면, 메모리(280)의 서브블록[1](441-1)이 리프레쉬될 것이다. 만약 PASR[1]이 논리적으로 "로우"로 설정된다면, 서브블록[1](441-1)은 비-리프레쉬될 것이며, 따라서 여기서 데이터가 손실될 수도 있을 것이다.
도 9는 도 3에 도시된 DRAM 디바이스의 동작을 도시한다. 도 3 내지 도 9를 참조하면, 동작 모드에서, 메모리 제어기(미도시됨)는 데이터 입력 신호(247)로서 서브블록 선택 입력 데이터(DIN[1:16])를 DRAM 디바이스(즉, PASR 구성 레지스터(231))에 제공한다. 서브블록 선택 입력 데이터(DIN[1:16])가 제공되고, PASR 구성 레지스터 설정 명령이 D-FFs(245-1 내지 245-16)에서 래치된다(단계(511)). 외부 명령 제어기(221)의 명령 디코더(222)는 명령 신호(225)의 명령을 디코딩한다(단계(512)). 셀프-리프레쉬 진입 명령이 검출되는 경우(단계(513)에서의 YES), 셀프-리프레쉬 동작이 실행된다(단계(514)). 셀프-리프레쉬 종료 명령이 외부 명령 제어기(221)에 의해 검출될 때까지(단계(515)에서 YES), 셀프-리프레쉬 동작이 실행된다(단계(514)). 셀프-리프레쉬 진입 명령이 검출되지 않거나(단계(513)에서 NO) 셀프-리프레쉬 종료가 검출되는(단계(515)에서 YES) 경우에, DRAM 디바이스가 딥 파워다운 모드(deep power down mode)에 있는지를 판정한다(단계(516)). 만약 어떠한 딥 파워다운 명령도 명령 디코더(222)에 의해 검출되지 않는다면(단계(516)에서 NO), 정상 동작이 실행된다(단계(517)). 그 이후, 단계(512 내지 516)에서 앞선 동작이 반복된다. 그러나 만약 DRAM 디바이스가 딥 파워다운 모드에 있다면(단계(516)에서 YES), 즉, 딥 파워다운 명령이 명령 디코더(222)에 의해 검출된다면, DRAM 디바이스의 동작은 디스에이블될 것이다.
도 10은 도 9에 도시한 단계(514)에서 DRAM 디바이스의 셀프-리프레쉬 동작을 도시한다. 도 2 내지 도 10을 참조하면, 서브블록 선택 입력 데이터(DIN[1:16])는 이미 PASR 구성 레지스터(231)의 16개의 D-FFs(245-1 내지 245-16)에서 래치되며(단계(511)), PASR 구성 레지스터(231)는 PASR 신호(251)를 발생시킨다(단계(521)). 내부 어드레스 카운터(233)는 내부 어드레스 신호, "IA[0:3]"(255)를 생성하며, 내부 어드레스 디코더(237)는 디코딩된 내부 어드레스 신호, "InAd[1:16]"(256)를 발생시킨다(단계(522)). 리프레쉬 요청 신호(229)에 응답하여, 서브블록 어드레스(SubAd[1:16])를 담고 있는 서브블록 어드레스 신호(271)가 발생되며, 서브블록 선택기(241)는 메모리(280)의 서브블록(441-1 내지 441-16)을 선택한다. 서브블록(441-1 내지 441-16)으로부터 선택된 서브블록(들)에서, 셀프-리프레쉬 동작을 통해, 알려진 어드레스 제어 동작이, DRAM 셀이 연결되고 리프레시되는 워드라인(WLs)을 선택하도록 실행된다(단계(524)).
도 11은 도 9에 도시된 단계(517)에서 DRAM 디바이스의 정상 동작을 도시한다. 도 2 내지 도 11을 참조하면, 외부 어드레스 래치(263)는 외부 어드레스 신호(261)의 ADDR[0:3]을 래치하고(단계(531)), 외부 어드레스 신호(267)의 EA[0:3]을 제공한다. 외부 어드레스 디코더(239)는 EA[0:3]을 디코딩하고(단계(532)), 디코딩된 외부 어드레스 신호(268)의 디코딩된 어드레스(ExAd[1:16])는 서브블록 선택기(241)에 제공된다(단계(533)). 서브블록 선택기(241)는 디코딩된 외부 어드레스 신호(268)의 디코딩된 외부 어드레스(ExAd[1:16])를 선택하고, 서브블록 선택기(241)는 메모리(280)의 서브블록(441-1 내지 441-16)을 선택한다(단계(534)). 이때, 정상 메모리 액세스 동작이 실행된다(단계(535)).
예컨대, PASR[16]이 논리적으로 "하이"로 설정될 때, 이것은 서브블록[16]이 리프레쉬될 것임을 의미한다. PASR 비트 신호(342-16)("하이")에 응답하여, AND 게이트(375-16)는 내부 출력 비트 신호(373-16), "IAO[16]"를 디코딩된 내부 어드레스 비트 신호(347-16)("InAd[16]")로서 통과시킨다. 리프레쉬 요청 신호(229)의 "하이" 논리 상태를 통해, 디코딩된 내부 어드레스 비트 신호(347-16)는 NAND 게이트(431-16)에 의해 반전되고, 선택 논리 회로(421-16)의 NOR 게이트(435-16)에 의해 재-반전된다. 그에 따라, 디코딩된 내부 어드레스 비트 신호(347-16)의 내부 어드레스(InAd[16])는 서브블록 비트 신호(439-16)로서 제공된다. 디코딩된 내부 어드레스(InAd[16])의 "하이" 상태는 셀프-리프레쉬 기간 동안에 서브블록(441-16)이 리프레쉬되게 한다. 만약 리프레쉬 요청 신호(229)가 논리 "로우"라면, 선택 논리 회로(421-16 내지 421-1)의 NAND 게이트(431-16 내지 431-1)는 디코딩된 내부 어드레스 비트 신호(347-16 내지 347-1)의 내부 어드레스(InAd[16:1])를 통과시키지 않으며, 디코딩된 외부 어드레스 비트 신호(359-16 내지 359-1)의 외부 어드레스(ExAd[16:1])가 서브블록(441-16 내지 441-1)에 의해 메모리(280)에 전송된다.
PASR 구성 레지스터(231)의 설정에 따라, 부분 어레이 리프레쉬가 변경된다. 다음의 표 6은, 셀프-리프레쉬 모드에서 서브블록[1] 내지 서브블록[6]을 리프레쉬하기 위한 PASR 구성 레지스터(231)의 설정(논리 상태)을 기재한다. 다음의 표에서, "L" 및 "H"는 각각 "로우" 및 "하이"를 나타낸다.
PASR [16] [15] [14] [13] [12] [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1]
논리
상태		 L L L L L L L L L L H H H H H H
앞선 설정에 따라, 셀프-리프레쉬의 시퀀스는 서브블록[6]> 서브블록[5]> 서브블록[4]> 서브블록[3]> 서브블록[2]> 서브블록[1]이다. 시퀀스 동작은 어드레스 신호의 반복 펄스에 응답하여 실행된다.
다음의 표 7은 셀프-리프레쉬 모드에서 서브블록[1], 서브블록[8] 및 서브블록[16]을 리프레쉬하기 위한 PASR 구성 레지스터(231)의 설정을 개시한다.
PASR [16] [15] [14] [13] [12] [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1]
논리
상태		 H L L L L L L L H L L L L L L H
앞선 설정에 따라, 셀프-리프레쉬 시퀀스는 서브블록[16]> 서브블록[8]> 서브블록[1]이다.
다음의 표 8은 셀프-리프레쉬 모드에서 서브블록[1] 내지 서브블록[16]을 리프레쉬하기 위한 PASR 구성 레지스터(231)의 설정을 개시한다.
PASR [16] [15] [14] [13] [12] [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1]
논리
상태		 H H H H H H H H H H H H H H H H
앞선 설정에 따라, 셀프-리프레쉬 시퀀스는 서브블록[16]> 서브블록[15]> 서브블록[14]> 서브블록[13]> 서브블록[12]> 서브블록[11]> 서브블록[10]> 서브블록[9]> 서브블록[8]> 서브블록[7]> 서브블록[6]> 서브블록[5]> 서브블록[4]> 서브블록[3]> 서브블록[2]> 서브블록[1]이다.
다음의 표 9는 셀프-리프레쉬 모드에서 임의의 서브블록을 리프레쉬하지 않기 위한 PASR 구성 레지스터(231)의 설정을 기재한다.
PASR [16] [15] [14] [13] [12] [11] [10] [9] [8] [7] [6] [5] [4] [3] [2] [1]
논리
상태		 L L L L L L L L L L L L L L L L
요약하면, 기재한 특정한 구현에 대해, 셀프-리프레쉬 모드에 있는 동안에, 리프레쉬되는 메모리의 서브블록은 PASR 구성 레지스터(231)와 내부 어드레스 카운터(233)로부터의 디코딩된 어드레스의 논리적 결합에 의해 선택된다.
데이터 입력 신호(201)에 의해 나타내어진 서브블록 선택 입력 데이터(DIN[1:M])에 따라, 분리된 PASR 설정(PASR[1:16])은 서브블록(441-1 내지 441-16) 각각을 위해 제공되어, 그 결과, 다수의 메모리 서브블록의 부분 리프레쉬의 완전히 독립적인 제어성을 실행한다. 이처럼, 메모리 서브-어레이의 수와 동일한 수의 전용 부분 어레이 리프레쉬 신호는, 성능 관점에서 메모리 사용의 최대 융통성뿐만 아니라 스탠바이나 슬립 모드에서 전력 절약의 최대 제어성을 제고하는 매우 효율적인 방식이다.
도 12는 본 발명의 또 다른 실시예에 따른 DRAM 디바이스를 도시한다. DRAM 디바이스는 16개의 메모리 서브블록을 갖는 메모리를 포함한다. 이 실시예에서, 예컨대, 데이터는, DRAM의 전체 메모리 블록의 16개의 서로 다른 메모리 서브블록에 대응하는 16비트의 핀으로부터 제공된다. 각 데이터 입력 핀은 메모리의 각 서브블록과 관련된다.
도 12를 참조하면, 클록 신호(613)와 동기화된 명령 디코더(612)를 포함하는 외부 명령 제어기(611)는 명령("/RAS", "/CAS", "/WE", "/CS")을 포함하는 명령 신호(615)를 수신한다. 명령 디코더(612)는 명령을 해석하고, 구성 제어 클록 신호(617)를 PASR 구성 레지스터(621)에 제공하여, 이 레지스터에 구성 등록 정보를 기록한다. 또한, 외부 명령 제어기(611)는 리프레쉬 요청 신호(619)를 내부 어드레스 카운터(623)와 어드레스 선택기(629)에 제공한다. PASR 구성 레지스터(621)는 서브블록 선택 입력 데이터(DIN[1:16])를 담고 있는 데이터 입력 신호(637)를 수신한다. PASR 구성 레지스터(621)는 서브블록 선택 입력 데이터(DIN[1:16])를 래치하기 위한 16개의 플립-플롭을 포함하며, PASR 구성 레지스터 설정 명령("PASR[1:16]")을 포함하는 PASR 신호(641)를 제공한다. 내부 어드레스 카운터(623)는 어드레스 선택기(629)로의 4-비트 내부 어드레스 신호(645), "IA[0:3]"을 생성한다. 내부 어드레스 신호(645)의 각 비트 신호는 미리 결정된 반복 주기와 미리 결정된 펄스 폭을 갖는 반복 펄스 신호이다. 4-비트 외부 어드레스 신호, "ADDR[0:3]"(651)가 외부 어드레스 래치(653)에 제공되며, 래치(653)는 클록 신호(655), "CLK"의 클록과 동기화하여 ADDR[0:3]을 래치한다. 외부 어드레스 래치(653)는 4-비트 어드레스 신호, "EA[0:3]"(657)을 어드레스 선택기(629)에 제공한다.
리프레쉬 요청 신호(619)에 응답하여, 어드레스 선택기(629)는 내부 어드레스 신호(645)나 외부 어드레스 신호(657)를 선택하고, 선택된 어드레스 신호, "SeAd[0:3]"(646)를 어드레스 디코더(631)에 제공한다. 어드레스 디코더(631)는 16-비트 디코딩된 어드레스 신호, "DeAd[1:16]"(671)를 PASR 신호(641)를 수신하는 서브블록 선택기(670)에 제공한다. 서브블록 선택기(670)는 서브블록 어드레스 신호, "SubAd[1:16]"(673)를 16개의 서브블록을 포함하는 메모리(680)에 제공한다. 메모리(680)는 복수의 워드라인, 비트라인 및 데이터 셀을 갖는다. 외부 명령 제어기(611), 내부 어드레스 카운터(623) 및 외부 어드레스 래치(653)는 각각 도 3에 도시한 외부 명령 제어기(221), 내부 어드레스 카운터(233) 및 외부 어드레스 래치(263)에 대응한다.
도 13은 도 12에 도시한 PASR 구성 레지스터(621)의 상세 회로를 도시한다. 도 13을 참조하면, PASR 구성 레지스터(621)는 16개의 D-FFs(745-1 내지 745-16)를 포함하며, 이들의 D 입력단은 데이터 입력 신호(637)에 포함되는 (서브블록 선택 입력 데이터(DIN[1:16])를 담고 있는) 각 데이터 입력 신호(638-1 내지 638-16)를 수신한다. 구성 제어 클록 신호(617)는 공통적으로 D-FFs(745-1 내지 745-16)의 클록 입력단(CK)에 공급된다. 16개의 D-FFs(745-1 내지 745-16)는 PASR 신호(641)에 포함된 16개의 PASR 비트 신호(742-1 내지 742-16)를 제공한다.
도 14는 도 12에 도시한 어드레스 선택기(629)와 어드레스 디코더(631)의 상세 회로를 도시한다. 도 14를 참조하면, 어드레스 선택기(629)는 4개의 멀티플렉서(721-0 내지 721-3)를 포함한다. 외부 어드레스 신호(657)는 EA[0:3]을 나타내는 4개의 외부 어드레스 비트 신호(757-0 내지 757-3)를 포함하며, 내부 어드레스 신호(645)는 IA[0:3]을 나타내는 4개의 내부 어드레스 비트 신호(745-0 내지 745-3)를 포함한다. 외부 어드레스 비트 신호(757-0, 757-1, 757-2 및 757-3)와 내부 어드레스 비트 신호(755-0, 755-1, 755-2 및 755-3)는 각각 멀티플렉서(721-0 내지 721-3)에 공급된다. 또한, 멀티플렉서(721-0 내지 721-3)는 리프레쉬 요청 신호(619)를 수신한다. 리프레쉬 요청 신호(619)가 논리 "하이"일 때, 멀티플렉서(721-0 내지 721-3)는 내부 어드레스 비트 신호(755-0 내지 755-3)을 선택하고, 리프레쉬 요청 신호(619)가 논리 "0"일 때, 멀티플렉서(721-0 내지 721-3)는 외부 어드레스 비트 신호(757-0 내지 757-3)를 선택한다. 멀티플렉서(721-0 내지 721-3)로부터의 선택된 어드레스 신호(646)에 포함된, 선택된 어드레스 비트 신호, "SeAd[0:3]"(722-0 내지 722-3)는 어드레스 디코더(631)에 포함된 16개의 AND 게이트(764-1 내지 764-16)에 공급된다. AND 게이트(764-1 내지 764-16)는 디코딩된 어드레스 신호(671)에 포함된 16개의 디코딩된 어드레스 비트 신호, "DeAd[1:16]"(759-1 내지 759-16)를 제공한다. AND 게이트(764-1 내지 764-16) 각각은 도 5에 도시한 AND 게이트(371-1 내지 371-16)의 입력단과 동일한 4개의 미리 결정된 반전 또는 비-반전 입력단(I0 내지 I3)을 갖는다.
도 15는 도 12에 도시한 서브블록 선택기(670)와 메모리(680)의 상세 회로를 도시한다. 도 15를 참조하면, 서브블록 선택기(670)는, 각각 두 개의 입력단을 갖는 16개의 AND 게이트(775-1 내지 775-16)를 포함한다. AND 게이트(775-1 내지 775-16)의 한 입력단은 각각 디코딩된 어드레스 비트 신호, "DeAd[1:16]"(759-1 내지 759-16)를 수신한다. 유사하게, AND 게이트(775-1 내지 775-16)의 다른 한 입력단은 각각 PASR 비트 신호(742-1 내지 742-16)를 수신한다. AND 게이트(775-1 내지 775-16)로부터의 논리 출력은 서브블록 어드레스 신호(673)에 포함되는 16개의 서브블록 비트 신호(747-1 내지 747-16)이다. 16개의 서브블록 비트 신호(747-1 내지 747-16)에 의해 나타내어진 서브블록 어드레스(SubAd[1:16])는 각각 메모리(680)의 16개의 서브블록(741-1 내지 741-16)에 공급된다. 16개의 서브블록(741-1 내지 741-16)은 복수의 워드라인, 비트라인 및 데이터 셀을 갖는 메모리로서 형성한다. 이 실시예에서, 메모리는 16개의 서브블록(741-1....741-16)으로 나눠진다. 따라서, 서브블록(741-1)은 워드라인(WL-1 내지 WL-N)을 갖는다. 서브블록(741-2)은 워드라인(WL-(N+1) 내지 WL-2N)을 갖는다. 서브블록(741-15)은 워드라인(WL-(14N+1) 내지 WL-15N)을 갖는다. 서브블록(741-16)은 워드라인(WL-(15N+1) 내지 WL-16N)을 갖는다. PASR 구성 레지스터(621)는 16개의 서로 다른 신호 비트, 즉 PASR 신호(641), "PASR[1:16]"를 생성한다. 16-비트 신호는 서브블록 선택기(670)를 통해 서브블록(741-1 내지 741-16)을 포함하는 16개의 메모리 서브블록 중 임의의 하나를 인에이블 또는 디스에이블한다.
도 16은 도 12에서 도시한 DRAM 디바이스의 동작을 도시한다. 도 12 내지 도 16을 참조하면, 동작 모드에서, 메모리 제어기(미도시됨)는 서브블록 선택 입력 데이터(DIN[1:16])를 데이터 입력 신호(637)로서 DRAM 디바이스(즉, PASR 구성 레지스터(621))에 제공한다. 서브블록 선택 입력 데이터(DIN[1:16])가 제공되며, PASR 구성 레지스터 설정 명령은 D-FFs(745-1 내지 745-16)에서 래치된다(단계(811)). 외부 명령 제어기(611)의 명령 디코더(612)는 명령 신호(615)의 명령을 디코딩한다(단계(812)). 셀프-리프레쉬 진입 명령이 검출된 경우(단계(813)에서 YES), 리프레쉬 요청 신호(619)는 외부 명령 제어기(611)에 의해 제공된다. 리프레쉬 요청 신호(619)에 응답하여, 내부 어드레스 카운터(623)는 4개의 내부 어드레스 비트 신호(755-0 내지 755-3)를 포함하는 4-비트 내부 어드레스 신호(645)("IA[0:3]")를 생성한다(단계(814)). 멀티플렉서(721-0 내지 721-3)를 갖는 어드레스 선택기(629)는 IA[0:3]을 선택하고, 이것을, 선택된 어드레스 신호(646)의 4개의 선택된 어드레스 비트 신호(722-0 내지 722-3)에 의해 나타내어진 선택된 어드레스(SeAd[0:3])로서 제공한다(단계(815)). 선택된 어드레스(SeAd[0:3])는 16개의 AND 게이트(764-1 내지 764-16)를 포함하는 어드레스 디코더(631)에 의해 디코딩되며, 디코딩된 어드레스 신호(671)의 16개의 디코딩된 어드레스 비트 신호(759-1 내지 759-16)에 의해 나타내어진 디코딩된 어드레스(DeAd[1:16])가 제공된다(단계(816)).
서브블록 선택 입력 데이터(DIN[1:16])는 이미 PASR 구성 레지스터(621)의 16개의 D-FFs(745-1 내지 745-16)에서 래치되며, PASR 구성 레지스터(621)는 PASR 신호(641)를 발생시킨다(단계(817)). 서브블록 선택기(670)(AND 게이트(775-1 내지 775-16)는, 디코딩된 어드레스(DeAd[1:16])와 PASR 설정(PASR[1:16])을 기초로 16개의 서브블록 어드레스 비트 신호(747-1 내지 747-16)(서브블록 어드레스 비트 신호(747-1 내지 747-16)의 서브블록 어드레스("SubAd[1:16]"))를 제공한다. 메모리(680)의 서브블록(747-1 내지 747-16)은 서브블록 어드레스(SubAd[1:16])에 따라 선택된다(단계(818)). 그러면, 셀프-리프레쉬 동작이 실행된다(단계(819)). 만약 어떠한 셀프-리프레쉬 종료 명령도 검출되지 않는다면(단계(820)에서 NO), 단계(815 내지 819)에서의 앞선 동작이 반복된다. 만약 셀프-리프레쉬 종료 명령이 검출된다면(단계(820)에서 YES), DRAM 디바이스가 딥 파워다운 모드로 진입하는지가 결정될 것이다(단계(821)). 만약 어떠한 딥 파워다운 명령도 명령 디코더(612)에 의해 검출되지 않는다면(단계(821)에서 NO), 동작은 단계(812)로 복귀할 것이며, 앞선 동작이 반복될 것이다. 만약 딥 파워다운 모드에 진입한다면(단계(821)에서 YES), DRAM 디바이스는 디스에이블될 것이다.
만약 어떠한 셀프-리프레쉬 진입도 검출되지 않는다면(단계(813)에서 NO), 외부 어드레스 래치(653)는 외부 어드레스 신호(657)에 의해 나타내어진 외부 어드레스(EA[0:3])를 제공한다(단계(831)). 어드레스 선택기(629)는 외부 어드레스 신호(657)를 선택하고(단계(832)), 선택된 어드레스 신호(646)를 (디코딩된 어드레스(DeAd[1:16])로서) 제공한다(단계(833)). 서브블록 선택기(670)는 서브블록 어드레스 신호(673)에 의해 나타내어진 서브블록 어드레스(SubAd[1:16])를 제공한다(단계(834)). 그러면, 정상 액세스 동작이 실행된다(단계(835)). 그 이후, DRAM 디바이스가 딥 파워다운 모드에 진입하는지가 결정된다(단계(821)).
앞선 실시예에서, DRAM 디바이스에서 리프레쉬 동작은 "셀프-리프레쉬"이다. 그러나 앞서 기재한 부분 어레이 리프레쉬 방식은 정상 리프레쉬에도 적용 가능하다. 완전히 독립적인 부분 어레이 리프레쉬 방식을 DRAM 제어 논리나 프로그램으로 구현하면, 정상 액세스 모드와 리프레쉬/셀프-리프레쉬 액세스 모드 사이에서의 메모리 셀 어레이 이용의 융통성을 최대화한다. 정상 리프레쉬의 적용시, PASR 구성 및 기능은 PAR(Partial Array Refresh) 구성 및 기능과 같게 된다. 이 실시예의 DRAM 디바이스는 메모리 어레이 블록 선택의 융통성과, 리프레쉬 및 셀프-리프레쉬를 위한 어레이의 임의의 결합이라는 장점을 갖는다. 데이터 보관을 위해, 사용자가 선택 가능한 어레이는 특히 저전력 모바일 애플리케이션에 대해 효과적인 메모리 제어를 제공한다.
앞서 기재한 실시예는 더 다양하게 변형될 수 있다. 메모리의 서브블록의 개수는 16으로 제한되지 않는다. 메모리는 M개의 서브블록으로 나눠질 수 있다(M은 1보다 큰 정수이다). 즉, 그에 따라, PASR이나 PAR 신호가 M개의 서브블록을 지정하는데에 서브블록 선택 입력 데이터(DIN)의 적어도 M개의 값이 필요하다. 어드레스 신호는 4-비트 신호로 제한되지 않는다. N(정수) 비트가 M개의 서브블록을 어드레싱하는데 필요하다.
앞서 기재한 실시예에서, 신호는 활성 "하이" 논리 신호이다. 이 신호는, 그러나, 디자인 선호도에 따라, 활성 "로우" 신호일 수도 있다. 신호의 논리 "하이" 및 "로우" 상태는 각각 로우 및 하이 공급 전압(VSS 및 VDD)에 의해 나타내질 수 있다. 또한, DRAM 디바이스가 동작하는 전압은 "하이" 및 "로우" 공급 전압(VDD 및 VSS)으로부터 유래한 전압일 수 있다. PASR 또는 PAR 신호는 활성 "하이"뿐만 아니라 활성 "로우"일 수 있다. PASR 또는 PAR 구성 레지스터는 어드레스 신호를 레지스터 데이터로서 가질 수 있다. 다이내믹 디코딩 방식이 디코더에 사용될 수 있다.
앞서 기재한 실시예에서, 디바이스 소자 및 회로는, 간단히 하기 위해 도면에 도시한 바와 같이 서로 연결된다. 본 발명을 반도체 IC 및 DRAM 디바이스에 실제 적용하는 경우, 소자, 회로 등은 서로 직접 연결될 수도 있다. 또한, 소자, 회로 등은, 반도체 IC 및 DRAM 디바이스의 동작에 필요한 기타 소자, 회로 등을 통해 서로 간접적으로 연결될 수도 있다. 그에 따라, 반도체 IC 및 DRAM 디바이스의 실제 구성에서, 회로 소자 및 디바이스는 서로 결합된다(직접 또는 간접적으로 연결된다).
본 발명의 앞서 기재한 실시예는 단지 예일뿐이다. 특정한 실시예에 대한 변경, 수정 및 변형은, 여기에 첨부된 청구범위에 의해서만 한정된 본 발명의 범주에서 벗어나지 않고 당업자에 의해 실현될 수도 있다.

Claims (20)

  1. 다수의 메모리 블록을 가지는 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스로서,
    M은 1보다 큰 정수이고, 각 서브블록은 메모리 뱅크의 일부이고, 각 서브블록은 복수의 워드라인을 가지고, 각 워드라인은 복수의 데이터 저장 셀에 연결되며, 상기 셀은 리프레쉬 동작에 의해 리프레쉬될 수 있는, M개의 서브블록;
    셀프-리프레쉬 모드에서 M개의 서브를록의 각각의 리프레싱을 서로로부터 완전히 독립적으로 제어하도록 구성되는 부분 어레이 셀프-리프레쉬 구성 레지스터(PASR);및
    명령 신호를 수신하고 부분 어레이 셀프-리프레쉬 구성 레지스터(PASR)에 구성 제어 클록을 제공하도록 구성되는 명령 제어기를 포함하는데, 부분 어레이 셀프-리프레쉬 구성 레지스터(PASR)는 M-비트 리프세쉬 데이터 입력을 M 개의 입력 핀으로부터 래치하도록 구성되는 M개의 플립-플롭을 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  2. 청구항 1에 있어서,
    레지스터가 셀프-리프레쉬 모드에서 상기 서브블록이 리프레쉬되는지 아닌지를 나타내는 각각의 서브블록을 위한 각자의 비트를 포함하고,
    셀프-리프레쉬 모드에서 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스는 레지스터의 각자의 비트가 셀프-리프세쉬를 나타내도록 설정된 상기 서브블록을 위한 셀프-리프세쉬 동작을 수행하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  3. 청구항 1에 있어서,
    레지스터가 M 개의 래치를 포함하고 각각의 래치가 상기 M 개의 서브블록의 각자의 하나를 리프레싱하는 것을 제어하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  4. 청구항 1에 있어서,
    상기 셀프-리프레쉬 모드에서 N개의 제 1 어드레스를 발생시키도록 구성되는 제 1 어드레스 발생 회로를 더 포함하며, N은 정수인, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  5. 청구항 4에 있어서,
    상기 N개의 제 1 어드레스와 상기 M-비트 리프세쉬 데이터의 논리적 결합에 응답하여 상기 서브블록의 리프레쉬를 제어하도록 구성되는 어드레스 제어 회로를 더 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  6. 청구항 5에 있어서, 상기 어드레스 제어 회로는 제 1 어드레스 디코딩 회로를 포함하며, 상기 제 1 어드레스 디코딩 회로는
    M개의 디코딩된 제 1 어드레스 출력을 발생시키기 위해 제1 어드레스를 디코딩하도록 구성되는 M개의 디코딩 회로 및
    M개의 디코딩된 제1 어드레스 출력과 M-비트 리프레쉬 데이터를 논리적으로 결합하여 M 개의 제1 어드레스를 생성하도록 구성되는 M 개의 논리 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  7. 청구항 6에 있어서,
    어드레스를 발생시키도록 구성되는 제 2 어드레스 발생 회로를 더 포함하며, 상기 제 2 어드레스 발생 회로는 M개의 디코딩된 제 2 어드레스를 발생시키기 위해 제 2 어드레스를 디코딩하도록 구성되는 M개의 디코딩 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  8. 청구항 7에 있어서, 상기 제 1 어드레스 디코딩 회로는 뱅크 서브블록 선택 회로를 더 포함하며, 상기 뱅크 서브블록 선택 회로는,
    리프레쉬 모드에서 상기 M개의 디코딩된 제 1 어드레스를 선택하거나, 비-리프레쉬 모드에서 상기 M개의 디코딩된 제 2 어드레스를 선택하도록 구성되는 M개의 선택 회로를 가지며, M개의 선택된 어드레스는 리프레쉬될 서브블록을 지정하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  9. 청구항 8에 있어서,
    상기 제 1 어드레스 발생 회로는 상기 제 1 어드레스로서 내부 어드레스를 발생시키도록 구성되는 내부 어드레스 발생기를 포함하며;
    상기 제 2 어드레스 발생 회로는 상기 제 2 어드레스로서 외부 어드레스를 발생시키도록 구성되는 외부 어드레스 발생기를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  10. 청구항 8에 있어서,
    명령 제어기는 상기 레지스터에 의한 입력 데이터의 래칭을 제어하고 상기 리프레쉬 모드를 검출하는데, 상기 어드레스 발생 회로에 의한 어드레스의 발생과, 뱅크 선택 회로에 의한 선택은 상기 리프레쉬 모드의 검출에 응답하여 제어되는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  11. 청구항 10에 있어서, 상기 명령 제어 회로는,
    상기 DRAM 디바이스에서 셀프-리프레쉬 모드를 검출하도록 구성되는 모드 검출 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  12. 청구항 1에 있어서,
    리프레쉬 모드에서 제 1 어드레스를 발생시키도록 구성되는 제 1 어드레스 발생 회로; 및
    외부 어드레스를 발생시키는 제 2 어드레스 발생 회로를 더 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  13. 청구항 12에 있어서,
    상기 제 1 어드레스, 상기 제 2 어드레스 및 상기 M-비트 리프레쉬 데이터의 논리적 결합에 응답하여, 상기 서브블록의 리프레쉬를 제어하도록 구성되는 서브블록 어드레스 제어 회로를 더 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  14. 청구항 13에 있어서, 상기 서브블록 어드레스 제어 회로는,
    선택된 어드레스를 발생시키기 위해, 상기 리프레쉬 모드에서 제 1 어드레스를 선택하거나 비-리프레쉬 모드에서 제 2 어드레스를 선택하도록 구성되는 선택 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  15. 청구항 14에 있어서, 상기 서브블록 어드레스 제어 회로는,
    M개의 디코딩된 어드레스를 발생시키기 위해, 상기 선택된 어드레스를 디코딩하도록 구성되는 어드레스 디코딩 회로를 더 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  16. 청구항 15에 있어서, 상기 서브블록 어드레스 제어 회로는,
    리프레쉬될 상기 서브블록을 지정하는 M개의 선택된 어드레스를 발생시키기 위해 상기 M개의 디코딩된 어드레스와 M개의 서브블록 리프레쉬 데이터를 논리적으로 결합하도록 구성되는 서브블록 선택 회로를 더 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  17. 청구항 16에 있어서,
    상기 선택 회로는, N개의 선택된 어드레스를 발생시키기 위해 N개의 제 1 어드레스나 N개의 제 2 어드레스를 선택하도록 구성되는 N개의 선택기를 포함하고;
    상기 어드레스 디코딩 회로는, M개의 디코딩된 어드레스를 발생시키기 위해 N개의 선택된 어드레스를 디코딩하도록 구성되는 M개의 논리 회로를 포함하며;
    상기 서브블록 선택 회로는, M개의 선택된 어드레스를 발생시키기 위해 상기 M개의 디코딩된 어드레스와 상기 M개의 서브블록 리프레쉬 데이터를 논리적으로 결합하도록 구성되는 M개의 논리 회로를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  18. 청구항 17에 있어서,
    상기 제 1 어드레스 발생 회로는, 상기 제 1 어드레스로서 내부 어드레스를 발생시키도록 구성되는 내부 어드레스 발생기를 포함하며;
    상기 제 2 어드레스 발생 회로는, 상기 제 2 어드레스로서 외부 어드레스를 발생시키도록 구성되는 외부 어드레스 발생기를 포함하는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  19. 청구항 18에 있어서, 명령 제어기는 상기 리프레쉬 모드를 검출하고, 상기 어드레스 발생 회로에 의한 어드레스의 발생과, 상기 선택 회로에 의한 선택은 상기 리프레쉬 모드의 검출에 응답하여 제어되는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스.
  20. 복수의 워드라인을 가지고, 각 워드라인은 복수의 데이터 저장 셀에 연결되며, 상기 셀은 리프레쉬 동작에 의해 리프레쉬될 수 있는, 다이내믹 랜덤 액세스 메모리(DRAM) 디바이스를 동작하는 방법으로서,
    메모리 뱅크를 M 개의 서브블록으로 각각 나누는 단계로 M은 1보다 큰 정수인 단계;
    셀프-리프레시 모드에서 제어하는 단계로, M개의 서브블록 각각은 M-비트 리프세쉬 데이터 입력을 M 개의 입력 핀으로부터 래치하도록 구성되는 M개의 플립-플롭을 가지는 부분 어레이 셀프-리프레쉬 구성 레지스터(PASR)와 서로 독립적으로 리프레싱하는 단계;
    명령 제어기로 명령 신호를 수신하는 단계; 및
    부분 어레이 셀프-리프레쉬 구성 레지스터(PASR)에 구성 제어 클록을 제공하는 단계를 포함하는,
    다이내믹 랜덤 액세스 메모리 디바이스를 동작하는 방법.
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