JP2004046481A - 半導体集積回路装置 - Google Patents
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Abstract
【課題】低コストで高速、低消費電力なメモリシステムを提供すること。
【解決手段】メモリ装置１２０とメモリコントローラ１１０を含むメモリシステム１０１である。前記メモリコントローラ１１０は、キャッシュのタグ部として機能するキャッシュタグメモリ１１４と、キャッシュタグメモリに保持されているタグアドレス及びアクセスアドレスに基づきキャッシュヒットか否か判断し、判断結果信号１４８を出力する回路１１２とを含み、前記メモリ装置１２０は、キャッシュのデータ部として機能するキャッシュデータメモリ１２６と、前記判断結果信号１４８を受け、前記判断結果信号１４８がキャッシュヒットを示している場合には、メモリ装置１２０のキャッシュデータメモリ１２６に対しデータをアクセスする回路とを含む。
【選択図】 図２
【解決手段】メモリ装置１２０とメモリコントローラ１１０を含むメモリシステム１０１である。前記メモリコントローラ１１０は、キャッシュのタグ部として機能するキャッシュタグメモリ１１４と、キャッシュタグメモリに保持されているタグアドレス及びアクセスアドレスに基づきキャッシュヒットか否か判断し、判断結果信号１４８を出力する回路１１２とを含み、前記メモリ装置１２０は、キャッシュのデータ部として機能するキャッシュデータメモリ１２６と、前記判断結果信号１４８を受け、前記判断結果信号１４８がキャッシュヒットを示している場合には、メモリ装置１２０のキャッシュデータメモリ１２６に対しデータをアクセスする回路とを含む。
【選択図】 図２
Description
【０００１】
【発明の属する技術分野】
本発明はメモリ装置とメモリコントローラを含むメモリシステムに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
現状のダイナミックラムやフラッシュメモリはコマンドを受けつけた後に遅いメモリセルからデータを読み出すために遅く、大容量のメモリセルアクセスするために消費電力も大きい。特にダイナミックＲＡＭにおいては、メモリをアクセスするたびにセンスアンプが起動されていたので、消費電力が大きくなる。
【０００３】
またスタティックＲＡＭは、ダイナミックＲＡＭに比べ高速動作が可能であるが製造コストが高くなり、基板面積も大きくなってしまうという問題点があった。
【０００４】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストで高速、低消費電力なメモリシステムを提供することである。
【０００５】
【課題を解決するための手段】
（１）本発明は、メモリ装置とメモリコントローラを含むメモリシステムであって、
前記メモリコントローラは、
キャッシュのタグ部として機能するキャッシュタグメモリと、
キャッシュタグメモリに保持されているタグアドレス及びアクセスアドレスに基づきキャッシュヒットか否か判断し、判断結果信号を出力する回路とを含み、
前記メモリ装置は、
キャッシュのデータ部として機能するキャッシュデータメモリと、
前記判断結果信号を受け、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しデータをアクセスする回路とを含むことを特徴とする。
【０００６】
前記メモリ装置は、前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするようにしてもよい。
【０００７】
またアクセス要求がライトアクセス要求である場合に、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しアクセスデータを書き込むと同時に、メモリ装置のメモリセルアレイにアクセスデータを書き込む回路とを含むようにしてもよい。
【０００８】
また前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするとともに、アクセスデータをメモリ装置のキャッシュデータメモリに対し格納する回路をメモリ装置が含むようにし、格納結果を反映してメモリコントローラのキャッシュタグメモリを更新する回路をメモリコントローラが含むようにしてもよい。
【０００９】
ここで例えばキャッシュタグメモリとキャッシュデータメモリの両方をキャッシュ装置に持たせるとメモリコントローラからメモリ装置に対し常にロウアドレスとカラムアドレスの２つのアドレスを渡すため２クロック必要となり動作が遅くなる。
【００１０】
ところが本発明によればキャッシュヒット時にはメモリコントローラからメモリ装置に対しカラムアドレスのみ出力することでメモリ装置のキャッシュデータメモリからデータを読み出すことが出来る。従ってより高速なメモリアクセスを実現することが出来る。
【００１１】
またメモリコントローラにキャッシュタグメモリとキャッシュデータメモリの両方を実装すると、メモリコントローラの実装面積がおおきくなり高価になる。
【００１２】
ところが本発明によればキャッシュデータメモリをコストの低いメモリ装置のほうに持たせることによりメモリコントローラの実装面積の増加と製造コストの増加を防止することが出来る。
【００１３】
また本発明によればリード要求でキャッシュヒットの場合にはメモリセルアレイを読む必要がないので、高速なアクセス処理を行うことが出来る。またメモリセルアレイに比べキャッシュデータメモリが小さいので、読み出し時の消費電力が少なくて済む。
【００１４】
特にメモリセルアレイがＤＲＡＭで構成されている場合には、リード要求でキャッシュヒットの場合にセンスアンプメモリセルアレイを読む必要がないため、消費電力を低く押さえることが出来る。
【００１５】
このように本発明によれば低コストで高速、低消費電力なメモリシステム、半導体集積回路装置を提供することが出来る。
【００１６】
（２）本発明のメモリシステムは、
前記メモリ装置が、
アクセス要求がライトアクセス要求である場合に、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しアクセスデータを書き込むと同時に、メモリ装置のメモリセルアレイにアクセスデータを書き込む回路と、
前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするとともに、アクセスデータをメモリ装置のキャッシュデータメモリに対し格納する回路とをさらに含み、
前記メモリコントローラが、
キャッシュデータメモリの更新状況を反映してキャッシュタグメモリを更新する回路を含むことを特徴とする。
【００１７】
（３）本発明のメモリシステムは、
メモリコントローラの前記キャッシュタグメモリ及びメモリ装置のキャッシュデータメモリをスタティックＲＡＭで構成し、メモリ装置のメモリセルアレイをダイナミックＲＡＭで構成することを特徴とする。
【００１８】
本発明によればＤＲＡＭで構成されたメモリセルアレイの読み出しを回数を減らすことがえきるため、センスアンプの作動回数が減り消費電力を低く抑えることができ、またヒット時にはＳＲＡＭから読み出せるので高速動作が可能になる。
【００１９】
（４）本発明のメモリシステムは、
前記メモリ装置のメモリセルアレイはダイナミックＲＡＭで構成され、
前記判断結果信号に基づいて、前記メモリセルアレイのリフレッシュのタイミングを制御する回路を含むことを特徴とする。
【００２０】
例えばメモリセルアレイがリフレッシュのタイミングをとるためのリフレッシュカウンターを制御するようにしてもよい。
【００２１】
本発明によれば、メモリ装置のメモリセルアレイにアクセスしていないタイミングでリフレッシュをおこなうことが出来るので、メモリアクセスの高速化を図ることが出来る。
【００２２】
（５）本発明のメモリシステムは、
前記メモリ装置のメモリセルアレイをダイナミックＲＡＭ、ＲＯＭ、フラッシュＲＯＭのいずれかを用いて構成することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２４】
図１は、従来のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【００２５】
従来のメモリシステム１は、メモリコントローラ１０とメモリ装置２０を含む。メモリコントローラ１０は、メモリ装置へのアクセス要求を受け、メモリ装置に対するアクセスをコントロールする。
【００２６】
メモリコントローラ１０は、図示しないＣＰＵやＤＭＡコントローラからのメモリアクセスによりアクセスアドレスＳｙｓＡｄｄｒ３０、アクセスデータＳｙｓＤａｔａ３２、リードライト種別ＳｙｓＲＤ／ＷＲ３４を受け、メモリアクセスアドレスＭｅｍＡｄｄｒ４０、メモリアクセスデータＭｅｍＤｅｔａ４２、ロウアドレスセット信号ＲＡＳ４４、カラムアドレストセット信号ＣＡＳ４６をメモリ装置２０に向け出力する。 ロウアドレスセット信号ＲＡＳ４４は、メモリアクセスアドレスＭｅｍＡｄｄｒ４０の信号にロウアドレスがセットされていることを示す信号である。カラムドレスセット信号ＲＡＳ４６は、メモリアクセスアドレスＭｅｍＡｄｄｒ４０の信号にカラムアドレスがセットされていることを示す信号である。
【００２７】
メモリ装置２０は、物理的に情報が記憶されているメモリブロック（メモリセルアレイ）２４と、メモリコントローラから通知されたアドレスＭｅｍａｄｄｒ４０に基づきメモリブロック（メモリセルアレイ）２４の物理的な行と列を特定し読み書きするためデコーダ・Ｉ／Ｏ回路２２とを含む。
【００２８】
ここでメモリブロック（メモリセルアレイ）２４はダイナミックＲＡＭで構成されている。またデコーダ・Ｉ／Ｏ回路２２は、メモリブロック（メモリセルアレイ）２４のリフレッシュのタイミングを制御するためのリフレッシュ信号Ｔｒｅｆ５０を出力し、これに基づきメモリブロック（メモリセルアレイ）２４のリフレッシュ制御が行われる。
【００２９】
またデコーダ・Ｉ／Ｏ回路２２は、メモリブロック（メモリセルアレイ）２４に対し、ロウアドレスＲｏｗＡ５２，カラムアドレスＣｏｌＡ５４を出力し、リード要求の場合にはアクセスデータｄＤａｔａ１５６を受け取る。またライト要求の場合にはアクセスデータｄＤａｔａ１５６をメモリブロック（メモリセルアレイ）に対し出力してデータの書き込みを行う。
【００３０】
図２は、本実施の形態のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【００３１】
本実施の形態のメモリシステム１０１は、メモリコントローラ１１０とメモリ装置１２０を含む。メモリコントローラ１１０は、メモリ装置１２０へのアクセス要求を受け、メモリ装置１２０に対するアクセスをコントロールする。
【００３２】
メモリコントローラ１１０は、図示しないＣＰＵやＤＭＡコントローラからのメモリアクセスによりアクセスアドレスＳｙｓＡｄｄｒ３０、アクセスデータＳｙｓＤａｔａ１３２、リードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとる。
【００３３】
また本実施の形態のメモリコントローラ１１０は、コントロール回路１１２とキャッシュタグメモリ１１４とを含む。キャッシュタグメモリ１１４は、コントロール回路と共にキャッシュのタグ部として機能する。
【００３４】
コントロール回路１１２はアクセスアドレスＳｙｓＡｄｄｒ１３０、リードライト種別ＳｙｓＲＤ／ＷＲ１３４に基づき、キャッシュタグメモリ１１４にタグドレス（下位アドレス）Ｔａｇａｄｄｒ１６２，リードライト種別ＴａｇＲｄＷｒ１６４を出力する。
【００３５】
コントロール回路１１２は、リードライト種別ＴａｇＲｄＷｒ１６４を「リード」にしてタグドレス（下位アドレス）Ｔａｇａｄｄｒ１６２を出力することで、タグアドレスに対応する欄（タグ部）に格納されているタグデータ（上位アドレス）ＴａｇＤｅｔａ１６２を受け取ることが出来る。そして、タグデータ（上位アドレス）ＴａｇＤｅｔａ１６２をアクセスアドレスＳｙｓＡｄｄｒ１３０と比較し、キャッシュヒットか否か判断する。タグデータを上位アドレスとし、タグドレスを下位アドレスとするアドレスがアクセスアドレスＳｙｓＡｄｄｒ１３０に一致していたらキャッシュヒットとなる。
【００３６】
そしてコントロール回路１１２は、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０、メモリアクセスデータＭｅｍＤｅｔａ１４２、ロウアドレスセット信号ＲＡＳ１４４、カラムアドレスセット信号ＣＡＳ１４６をメモリ装置１２０に向け出力する。
【００３７】
ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８が、ヒットを示している場合にはアクセスしたいデータがキャッシュ装置のキャッシュデータメモリ１２６にあることを示し、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを示している場合にはアクセスしたいデータがキャッシュ装置のキャッシュデータメモリ１２６にないことを示している。
【００３８】
ロウアドレスセット信号ＲＡＳ１４４は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０の信号にロウアドレスがセットされていることを示す信号である。カラムドレス信号ＲＡＳ１４６は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０の信号にカラムアドレスがセットされていることを示す信号である。
【００３９】
ここでアクセスアドレスがキャッシュヒットした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がヒットを表す信号（例えば’Ｈ’レベルの信号）になり、キャッシュミスした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを表す信号（例えば’Ｌ’レベルの信号）になるようにしてもよい。
【００４０】
またリード要求でアクセスアドレスがキャッシュヒットした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がヒットを表す信号（例えば’Ｈ’レベルの信号）になり、それ以外の場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを表す信号（例えば’Ｌ’レベルの信号）になるようにしてもよい。
【００４１】
またキャッシュヒットした場合には、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０としてデータＲＡＭのアドレスを出力するようにしてもよい。
【００４２】
メモリ装置１２０は、物理的に情報が記憶されているメモリブロック（メモリセルアレイ）１２４と、メモリコントローラから通知されたアドレスＭｅｍａｄｄｒ１４０に基づきメモリブロック（メモリセルアレイ）１２４の物理的な行と列を特定し読み書きするためデコーダ・Ｉ／Ｏ回路１２２と、キャッシュデータを記憶するキャッシュデータメモリ１２６とを含む。
【００４３】
ここでメモリブロック（メモリセルアレイ）１２４ダイナミックＲＡＭで構成されている。またキャッシュデータメモリ１２６とデコーダ・Ｉ／Ｏ回路１２２は、キャッシュのデータ部として機能する。
【００４４】
メモリ装置１２０のデコーダ・Ｉ／Ｏ回路１２２は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０、メモリアクセスデータＭｅｍＤｅｔａ１４２、ロウアドレスセット信号ＲＡＳ１４４、カラムアドレストセット信号ＣＡＳ１４６を受けデコード処理やメモリブロック（メモリセルアレイ）１２４のリフレッシュ制御やキャッシュデータメモリ１２６からの読み出し処理を行う。
【００４５】
デコーダ・Ｉ／Ｏ回路１２２は、キャッシュヒットしていることを示すヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を受け取ると、キャッシュデータメモリ１２６に対し、リードライト種別ｓＲｄＷｒ１７４を「リード」にしてタグドレス（下位アドレス）ｓＡｄｄｒ１７２を出力することで、タグドレスに対応する欄（データ部）に格納されているキャッシュデータｓＤｅｔａ１７０を受け取る。そして、キャッシュデータｓＤｅｔａ１７０をＭｅｍＤａｔａ１４２としてメモリコントローラ１１０に向け出力する。
【００４６】
またデコーダ・Ｉ／Ｏ回路１２２は、キャッシュミスしていることを示すヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を受け取るとセンスアンプを起動し、メモリブロック（メモリセルアレイ）１２４に対し、ロウアドレスＲｏｗＡ５２，カラムアドレスＣｏｌＡ５４を出力し、アクセスデータｄＤａｔａ１５６を受け取る。またライト要求の場合にはアクセスデータｄＤａｔａ１５６をメモリブロック（メモリセルアレイ）１２４に対し出力してデータのアクセスを行う。
【００４７】
さらにデコーダ・Ｉ／Ｏ回路１２２は、所定のタイミングでメモリブロック（メモリセルアレイ）１２４に対し、リフレッシュタイミング制御信号Ｔｒｅｆ１５０を出力する。なお、メモリリードの場合にキャッシュヒットしている場合には、リードデータをキャッシュデータ回路１２６から受け取ると同時にメモリブロック（メモリセルアレイ）１２４のリフレッシュされるようにメモリブロック（メモリセルアレイ）１２４に対し、リフレッシュタイミング制御信号Ｔｒｅｆ１５０を出力する。
【００４８】
図３は、本実施の形態のメモリシステムがキャッシュヒットか否か判断する処理の一例について説明するためのフローチャート図である。
【００４９】
メモリアクセス有りの場合には以下の処理を行う（ステップＳ１０）。メモリアクセス有りの場合とは、例えばメモリコントローラが、ＣＰＵやＤＭＡコントローラからのアクセスアドレスＳｙｓＡｄｄｒ１３０やアクセスデータＳｙｓＤａｔａ１３２やリードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとった場合である。
【００５０】
まずメモリコントローラのコントロール回路は、アクセスアドレスの下位ビットで構成するキャッシュタグメモリのデータを読み出す（ステップＳ２０）。
【００５１】
そしてよみだしたタグデータとアクセスアドレスの上位ビットを比較し、一致している場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｈ’にしてヒット時の動作を開始する（ステップＳ３０，Ｓ４０）。
【００５２】
また不一致の場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｌ’にしてミスヒット時の動作を開始する（ステップＳ３０，Ｓ５０）。
【００５３】
図４は、本実施の形態のメモリシステムのメモリアクセスの処理の一例について説明するためのフローチャート図である。
【００５４】
メモリアクセス有りの場合には以下の処理を行う（ステップＳ１１０）。メモリアクセス有りの場合とは、例えばメモリコントローラが、ＣＰＵやＤＭＡコントローラからのアクセスアドレスＳｙｓＡｄｄｒ１３０やアクセスデータＳｙｓＤａｔａ１３２やリードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとった場合である。
【００５５】
まずメモリコントローラのコントロール回路はキャッシュタグ回路にアクセスしてタグアドレスを読み出し、タグアドレスとアクセスアドレスに基づきキャッシュヒットか否か判断する。例えば図３のフリーチャート図の処理を行いキャッシュヒットか否か判断するようにしてもよい。
【００５６】
次にキャッシュヒットかつリード要求である場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｈ’にして、キャッシュデータアドレスをキャッシュデータメモリに出力しリードデータを受け取ると同時にリフレッシュ動作を行う（ステップ、Ｓ１２０、Ｓ１３０，Ｓ１４０）。例えばキャッシュ装置のデコーダ・Ｉ／Ｏ回路１２２がリードデータを受け取ると同時にリフレッシュ制御タイミング信号を出力することでメモリブロック（メモリセルアレイ）のリフレッシュ動作を行うようにしてもよい。
【００５７】
またキャッシュヒットかつライト要求である場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓを’Ｌ’にして、ロウアドレスをメモリブロック（メモリセルアレイ）に出力し、メモリブロック（メモリセルアレイ）の該当列をアクティブにする（ステップＳ１２０、Ｓ１３０，Ｓ１５０）。
【００５８】
そしてカラムアドレスをメモリブロック（メモリセルアレイ）に出力し、ライトデータをメモリブロック（メモリセルアレイ）に書き込むと同時に、キャッシュメモリアドレスを演算し、キャッシュデータメモリに書き込み、メモリコントローラのタグメモリも更新する（ステップＳ１３０，Ｓ１５０）。
【００５９】
またキャッシュミスである場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓを’Ｌ’にして、ロウアドレスをメモリブロック（メモリセルアレイ）に出力し、メモリブロック（メモリセルアレイ）の該当列をアクティブにする（ステップＳ１２０、Ｓ１７０）。
【００６０】
そしてキャッシュミスであって、リード要求である場合にはカラムアドレスをメモリブロックに出力しアクセスデータをメモリブロックから受け取り、キャッシュデータメモリにも書き込み、タグメモリも更新する（ステップＳ１８０，Ｓ１９０）。
【００６１】
またキャッシュミスであって、ライト要求である場合にはカラムアドレスをメモリブロックに出力しアクセスデータをメモリブロックに書き込み、キャッシュデータメモリにも書き込み、タグメモリも更新する（ステップＳ１８０，Ｓ２００）。
【００６２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６３】
例えば本実施の形態では、メモリブロックがＤＲＡＭである場合を例にとり説明したがこれに限られない。たとえばメモリブロックが、ＳＲＡＭや、ＲＯＭ、フラッシュＲＯＭ等ＤＲＡＭ以外である場合でもよい。
【００６４】
また本実施の形態では、キャッシュタグメモリ又はキャッシュデータメモリがＳＲＡＭで構成されている場合を例にとり説明したがこれに限られない。例えばキャッシュタグメモリ及びキャッシュデータメモリが、ＤＲＡＭや、ＲＯＭ、フラッシュＲＯＭ等ＳＲＡＭ以外である場合でもよい。
【図面の簡単な説明】
【図１】従来のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【図２】本実施の形態のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【図３】本実施の形態のメモリシステムがキャッシュヒットか否か判断する処理の一例について説明するためのフローチャート図である。
【図４】本実施の形態のメモリシステムのメモリアクセスの処理の一例について説明するためのフローチャート図である。
【符号の説明】
１０１ メモリシステム
１１０ メモリコントローラ
１１２ コントロール回路
１１４ キャッシュタグメモリ
１２０ メモリ装置
１２２ デコーダ・Ｉ／Ｏ回路
１２４ メモリブロック（メモリセルアレイ）
１２６ キャッシュデータメモリ
【発明の属する技術分野】
本発明はメモリ装置とメモリコントローラを含むメモリシステムに関する。
【０００２】
【背景技術及び発明が解決しようとする課題】
現状のダイナミックラムやフラッシュメモリはコマンドを受けつけた後に遅いメモリセルからデータを読み出すために遅く、大容量のメモリセルアクセスするために消費電力も大きい。特にダイナミックＲＡＭにおいては、メモリをアクセスするたびにセンスアンプが起動されていたので、消費電力が大きくなる。
【０００３】
またスタティックＲＡＭは、ダイナミックＲＡＭに比べ高速動作が可能であるが製造コストが高くなり、基板面積も大きくなってしまうという問題点があった。
【０００４】
本発明は以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、低コストで高速、低消費電力なメモリシステムを提供することである。
【０００５】
【課題を解決するための手段】
（１）本発明は、メモリ装置とメモリコントローラを含むメモリシステムであって、
前記メモリコントローラは、
キャッシュのタグ部として機能するキャッシュタグメモリと、
キャッシュタグメモリに保持されているタグアドレス及びアクセスアドレスに基づきキャッシュヒットか否か判断し、判断結果信号を出力する回路とを含み、
前記メモリ装置は、
キャッシュのデータ部として機能するキャッシュデータメモリと、
前記判断結果信号を受け、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しデータをアクセスする回路とを含むことを特徴とする。
【０００６】
前記メモリ装置は、前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするようにしてもよい。
【０００７】
またアクセス要求がライトアクセス要求である場合に、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しアクセスデータを書き込むと同時に、メモリ装置のメモリセルアレイにアクセスデータを書き込む回路とを含むようにしてもよい。
【０００８】
また前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするとともに、アクセスデータをメモリ装置のキャッシュデータメモリに対し格納する回路をメモリ装置が含むようにし、格納結果を反映してメモリコントローラのキャッシュタグメモリを更新する回路をメモリコントローラが含むようにしてもよい。
【０００９】
ここで例えばキャッシュタグメモリとキャッシュデータメモリの両方をキャッシュ装置に持たせるとメモリコントローラからメモリ装置に対し常にロウアドレスとカラムアドレスの２つのアドレスを渡すため２クロック必要となり動作が遅くなる。
【００１０】
ところが本発明によればキャッシュヒット時にはメモリコントローラからメモリ装置に対しカラムアドレスのみ出力することでメモリ装置のキャッシュデータメモリからデータを読み出すことが出来る。従ってより高速なメモリアクセスを実現することが出来る。
【００１１】
またメモリコントローラにキャッシュタグメモリとキャッシュデータメモリの両方を実装すると、メモリコントローラの実装面積がおおきくなり高価になる。
【００１２】
ところが本発明によればキャッシュデータメモリをコストの低いメモリ装置のほうに持たせることによりメモリコントローラの実装面積の増加と製造コストの増加を防止することが出来る。
【００１３】
また本発明によればリード要求でキャッシュヒットの場合にはメモリセルアレイを読む必要がないので、高速なアクセス処理を行うことが出来る。またメモリセルアレイに比べキャッシュデータメモリが小さいので、読み出し時の消費電力が少なくて済む。
【００１４】
特にメモリセルアレイがＤＲＡＭで構成されている場合には、リード要求でキャッシュヒットの場合にセンスアンプメモリセルアレイを読む必要がないため、消費電力を低く押さえることが出来る。
【００１５】
このように本発明によれば低コストで高速、低消費電力なメモリシステム、半導体集積回路装置を提供することが出来る。
【００１６】
（２）本発明のメモリシステムは、
前記メモリ装置が、
アクセス要求がライトアクセス要求である場合に、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しアクセスデータを書き込むと同時に、メモリ装置のメモリセルアレイにアクセスデータを書き込む回路と、
前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするとともに、アクセスデータをメモリ装置のキャッシュデータメモリに対し格納する回路とをさらに含み、
前記メモリコントローラが、
キャッシュデータメモリの更新状況を反映してキャッシュタグメモリを更新する回路を含むことを特徴とする。
【００１７】
（３）本発明のメモリシステムは、
メモリコントローラの前記キャッシュタグメモリ及びメモリ装置のキャッシュデータメモリをスタティックＲＡＭで構成し、メモリ装置のメモリセルアレイをダイナミックＲＡＭで構成することを特徴とする。
【００１８】
本発明によればＤＲＡＭで構成されたメモリセルアレイの読み出しを回数を減らすことがえきるため、センスアンプの作動回数が減り消費電力を低く抑えることができ、またヒット時にはＳＲＡＭから読み出せるので高速動作が可能になる。
【００１９】
（４）本発明のメモリシステムは、
前記メモリ装置のメモリセルアレイはダイナミックＲＡＭで構成され、
前記判断結果信号に基づいて、前記メモリセルアレイのリフレッシュのタイミングを制御する回路を含むことを特徴とする。
【００２０】
例えばメモリセルアレイがリフレッシュのタイミングをとるためのリフレッシュカウンターを制御するようにしてもよい。
【００２１】
本発明によれば、メモリ装置のメモリセルアレイにアクセスしていないタイミングでリフレッシュをおこなうことが出来るので、メモリアクセスの高速化を図ることが出来る。
【００２２】
（５）本発明のメモリシステムは、
前記メモリ装置のメモリセルアレイをダイナミックＲＡＭ、ＲＯＭ、フラッシュＲＯＭのいずれかを用いて構成することを特徴とする。
【００２３】
【発明の実施の形態】
以下、本発明の好適な実施形態について図面を用いて詳細に説明する。
【００２４】
図１は、従来のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【００２５】
従来のメモリシステム１は、メモリコントローラ１０とメモリ装置２０を含む。メモリコントローラ１０は、メモリ装置へのアクセス要求を受け、メモリ装置に対するアクセスをコントロールする。
【００２６】
メモリコントローラ１０は、図示しないＣＰＵやＤＭＡコントローラからのメモリアクセスによりアクセスアドレスＳｙｓＡｄｄｒ３０、アクセスデータＳｙｓＤａｔａ３２、リードライト種別ＳｙｓＲＤ／ＷＲ３４を受け、メモリアクセスアドレスＭｅｍＡｄｄｒ４０、メモリアクセスデータＭｅｍＤｅｔａ４２、ロウアドレスセット信号ＲＡＳ４４、カラムアドレストセット信号ＣＡＳ４６をメモリ装置２０に向け出力する。 ロウアドレスセット信号ＲＡＳ４４は、メモリアクセスアドレスＭｅｍＡｄｄｒ４０の信号にロウアドレスがセットされていることを示す信号である。カラムドレスセット信号ＲＡＳ４６は、メモリアクセスアドレスＭｅｍＡｄｄｒ４０の信号にカラムアドレスがセットされていることを示す信号である。
【００２７】
メモリ装置２０は、物理的に情報が記憶されているメモリブロック（メモリセルアレイ）２４と、メモリコントローラから通知されたアドレスＭｅｍａｄｄｒ４０に基づきメモリブロック（メモリセルアレイ）２４の物理的な行と列を特定し読み書きするためデコーダ・Ｉ／Ｏ回路２２とを含む。
【００２８】
ここでメモリブロック（メモリセルアレイ）２４はダイナミックＲＡＭで構成されている。またデコーダ・Ｉ／Ｏ回路２２は、メモリブロック（メモリセルアレイ）２４のリフレッシュのタイミングを制御するためのリフレッシュ信号Ｔｒｅｆ５０を出力し、これに基づきメモリブロック（メモリセルアレイ）２４のリフレッシュ制御が行われる。
【００２９】
またデコーダ・Ｉ／Ｏ回路２２は、メモリブロック（メモリセルアレイ）２４に対し、ロウアドレスＲｏｗＡ５２，カラムアドレスＣｏｌＡ５４を出力し、リード要求の場合にはアクセスデータｄＤａｔａ１５６を受け取る。またライト要求の場合にはアクセスデータｄＤａｔａ１５６をメモリブロック（メモリセルアレイ）に対し出力してデータの書き込みを行う。
【００３０】
図２は、本実施の形態のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【００３１】
本実施の形態のメモリシステム１０１は、メモリコントローラ１１０とメモリ装置１２０を含む。メモリコントローラ１１０は、メモリ装置１２０へのアクセス要求を受け、メモリ装置１２０に対するアクセスをコントロールする。
【００３２】
メモリコントローラ１１０は、図示しないＣＰＵやＤＭＡコントローラからのメモリアクセスによりアクセスアドレスＳｙｓＡｄｄｒ３０、アクセスデータＳｙｓＤａｔａ１３２、リードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとる。
【００３３】
また本実施の形態のメモリコントローラ１１０は、コントロール回路１１２とキャッシュタグメモリ１１４とを含む。キャッシュタグメモリ１１４は、コントロール回路と共にキャッシュのタグ部として機能する。
【００３４】
コントロール回路１１２はアクセスアドレスＳｙｓＡｄｄｒ１３０、リードライト種別ＳｙｓＲＤ／ＷＲ１３４に基づき、キャッシュタグメモリ１１４にタグドレス（下位アドレス）Ｔａｇａｄｄｒ１６２，リードライト種別ＴａｇＲｄＷｒ１６４を出力する。
【００３５】
コントロール回路１１２は、リードライト種別ＴａｇＲｄＷｒ１６４を「リード」にしてタグドレス（下位アドレス）Ｔａｇａｄｄｒ１６２を出力することで、タグアドレスに対応する欄（タグ部）に格納されているタグデータ（上位アドレス）ＴａｇＤｅｔａ１６２を受け取ることが出来る。そして、タグデータ（上位アドレス）ＴａｇＤｅｔａ１６２をアクセスアドレスＳｙｓＡｄｄｒ１３０と比較し、キャッシュヒットか否か判断する。タグデータを上位アドレスとし、タグドレスを下位アドレスとするアドレスがアクセスアドレスＳｙｓＡｄｄｒ１３０に一致していたらキャッシュヒットとなる。
【００３６】
そしてコントロール回路１１２は、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０、メモリアクセスデータＭｅｍＤｅｔａ１４２、ロウアドレスセット信号ＲＡＳ１４４、カラムアドレスセット信号ＣＡＳ１４６をメモリ装置１２０に向け出力する。
【００３７】
ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８が、ヒットを示している場合にはアクセスしたいデータがキャッシュ装置のキャッシュデータメモリ１２６にあることを示し、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを示している場合にはアクセスしたいデータがキャッシュ装置のキャッシュデータメモリ１２６にないことを示している。
【００３８】
ロウアドレスセット信号ＲＡＳ１４４は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０の信号にロウアドレスがセットされていることを示す信号である。カラムドレス信号ＲＡＳ１４６は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０の信号にカラムアドレスがセットされていることを示す信号である。
【００３９】
ここでアクセスアドレスがキャッシュヒットした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がヒットを表す信号（例えば’Ｈ’レベルの信号）になり、キャッシュミスした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを表す信号（例えば’Ｌ’レベルの信号）になるようにしてもよい。
【００４０】
またリード要求でアクセスアドレスがキャッシュヒットした場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がヒットを表す信号（例えば’Ｈ’レベルの信号）になり、それ以外の場合にはヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８がミスを表す信号（例えば’Ｌ’レベルの信号）になるようにしてもよい。
【００４１】
またキャッシュヒットした場合には、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０としてデータＲＡＭのアドレスを出力するようにしてもよい。
【００４２】
メモリ装置１２０は、物理的に情報が記憶されているメモリブロック（メモリセルアレイ）１２４と、メモリコントローラから通知されたアドレスＭｅｍａｄｄｒ１４０に基づきメモリブロック（メモリセルアレイ）１２４の物理的な行と列を特定し読み書きするためデコーダ・Ｉ／Ｏ回路１２２と、キャッシュデータを記憶するキャッシュデータメモリ１２６とを含む。
【００４３】
ここでメモリブロック（メモリセルアレイ）１２４ダイナミックＲＡＭで構成されている。またキャッシュデータメモリ１２６とデコーダ・Ｉ／Ｏ回路１２２は、キャッシュのデータ部として機能する。
【００４４】
メモリ装置１２０のデコーダ・Ｉ／Ｏ回路１２２は、メモリアクセスアドレスＭｅｍＡｄｄｒ１４０、メモリアクセスデータＭｅｍＤｅｔａ１４２、ロウアドレスセット信号ＲＡＳ１４４、カラムアドレストセット信号ＣＡＳ１４６を受けデコード処理やメモリブロック（メモリセルアレイ）１２４のリフレッシュ制御やキャッシュデータメモリ１２６からの読み出し処理を行う。
【００４５】
デコーダ・Ｉ／Ｏ回路１２２は、キャッシュヒットしていることを示すヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を受け取ると、キャッシュデータメモリ１２６に対し、リードライト種別ｓＲｄＷｒ１７４を「リード」にしてタグドレス（下位アドレス）ｓＡｄｄｒ１７２を出力することで、タグドレスに対応する欄（データ部）に格納されているキャッシュデータｓＤｅｔａ１７０を受け取る。そして、キャッシュデータｓＤｅｔａ１７０をＭｅｍＤａｔａ１４２としてメモリコントローラ１１０に向け出力する。
【００４６】
またデコーダ・Ｉ／Ｏ回路１２２は、キャッシュミスしていることを示すヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を受け取るとセンスアンプを起動し、メモリブロック（メモリセルアレイ）１２４に対し、ロウアドレスＲｏｗＡ５２，カラムアドレスＣｏｌＡ５４を出力し、アクセスデータｄＤａｔａ１５６を受け取る。またライト要求の場合にはアクセスデータｄＤａｔａ１５６をメモリブロック（メモリセルアレイ）１２４に対し出力してデータのアクセスを行う。
【００４７】
さらにデコーダ・Ｉ／Ｏ回路１２２は、所定のタイミングでメモリブロック（メモリセルアレイ）１２４に対し、リフレッシュタイミング制御信号Ｔｒｅｆ１５０を出力する。なお、メモリリードの場合にキャッシュヒットしている場合には、リードデータをキャッシュデータ回路１２６から受け取ると同時にメモリブロック（メモリセルアレイ）１２４のリフレッシュされるようにメモリブロック（メモリセルアレイ）１２４に対し、リフレッシュタイミング制御信号Ｔｒｅｆ１５０を出力する。
【００４８】
図３は、本実施の形態のメモリシステムがキャッシュヒットか否か判断する処理の一例について説明するためのフローチャート図である。
【００４９】
メモリアクセス有りの場合には以下の処理を行う（ステップＳ１０）。メモリアクセス有りの場合とは、例えばメモリコントローラが、ＣＰＵやＤＭＡコントローラからのアクセスアドレスＳｙｓＡｄｄｒ１３０やアクセスデータＳｙｓＤａｔａ１３２やリードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとった場合である。
【００５０】
まずメモリコントローラのコントロール回路は、アクセスアドレスの下位ビットで構成するキャッシュタグメモリのデータを読み出す（ステップＳ２０）。
【００５１】
そしてよみだしたタグデータとアクセスアドレスの上位ビットを比較し、一致している場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｈ’にしてヒット時の動作を開始する（ステップＳ３０，Ｓ４０）。
【００５２】
また不一致の場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｌ’にしてミスヒット時の動作を開始する（ステップＳ３０，Ｓ５０）。
【００５３】
図４は、本実施の形態のメモリシステムのメモリアクセスの処理の一例について説明するためのフローチャート図である。
【００５４】
メモリアクセス有りの場合には以下の処理を行う（ステップＳ１１０）。メモリアクセス有りの場合とは、例えばメモリコントローラが、ＣＰＵやＤＭＡコントローラからのアクセスアドレスＳｙｓＡｄｄｒ１３０やアクセスデータＳｙｓＤａｔａ１３２やリードライト種別ＳｙｓＲＤ／ＷＲ１３４を受けとった場合である。
【００５５】
まずメモリコントローラのコントロール回路はキャッシュタグ回路にアクセスしてタグアドレスを読み出し、タグアドレスとアクセスアドレスに基づきキャッシュヒットか否か判断する。例えば図３のフリーチャート図の処理を行いキャッシュヒットか否か判断するようにしてもよい。
【００５６】
次にキャッシュヒットかつリード要求である場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓ１４８を’Ｈ’にして、キャッシュデータアドレスをキャッシュデータメモリに出力しリードデータを受け取ると同時にリフレッシュ動作を行う（ステップ、Ｓ１２０、Ｓ１３０，Ｓ１４０）。例えばキャッシュ装置のデコーダ・Ｉ／Ｏ回路１２２がリードデータを受け取ると同時にリフレッシュ制御タイミング信号を出力することでメモリブロック（メモリセルアレイ）のリフレッシュ動作を行うようにしてもよい。
【００５７】
またキャッシュヒットかつライト要求である場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓを’Ｌ’にして、ロウアドレスをメモリブロック（メモリセルアレイ）に出力し、メモリブロック（メモリセルアレイ）の該当列をアクティブにする（ステップＳ１２０、Ｓ１３０，Ｓ１５０）。
【００５８】
そしてカラムアドレスをメモリブロック（メモリセルアレイ）に出力し、ライトデータをメモリブロック（メモリセルアレイ）に書き込むと同時に、キャッシュメモリアドレスを演算し、キャッシュデータメモリに書き込み、メモリコントローラのタグメモリも更新する（ステップＳ１３０，Ｓ１５０）。
【００５９】
またキャッシュミスである場合には、ヒットミス信号Ｈｉｔ／Ｍｉｓｓを’Ｌ’にして、ロウアドレスをメモリブロック（メモリセルアレイ）に出力し、メモリブロック（メモリセルアレイ）の該当列をアクティブにする（ステップＳ１２０、Ｓ１７０）。
【００６０】
そしてキャッシュミスであって、リード要求である場合にはカラムアドレスをメモリブロックに出力しアクセスデータをメモリブロックから受け取り、キャッシュデータメモリにも書き込み、タグメモリも更新する（ステップＳ１８０，Ｓ１９０）。
【００６１】
またキャッシュミスであって、ライト要求である場合にはカラムアドレスをメモリブロックに出力しアクセスデータをメモリブロックに書き込み、キャッシュデータメモリにも書き込み、タグメモリも更新する（ステップＳ１８０，Ｓ２００）。
【００６２】
なお、本発明は本実施形態に限定されず、本発明の要旨の範囲内で種々の変形実施が可能である。
【００６３】
例えば本実施の形態では、メモリブロックがＤＲＡＭである場合を例にとり説明したがこれに限られない。たとえばメモリブロックが、ＳＲＡＭや、ＲＯＭ、フラッシュＲＯＭ等ＤＲＡＭ以外である場合でもよい。
【００６４】
また本実施の形態では、キャッシュタグメモリ又はキャッシュデータメモリがＳＲＡＭで構成されている場合を例にとり説明したがこれに限られない。例えばキャッシュタグメモリ及びキャッシュデータメモリが、ＤＲＡＭや、ＲＯＭ、フラッシュＲＯＭ等ＳＲＡＭ以外である場合でもよい。
【図面の簡単な説明】
【図１】従来のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【図２】本実施の形態のメモリシステムのメモリコントローラとメモリ装置の構成を示すブロック図である。
【図３】本実施の形態のメモリシステムがキャッシュヒットか否か判断する処理の一例について説明するためのフローチャート図である。
【図４】本実施の形態のメモリシステムのメモリアクセスの処理の一例について説明するためのフローチャート図である。
【符号の説明】
１０１ メモリシステム
１１０ メモリコントローラ
１１２ コントロール回路
１１４ キャッシュタグメモリ
１２０ メモリ装置
１２２ デコーダ・Ｉ／Ｏ回路
１２４ メモリブロック（メモリセルアレイ）
１２６ キャッシュデータメモリ
Claims (5)
- メモリ装置とメモリコントローラを含むメモリシステムであって、
前記メモリコントローラは、
キャッシュのタグ部として機能するキャッシュタグメモリと、
キャッシュタグメモリに保持されているタグアドレス及びアクセスアドレスに基づきキャッシュヒットか否か判断し、判断結果信号を出力する回路とを含み、
前記メモリ装置は、
キャッシュのデータ部として機能するキャッシュデータメモリと、
前記判断結果信号を受け、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しデータをアクセスする回路とを含むことを特徴とするメモリシステム。 - 請求項１において、
前記メモリ装置は、
アクセス要求がライトアクセス要求である場合に、前記判断結果信号がキャッシュヒットを示している場合には、メモリ装置のキャッシュデータメモリに対しアクセスデータを書き込むと同時に、メモリ装置のメモリセルアレイにアクセスデータを書き込む回路と、
前記判断結果信号がキャッシュミスであることを示している場合にはメモリ装置のメモリセルアレイに対しデータをアクセスするとともに、アクセスデータをメモリ装置のキャッシュデータメモリに対し格納する回路とをさらに含み、
前記メモリコントローラは、
キャッシュデータメモリの更新状況を反映してキャッシュタグメモリを更新する回路を含むことを特徴とするメモリシステム。 - 請求項１乃至２のいずれかにおいて、
メモリコントローラの前記キャッシュタグメモリ及びメモリ装置のキャッシュデータメモリをスタティックＲＡＭで構成し、メモリ装置のメモリセルアレイをダイナミックＲＡＭで構成することを特徴とするメモリシステム。 - 請求項１乃至３のいずれかにおいて、
前記メモリ装置のメモリセルアレイはダイナミックＲＡＭで構成され、
前記判断結果信号に基づいて、前記メモリセルアレイのリフレッシュのタイミングを制御する回路を含むことを特徴とするメモリシステム。 - 請求項１乃至４のいずれかにおいて、
前記メモリ装置のメモリセルアレイをダイナミックＲＡＭ、ＲＯＭ、フラッシュＲＯＭのいずれかを用いて構成することを特徴とするメモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202158A JP2004046481A (ja) | 2002-07-11 | 2002-07-11 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002202158A JP2004046481A (ja) | 2002-07-11 | 2002-07-11 | 半導体集積回路装置 |
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|---|---|
| JP2004046481A true JP2004046481A (ja) | 2004-02-12 |
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ID=31708427
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|---|---|---|---|
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| JP (1) | JP2004046481A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235182A (ja) * | 2004-02-16 | 2005-09-02 | Samsung Electronics Co Ltd | 不揮発性メモリを制御するためのコントローラ |
-
2002
- 2002-07-11 JP JP2002202158A patent/JP2004046481A/ja not_active Withdrawn
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