JP5143698B2 - 混合ビニングメモリによるヒストグラムの生成 - Google Patents
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Claims (18)
- 被試験デバイス(DUT)からのヒストグラムデータを収集するための装置であって、
前記DUTからのデジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにリード・モディファイ・ライト(RMW)サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積する第1のメモリと、
前記DUTからの前記デジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにRMWサイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積する第2のメモリと、
前記第1および第2のメモリに結合されて、前記DUTからの前記デジタル出力を受信し、試験期間中の前記デジタル出力の予測発生数に基づき、前記第1のメモリまたは前記第2のメモリに前記デジタル出力を選択的に送るデコーダと、
を備え、
前記第1のメモリは、前記第2のメモリよりアドレス指定可能な場所は少ないが、前記第2のメモリより高いカウント数を格納できる、
装置。 - 前記デコーダは、前記試験期間中の発生数が高いことが予測される前記デジタル出力については、前記デジタル出力を前記第1のメモリに送り、前記試験期間中の発生数が低いことが予測される前記デジタル出力については、前記デジタル出力を前記第2のメモリに送る、請求項1に記載の装置。
- 前記第1のメモリは、高速アクセスメモリであり、前記第2のメモリは、低速アクセスメモリである、請求項1または請求項2に記載の装置。
- 前記第1のメモリは集積回路の内部にあり、前記第2のメモリは、前記集積回路の外部にある、請求項1から請求項3の何れか一項に記載の装置。
- 前記デコーダは、DUTのタイプ、または、前記DUTに与えられる入力信号のタイプにより決定される前記デジタル出力の予測される発生数に基づき、前記デジタル出力を前記第1のメモリまたは前記第2のメモリに送ることができるようプログラムされる、請求項1から請求項4の何れか一項に記載の装置。
- 前記DUTは、アナログデジタル変換器(ADC)であり、前記ADCへの入力は、正弦波であり、前記デコーダは、前記正弦波の変曲点に対応する最低および最高デジタル出力のための前記第1のメモリに前記デジタル出力を送り、他のすべてのデジタル出力のための前記第2のメモリに前記デジタル出力を送る、請求項1から請求項5の何れか一項に記載の装置。
- 請求項1から請求項6の何れか一項に記載の装置を備える試験サイト。
- 請求項7に記載の試験サイトを備える試験システム。
- 被試験デバイス(DUT)からのヒストグラムデータを収集する装置であって、
2つ以上のメモリと、
前記2つ以上のメモリに結合されるデコーダと、を備え、
前記2つ以上のメモリのそれぞれは、前記DUTからのデジタル出力をアドレスとして受信し、前記アドレスに格納されたカウントにリード・モディファイ・ライト(RMW)サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積し、
前記2つ以上のメモリのうち少なくとも1つのメモリは、他のメモリよりアドレス指定可能な場所は少ないが、前記他のメモリより高いカウント数を格納でき、
前記デコーダは、前記DUTからの前記デジタル出力を受信し、試験期間中の前記デジタル出力の予測される発生数に基づき、前記2つ以上のメモリの1つに前記デジタル出力を選択的に送る、
装置。 - 前記デコーダは、前記DUTのタイプまたは前記DUTに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記2つ以上のメモリの1つに送ることができるようプログラムされる、請求項9に記載の装置。
- 被試験デバイス(DUT)からのヒストグラムデータを収集する方法であって、
前記DUTからのデジタル出力を受信し、試験期間中の前記デジタル出力の予測される発生数に基づき、第1のメモリまたは第2のメモリのアドレスに前記デジタル出力を選択的に送ることと、
前記アドレスに格納されたカウントにリード・モディファイ・ライト(RMW)サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積することと、
を含む方法であって、
前記第1のメモリは、前記第2のメモリよりアドレス指定可能な場所は少ないが、前記第2のメモリより高いカウント数を格納できる、
方法。 - 前記試験期間中の発生数が高いことが予測される前記デジタル出力については、前記デジタル出力を前記第1のメモリに送り、かつ、前記試験期間中の発生数が低いことが予測される前記デジタル出力については、前記デジタル出力を前記第2のメモリに送ることをさらに含む、請求項11に記載の方法。
- 前記第1のメモリは、高速アクセスメモリであり、前記第2のメモリは、低速アクセスメモリである、請求項11または請求項12に記載の方法。
- 前記第1のメモリは集積回路の内部にあり、前記第2のメモリは、前記集積回路の外部にある、請求項11から請求項13の何れか一項に記載の方法。
- DUTのタイプまたは前記DUTに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記第1のメモリまたは前記第2のメモリに送ることをさらに含む、請求項11から請求項14の何れか一項に記載の方法。
- 前記DUTは、アナログデジタル変換器(ADC)であり、前記ADCへの入力は、正弦波であり、前記正弦波の変曲点に対応する最低および最高デジタル出力のための前記第1のメモリに前記デジタル出力を送り、かつ、他のすべてのデジタル出力のための前記第2のメモリに前記デジタル出力を送ることをさらに含む、請求項11から請求項15の何れか一項に記載の方法。
- 被試験デバイス(DUT)からのヒストグラムデータを収集する方法であって、
前記DUTからデジタル出力を受信することと、
前記デジタル出力の予測される発生数に基づき、2つ以上のメモリのうちの1つのアドレスラインに前記デジタル出力を選択的に送ることと、
前記アドレスに格納されたカウントにリード・モディファイ・ライト(RMW)サイクルを実行して、デジタル出力の特定のマルチビット出力の発生数を蓄積することと、
を含み、
前記2つ以上のメモリのうち少なくとも1つのメモリは、他のメモリよりアドレス指定可能な場所は少ないが、前記他のメモリより高いカウント数を格納する、
方法。 - 前記DUTのタイプ、または、前記DUTに与えられる入力信号のタイプにより決定される前記デジタル出力の前記予測される発生数に基づき、前記デジタル出力を前記2つ以上のメモリの1つに送ることをさらに含む、請求項17に記載の方法。
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