JP4456686B2 - 選択デバイス、遅延デバイス及び試験装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、試験対象となる半導体デバイス等の電気部品の動作試験を行うための試験装置、並びに、例えば試験装置に使用される選択デバイス及び遅延デバイスに関する。
【０００２】
【従来の技術】
近年、機能が急速に複雑化されているＣＰＵ（Central Processing Unit）や、集積度（メモリ容量）が急激に拡大されている半導体メモリに代表される半導体デバイスの動作試験を行う試験装置の需要が高まってきている。このような試験装置においては、動作対象の半導体デバイスに入力される試験パターンに対して所望の遅延時間を与える遅延デバイスが用いられている。
【０００３】
図１は、従来の試験装置に備えられている遅延デバイスの基本構成を示すブロック図である。遅延デバイス３１は、外部から入力される基準クロックに従って、試験パターン信号に含まれている種々の信号に、外部から入力される指示信号により指示された遅延時間を与えて、当該遅延させた試験データを試験対象の半導体デバイスに印加する。
【０００４】
図示しない制御部は試験パターン信号を遅延させる時間を指示する指示信号（例えば、ｌビット構成）を生成し、遅延デバイス３１の選択デバイスの一例であるリニアライズメモリ（ＬＮＭという）３２２に入力する。ＬＮＭ３２２は、入力された指示信号に対応するデータ（例えば、ｎビット構成）を各セレクタ（３１１、３１２、３１３等）のセレクト端子Ｓに出力する。
【０００５】
各セレクタ（３１１、３１２、３１３等）は、ＬＮＭ３２２から入力されたデータに応じて、各遅延素子（３０１、３０２、３０３等）を通過した試験パターン信号、又は通過しない試験パターン信号のいずれかを選択して後段に出力する。これにより、パターン発生器から種々の信号が出力されてから、試験パターン信号が試験対象の半導体デバイスに印加するまでの遅延時間を調整することができる。例えば、１、２、…７の７種類に遅延時間を調整する場合には、遅延時間１、２、４の３個の遅延素子を用いて組み合わせるようにすればよい。
【０００６】
しかしながら、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等によって、遅延素子３０１、３０２、３０３等により信号に実際に与えられる遅延時間と設計した遅延時間との間に誤差を生じる問題がある。したがって、上記のような必要最低限の構成では、所望の遅延時間に調整することは難しい。
【０００７】
そこで、実際には、遅延時間の重みの異なる複数の遅延素子を用意しておくようにして、遅延時間の調整に冗長度を持たせる方法が取られている。この方法では、例えば、１、２、…、７の７種類に遅延時間を調整するときには、遅延時間１、１．５、２．２５、３．３８、５．０６というように、順に１．５倍の遅延時間を生じさせる複数の遅延素子を備えておき、遅延素子により生じる実際の誤差を含む遅延時間を考慮した上で、所望する遅延時間に一番近い遅延素子の組合せを選択して使用している。このような所望の遅延時間を発生させるための遅延素子３０１、３０２、３０３等の最適な組み合わせに関するデータはＬＮＭ３２２に書き込まれている。
【０００８】
図２は、従来の遅延デバイスに備えられているＬＮＭ３２２に記憶されているデータの概念図である。ＬＮＭ３２２はレジスタメモリで構成されており、ＬＮＭ３２２に入力される遅延時間指示信号に含まれている遅延指示時間を意味するアドレスと、当該所定の遅延時間を生じさせるために使用する遅延素子の組合せに関するデータを記憶している。アドレスは、例えば、ｌビットで構成されており、アドレスが大きい領域（図中の下側）になるほど遅延指示時間が大きいデータに対応している。遅延素子の組合せに関するデータは、例えば、ｎビットで構成され、各ビットが遅延素子毎に対応しており、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
【０００９】
このデータにおいて、最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。これらのデータは、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等による誤差を解消するために、例えば、試験装置のイニシャライズ時に所望の遅延時間に一番近い遅延時間を得ることができる遅延素子の組合せを示すデータに書き換えられている。
【００１０】
【発明が解決しようとする課題】
ＬＮＭ３２２に書き込まれているデータについて考察することとする。データを書き換えの点から考察すると、ＬＮＭ３２２の記憶領域は、アドレスが比較的小さく、且つ最上位ビットＭＳＢ近傍である記憶領域Ａと、アドレスが比較的大きく、且つ最上位ビットＭＳＢ近傍である記憶領域Ｂと、上記以外の記憶領域Ｃとに大別することができる。
【００１１】
記憶領域Ａには、少ない遅延時間を生じさせる設定において各遅延素子が有する遅延時間のばらつきを考慮しても使用することのない、長い遅延時間を発生させる遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子における遅延時間が想定値より小さかった場合においても常に、使用しないことを示す情報、すなわち”０”に設定されている。
【００１２】
記憶領域Ｂには、長い遅延時間を生じさせる設定において常に使用される長い遅延時間を発生させる遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子における遅延時間が想定値より大きかった場合においても常に、使用することを示す情報、すなわち”１”に設定されている。記憶領域Ｃには、上記以外の遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子が有する遅延時間の想定値に対する誤差の大きさに応じて、使用することを示す情報、又は使用しないことを示す情報のいずれかが設定される。
【００１３】
このように、従来の選択デバイスの一例のＬＮＭにおいては、データのビット情報が常に一定な部分についても書き換え可能なレジスタメモリを使用しているために、レジスタメモリを有効に利用していないという問題がある。また、全てのデータを記憶するためにレジスタメモリを用いているために、このレジスタメモリを備えている、選択デバイス、遅延デバイス及び試験装置のサイズを小型化する場合において限界があるという問題がある。
【００１４】
本発明は、上記した従来の事情に鑑みてなされたもので、書き換え可能なメモリを有効に利用でき、また、デバイス及び装置のサイズを小型化することのできる選択デバイス、遅延デバイス及び試験装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の一実施の形態に係る選択デバイスは、入力信号に対応する出力データを複数の遅延データから選択して出力する選択デバイスであって、複数の遅延データを構成する一部のビット情報を固定して出力する固定論理値出力回路と、複数の遅延データを構成する前記一部のビット情報以外の残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から入力信号に対応するデータを選択して出力する選択出力回路とを備えたことを特徴とする。
【００１６】
固定論理値出力回路は、論理値ロー（Ｌｏｗ）及び論理値ハイ（Ｈｉｇｈ）を出力し、選択出力回路は、論理値Ｌｏｗ、論理値Ｈｉｇｈ及び書き換え可能メモリから出力されたビット情報から入力信号に対応するデータを選択して出力するようにしてもよい。また、固定論理値出力回路は、入力信号の最上位ビットを用いた論理演算により論理値ロー又は論理値ハイを出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から入力信号に対応するデータの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。
【００１７】
また、上記課題を解決するために、本発明の一実施の形態に係る遅延デバイスは、遅延対象信号を指示信号に従って遅延させて出力する遅延デバイスであって、
遅延対象信号を遅延させる要素遅延時間が異なる複数の遅延素子と、遅延対象信号を所望の時間遅延させる際に使用する遅延素子を特定する複数の遅延データの一部のビット情報を固定して出力する固定論理値出力回路と、複数の遅延データにおける前記一部のビット情報以外の残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能なメモリが記憶するビット情報から、指示信号に指示された時間遅延させる際に使用する遅延素子を特定する出力データを選択して出力する選択出力回路と、出力データにより特定される遅延素子を使用して遅延対象信号を遅延させて出力する論理回路とを備えたことを特徴とする。
【００１８】
出力データは、使用する複数の前記遅延素子を特定する情報を有し、論理回路は、出力データに含まれている複数の遅延素子を使用することにより遅延対象信号を遅延させて出力するようにしてもよい。また、固定論理値出力回路は、論理値ロー及び論理値ハイを出力し、選択出力回路は、論理値ロー、論理値ハイ及び書き換え可能メモリから出力されたビット情報から指示信号に対応するビット情報を選択して出力データとして出力するようにしてもよい。
【００１９】
また、固定論理値出力回路は、指示信号の最上位ビットを用いた論理演算により論理値ロー又は論理値ハイを出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から遅延対象信号に対応する前記データの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。また、遅延データは、複数の遅延素子のそれぞれを使用するか否かを表すビット情報を有するようにしてもよい。
【００２０】
また、要素遅延時間に所定の誤差範囲が含まれ、要素遅延時間が誤差範囲における最小の時間であった場合においても、所望の遅延時間を得るために使用する必要がない遅延素子の少なくとも一部を特定するビット情報を出力するようにしてもよい。また、要素遅延時間に所定の誤差範囲が含まれ、要素遅延時間が誤差範囲における最大の時間であった場合においても、所望の遅延時間を得るために使用する必要がある遅延素子の少なくとも一部を特定するビット情報を出力するようにしてもよい。また、書き換え可能メモリが記憶するビット情報のビット幅は遅延データによって異なるようにしてもよい。
【００２１】
上記課題を解決するために、本発明の一実施の形態に係る試験装置は、電気部品の電気的特性を試験する試験装置であって、電気部品に与える試験パターン信号、試験パターン信号を遅延させる時間を指示する指示信号及び電気部品が正常である場合に出力されると期待される期待値データを発生するパターン発生器と、
試験パターン信号を遅延させる時間が異なる複数の遅延素子と、試験パターン信号を所望の時間遅延させる際に使用する遅延素子を特定する複数のデータの一部のビット情報を出力する固定論理値出力回路と、複数のデータの残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から、指示信号に指示された時間遅延させる際に使用する遅延素子を特定する出力データを選択して出力する選択出力回路と、出力データに基づいて遅延素子を使用して試験パターン信号を遅延させて出力する論理回路と、遅延された試験パターン信号が電気部品に与えられたときに電気部品から出力される出力データと、期待値データとが一致するか否かを検出する論理比較器とを備えたことを特徴とする。
【００２２】
出力データは、使用する複数の遅延素子を特定する情報を有し、論理回路は、出力データに含まれている複数の遅延素子を使用することにより試験パターン信号を遅延させて出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から指示信号に対応するデータの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。
なお、上記発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これら特徴群のサブコンビネーションもまた発明となる。
【００２３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は請求項に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
図３は、本発明の第１の実施形態に係る試験装置１００の基本構成を示すブロック図である。試験装置１００は、試験対象の半導体デバイス４０の電気的特性を試験する装置であり、タイミング発生器１０と、パターン発生器２０と、遅延デバイス３０と、論理比較器５０と、不良解析メモリ６０と、救済解析器７０と、制御部８０とを備える。
【００２４】
タイミング発生器１０は、動作試験用の試験パターン信号を半導体デバイス４０に与える際の基準となる基準クロックを生成してパターン発生器２０に出力する。パターン発生器２０は、試験パターン信号及び期待値データを作成する。ここで、試験パターン信号は、半導体デバイス４０を試験するために半導体デバイス４０に入力される信号であり、例えば、テストデータ信号、制御信号及びアドレス信号等を含む。また、期待値データは、試験パターン信号が半導体デバイス４０に入力された場合に、正常な半導体デバイス４０であれば出力すると予定されている期待値を含む。
また、パターン発生器２０は、タイミング発生器１０から入力された基準クロックに同期して、試験パターン信号を遅延デバイス３０に出力し、期待値データを論理比較器５０に出力し、試験パターン信号に含まれているアドレスデータを不良解析メモリ６０へ出力する。
また、パターン発生器２０は、出力する試験パターン信号に対する遅延時間を指示する遅延時間指示信号を出力する。本実施の形態のパターン発生器２０は、遅延時間指示信号の遅延時間をリアルタイムに変化させている。なお、このような遅延時間を変化させる制御は、ＲＴＴＣ（real time timing control）或いは、”ＯＮ ＴＨＥ ＦＬＹ”と呼称される。
【００２５】
遅延デバイス３０は、パターン発生器２０から入力される遅延時間指示信号により指示されている遅延時間（遅延指示時間）を、パターン発生器２０から入力された試験パターン信号に生じさせて半導体デバイス４０へ出力する。論理比較器５０は、論理素子（例えば、コンパレータ）を備えており、半導体デバイス４０から出力された出力データと、パターン発生器２０から入力された期待値データとが一致するか否かを検出することにより、半導体デバイス４０の良否判定（例えば、メモリセルの良／不良の判定）を行う。また、論理比較器５０は、期待値データと出力データとが一致しないときには、フェイル信号を不良解析メモリ６０へ出力する。
【００２６】
不良解析メモリ６０は、論理比較器５０からフェイル信号が入力されると、パターン発生器２０から入力されるアドレスデータに基づいてアドレッシングされる自己のメモリセルに、フェイル信号のデータをフェイルデータとして格納する。不良解析メモリ６０は、例えば、半導体デバイス４０がメモリデバイスである場合においては、当該メモリデバイス内のメモリセルが不良であるという解析結果をフェイルデータとして自己のメモリセルに格納する。また、不良解析メモリ６０は、半導体デバイス４０の動作試験が終了した後に、救済解析器７０を動作させる／ＳＴＲ信号を出力する。
【００２７】
救済解析器７０は、不良解析メモリ６０から入力される／ＳＴＲ信号に応じてアクティブ状態になる。救済解析部７０は、アクティブ状態になると、不良解析メモリ６０の内容に基づいて半導体デバイス４０における救済すべき部位等を解析する。例えば、半導体デバイス４０がメモリデバイスである場合には、不良解析メモリ６０の内容、すなわちフェイルデータ及び当該フェイルデータに対応するアドレスからメモリデバイスの不良セルを解析する。この救済解析器７０の解析結果により、例えば、不良メモリセルを予備メモリセル（冗長メモリセル）で置き換える等の救済処理を行うことができる。
制御部８０は、タイミング発生器１０、パターン発生器２０、遅延デバイス３０、及び論理比較器５０の各々に制御信号を出力して各部の動作を制御する。
【００２８】
図４は、本発明の第１の実施形態に係る遅延デバイス３０の基本構成を示すブロック図である。遅延デバイス３０は、複数の遅延素子（３０１、３０２、３０３等）と、選択デバイス３２０と、論理回路としての複数のセレクタ（３１１、３１２、３１３等）とを有する。
【００２９】
各遅延素子３０１、３０２、３０３等は、入力される試験パターン信号に対して、予め設定された遅延時間（要素遅延時間）を生じさせる。各遅延素子３０１、３０２、３０３等が生じさせる遅延時間はそれぞれ異なっており、例えば、遅延時間１、１．５、２．２５…というように、順に１．５倍の遅延時間を生じさせる。各遅延素子はパターン発生器２０から半導体デバイス４０へ至る経路において直列に接続されている。なお、各遅延素子が生じさせる遅延時間は、通常は、種々の条件によって予め設定された遅延時間との間に誤差を有する。
選択デバイス３２０は、パターン発生器２０から入力された遅延時間指示信号の遅延指示時間を達成するために使用する遅延素子を特定する遅延データを各セレクタ３１１、３１２、３１３等の端子Ｓに出力する。
【００３０】
セレクタ３１１、３１２、３１３等は、それぞれ遅延素子３０１、３０２、３０３等の後段に備えられており、当該遅延素子を通過する試験パターン信号と、当該遅延素子を通過しない試験パターン信号とが入力される。そして、各セレクタ３１１、３１２、３１３等は、入力されるいずれの試験パターン信号を後段に出力するかを選択デバイス３２０から入力されるデータによって選択する。
遅延デバイス３０が、例えば、５つの遅延素子を備え、各遅延素子の後段に当該遅延素子を通過した試験パターン信号と当該遅延素子を通過しない試験パターン信号とが入力される５つのセレクタを備えるとすると、２の５乗、すなわち３２種類の、遅延素子を使用する組み合わせを実現できる。このときには、選択デバイス３２０が出力するデータのビット長を５ビットとすればよい。
【００３１】
図５は、本発明の第１の実施形態に係る選択デバイス３２０によって出力されるデータの概念図である。図５は、５つの遅延素子を用いて８通りの遅延時間を実現する選択デバイス３２０が出力するデータの例を示しており、選択デバイス３２０に入力される遅延時間指示信号に含まれている遅延指示時間（本実施形態では、遅延指示時間に対応するアドレス）と、当該遅延指示時間を達成するために使用する遅延素子の組合せに関する遅延データとを対応させて示している。図５中において”０”で示す部分は常に”０”が出力されるビットを示し、図５中において”１”で示す部分は常に”１”が出力されるビットを示し、図５中において”Ｘ”で示す部分は、”０”又は”１”のいずれかが出力されるビットを示す。
【００３２】
図５において、アドレスは、例えば、３ビットで構成されている。本実施形態では、アドレスを仮にＡ、Ｂ、Ｃ…、Ｈとして表しており、アドレスＡ、Ｂ、Ｃ…、Ｈの順に遅延指示時間が大きい遅延データに対応する。
出力される遅延素子の組合せに関する遅延データは、例えば、５ビットで構成され、各ビットが各遅延素子に対応しており、最上位ビットＭＳＢが最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢに近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。このデータにおいて、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
これらのデータは、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等による誤差を解消するために、例えば、試験装置のイニシャライズ時に所望する遅延時間に一番近い遅延素子の組合せのデータに書き換えられる。
【００３３】
図６は、図５に示すデータを出力する選択デバイス３２０の構成の一例を示す。選択デバイス３２０は、固定論理値出力回路３３０と、レジスタメモリＡ1、Ａ2、Ｂ1、Ｂ2、Ｂ3、Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｅ1、Ｅ2、Ｅ3、Ｅ4、Ｅ5、Ｆ1、Ｆ2、Ｆ3、Ｆ4、Ｇ1、Ｇ2、Ｇ3、Ｈ1、Ｈ2と、選択出力回路の一例としての複数のセレクタＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5とを有する。
【００３４】
各レジスタメモリＡ１、Ａ２等は、１ビットの情報を記憶しており、記憶している情報は図示しない情報書き換え部により書き換えることができる。ここで、レジスタメモリに付された符号は、当該レジスタメモリが記憶するビット情報の図５におけるアドレスとビットの位置とを意味しており、例えば、レジスタＡ１は、図５に示すアドレスＡに対応するデータの１ビット目（最下位ビット）の情報を記憶し、レジスタＤ５は、図５に示すアドレスＤに対応するデータの５ビット目（最上位ビット）の情報を記憶していることを意味している。
【００３５】
固定論理値出力回路３３０は、論理値Ｈ（ハイ：論理値”１”に相当）を出力する高論理値回路３３０ａと、論理値Ｌ（ロー：論理値”０”に相当）を出力する低論理値回路３３０ｂとを有している。
本実施形態では、高論理値回路３３０ａを所定の電位を出力する回路により実現し、低論理回路３３０ｂを接地されている回路により実現する。
【００３６】
セレクタＳ１は、各アドレスに対応するデータの１ビット目の情報が入力される端子Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１、Ｇ１と、遅延時間指示信号が入力される端子ＡＤ１とを有している。セレクタＳ１において、端子Ａ１はレジスタメモリＡ１に接続され、端子Ｂ１はレジスタメモリＢ１に接続され、端子Ｃ１はレジスタメモリＣ１に接続され、端子Ｄ１はレジスタメモリＤ１に接続され、端子Ｅ１はレジスタメモリＥ１に接続され、端子Ｆ１はレジスタメモリＦ１に接続され、端子Ｇ１はレジスタメモリＧ１に接続され、端子Ｈ１はレジスタメモリＨ１に接続されている。
セレクタＳ１は、端子ＡＤ１から入力される遅延時間指示信号のアドレスに対応するデータの１ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、レジスタメモリＡ１から入力されるビット情報を選択して出力する。
【００３７】
セレクタＳ２は、各アドレスに対応するデータの２ビット目のビット情報が入力される端子Ａ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２、Ｇ２と、遅延時間指示信号が入力される端子ＡＤ２とを有している。セレクタＳ２において、端子Ａ２はレジスタメモリＡ２に接続され、端子Ｂ２はレジスタメモリＢ２に接続され、端子Ｃ２はレジスタメモリＣ２に接続され、端子Ｄ２はレジスタメモリＤ２に接続され、端子Ｅ２はレジスタメモリＥ２に接続され、端子Ｆ２はレジスタメモリＦ２に接続され、端子Ｇ２はレジスタメモリＧ２に接続され、端子Ｈ２はレジスタメモリＨ２に接続されている。
セレクタＳ２は、端子ＡＤ２から入力される遅延時間指示信号のアドレスに対応するデータの２ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、レジスタメモリＡ２から入力されるビット情報を選択して出力する。
【００３８】
セレクタＳ３は、各アドレスに対応するデータの３ビット目のビット情報が入力される端子Ａ３、Ｂ３、Ｃ３、Ｄ３、Ｅ３、Ｆ３、Ｇ３と、遅延時間指示信号が入力される端子ＡＤ３とを有している。セレクタＳ３において、端子Ａ３は低論理値回路３３０ｂに接続され、端子Ｂ３はレジスタメモリＢ３に接続され、端子Ｃ３はレジスタメモリＣ３に接続され、端子Ｄ３はレジスタメモリＤ３に接続され、端子Ｅ３はレジスタメモリＥ３に接続され、端子Ｆ３はレジスタメモリＦ３に接続され、端子Ｇ３はレジスタメモリＧ３に接続され、端子Ｈ３は高論理値回路３３０ａに接続されている。
セレクタＳ３は、端子ＡＤ３から入力される遅延時間指示信号のアドレスに対応するデータの３ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、低論理値回路３３０ｂから入力される論理値Ｌを選択して出力する。
【００３９】
セレクタＳ４は、各アドレスに対応するデータの４ビット目のビット情報が入力される端子Ａ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４、Ｆ４、Ｇ４と、遅延時間指示信号が入力される端子ＡＤ４とを有している。セレクタＳ４において、端子Ａ４は低論理値回路３３０ｂに接続され、端子Ｂ４は低論理値回路３３０ｂに接続され、端子Ｃ４はレジスタメモリＣ４に接続され、端子Ｄ４はレジスタメモリＤ４に接続され、端子Ｅ４はレジスタメモリＥ４に接続され、端子Ｆ４はレジスタメモリＦ４に接続され、端子Ｇ４は高論理値回路３３０ａに接続され、端子Ｈ４は高論理値回路３３０ａに接続されている。
セレクタＳ４は、端子ＡＤ４から入力される遅延時間指示信号のアドレスに対応するデータの４ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ｇ”の場合には、高論理値回路３３０ａから入力される論理値Ｈを選択して出力する。
【００４０】
セレクタＳ５は、各アドレスに対応するデータの５ビット目の情報が入力される端子Ａ５、Ｂ５、Ｃ５、Ｄ５、Ｅ５、Ｆ５、Ｇ５と、遅延時間指示信号が入力される端子ＡＤ５とを有している。セレクタＳ５において、端子Ａ５は低論理値回路３３０ｂに接続され、端子Ｂ５は低論理値回路３３０ｂに接続され、端子Ｃ５は低論理値回路３３０ｂに接続され、端子Ｄ５はレジスタメモリＤ５に接続され、端子Ｅ５はレジスタメモリＥ５に接続され、端子Ｆ５は高論理値回路３３０ａに接続され、端子Ｇ５は高論理値回路３３０ａに接続され、端子Ｈ５は高論理値回路３３０ａに接続されている。
セレクタＳ５は、端子ＡＤ５から入力される遅延時間指示信号のアドレスに対応するデータの５ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ｈ”の場合には、高論理値回路３３０ａから入力される論理値Ｈを選択して出力する。
【００４１】
選択デバイス３２０によると、入力された遅延時間指示信号のアドレスに対応するデータの各ビットのビット情報をセレクタＳ1、Ｓ２、Ｓ３、Ｓ４、Ｓ５が選択し、これら各ビット情報からなるデータをセレクタ３１１、３１２、３１３等に出力する。
上記したように、本実施形態に係る選択デバイス３２０は、図５に示す”０”の部分、すなわち、アドレスＡに対応する３ビット目、４ビット目、５ビット目のビット情報、アドレスＢに対応する４ビット目、５ビット目のビット情報及びアドレスＣに対応する５ビット目のビット情報を低論理値回路３３０ｂで出力し、図５に示す”１”の部分、すなわち、アドレスＦに対応する５ビット目のビット情報、アドレスＧに対応する４ビット目、５ビット目のビット情報、及びアドレスＨに対応する３ビット目、４ビット目、５ビット目のビット情報を高論理値回路３３０ａで出力し、その他のビット情報についてはレジスタメモリから出力する。
【００４２】
従って、従来のように出力するデータの全てのビット情報をメモリで記憶しておく必要がなく、必要なメモリ量を低減することができる。また、簡単な回路で実現できるため、選択デバイス３２０の構成を簡素化及び小型化することができる。また、例えば、選択デバイス３２０をＬＳＩ(large‐scale integrated circuit)等の１チップで構成する場合においては、１チップ内に形成できる回路に限界があるために、上記効果はきわめて有効である。
【００４３】
ここで、試験パターン信号の調整を行う場合において、選択デバイス３２０が出力するデータに必要なビット数を求める方法の一例を説明する。
（１）複数の遅延素子が生じさせるそれぞれの遅延時間が、１、２、４、８…（２のｎ乗：ｎ＝１、２、…）である場合には、所望の遅延時間を特定するために必要なビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（２）］
で求めることができる。ここで、ｄｅｌａｙは、遅延時間として必要な組合せの数である。
例えば、遅延時間として１０２４通り必要な場合には、
１＋［ｌｏｇ（１０２４）／ｌｏｇ（２）］＝１１
すなわち、必要なビット数は１１ビットとなる。
【００４４】
（２）複数の遅延素子が生じさせるそれぞれの遅延時間が、１、１．５、２．２５、３．３７５…（１．５のｎ乗：ｎ＝１、２、…）の場合には、必要ビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（１．５）］
で求めることができる。
例えば、遅延時間として１０２４通り必要な場合には、
１＋［ｌｏｇ（１０２４）／ｌｏｇ（１．５）］＝１８．１
すなわち、必要なビット数は１９ビットとなる。
【００４５】
（３）複数の遅延素子が生じさせるそれぞれの遅延時間が、ｍのｎ（ｎ＝１、２、…）乗である場合には、必要ビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（ｍ）］
で求めることができる。
【００４６】
次に、選択デバイス３２０が出力するデータのビットの中で、固定論理値出力回路３３０により出力することのできるビットについて説明する。上記のように、一般に、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等によって遅延素子が生じさせる遅延時間にばらつきが発生してしまう。このため、実際に生じる遅延時間が、設定した遅延時間より長くなってしまうことや、短くなってしまうことがある。
【００４７】
図７は、遅延デバイス３０の遅延素子による信号に対する遅延時間の特性を説明する図である。図７は、横軸に所望の遅延時間を得るための設定値をとり、縦軸に実際の遅延時間をとっている。図７において、設計値グラフｔｙｐｉｃａｌに示すように設定値と遅延時間とを設定している場合において、設定値に対して実際の遅延時間が最も長くなった場合の特性をグラフｓｌｏｗに示し、設定値に対して実際の遅延時間が最も短くなった場合の特性をグラフｆａｓｔに示す。なお、グラフｓｌｏｗやグラフｆａｓｔは、例えば、実際に、遅延時間を測定することにより得ることができる。
【００４８】
本実施形態では、固定論理値出力回路の低論理値回路によりビット情報を出力することのできるビット、すなわち、常に”０”を出力するビットをグラフｆａｓｔを使用して以下のようにして求めている。
【００４９】
遅延時間（ｔｙｐｉｃａｌ）＊ｆ＝遅延時間（ｆａｓｔ）
という関係がある場合において、必要な遅延時間の組合せ数をｘとすると、常に”０”を出力するビット数は、
出力データの総ビット数−｛１＋［ｌｏｇ（ｘ／ｆ）／ｌｏｇ（ｍ）］｝
により算出できる。ここで、ｆは１．０より小さい定数であり、遅延時間（ｔｙｐｉｃａｌ）、遅延時間（ｆａｓｔ）は、グラフｔｙｐｉｃａｌ、グラフｆａｓｔにおける所定の設定値に対応する実際の遅延時間であり、ｍは、各遅延素子の遅延時間の増加割合である。
【００５０】
したがって、最も遅延時間の長い遅延素子に対応するビットから順に、算出された数以内のビットであれば、低論理値回路によりビット情報を出力することができる。
【００５１】
また、本実施形態では、固定論理値出力回路の高論理値回路によりビット情報を出力することのできるビット、すなわち、常に”１”を出力するビットをグラフｓｌｏｗを使用して以下のようにして求めている。
【００５２】
遅延時間（ｔｙｐｉｃａｌ）＊ｓ＝遅延時間（ｓｌｏｗ）
という関係がある場合において、必要な遅延時間の組合せ数をｙとすると、常に”１”を出力するビット数は、
出力データの総ビット数−｛１＋［ｌｏｇ（（最大ｄｅｌａｙ−ｙ）＊ｓ）／ｌｏｇ（ｍ）］｝
により算出できる。 ここで、ｓは１．０より小さい定数であり、遅延時間（ｔｙｐｉｃａｌ）、遅延時間（ｓｌｏｗ）は、グラフｔｙｐｉｃａｌ、グラフｓｌｏｗにおける所定の設定値に対応する実際の遅延時間であり、ｍは、各遅延素子の遅延時間の増加割合であり、最大ｄｅｌｅｙとは、最大の遅延時間の組合せ数である。
【００５３】
したがって、最も遅延時間の長い遅延素子に対応するビットから順に、算出された数以内のビットであれば、高論理値回路によりビット情報を出力することができる。
【００５４】
次に、本発明の第２の実施形態に係る選択デバイス３２０を説明する。
上記した第１の実施形態において、メモリをｎ×ｍ（ｎ、ｍは２以上の任意の整数）のメモリセルを有するメモリ部材（例えば、ＳＲＡＭ）により実現する場合には、使用されるメモリセル数を削減することができる。しかしながら、メモリ内には使用されないメモリセルが発生してしまう場合があり、このようなメモリセルは他の情報の記憶にも使用されないままで放置されてしまう場合がある。そこで、第２の実施形態では、例えば、このような放置されるメモリセルを削減するために有効な実施形態を示している。
【００５５】
図８は、本発明の第２の実施形態に係る選択デバイス３２０によって出力されるデータの概念図である。図８において、図中の上側の三角形の領域αは、常に”０”が出力されるビットの領域を示し、図中の下側の三角形の領域βは、常に”１”が出力されるビットの領域を示している。
【００５６】
第２実施形態の選択デバイス３２０は、図８に示す領域α中のｎ×ｍ（ｎ、ｍは、２以上の任意の整数）の矩形に属するビット情報について低論理値回路により出力し、領域β中のｎ×ｍ（ｎ、ｍは、２以上の任意の整数）の矩形に属するビット情報について高論理値回路により出力し、残りのビット情報について複数のメモリ部材により出力する。
【００５７】
図９は、本発明の第２の実施形態に係る選択デバイスによって出力されるデータのより具体的な概念図である。図９は、選択デバイス３２０に入力される遅延時間指示信号に含まれている遅延指示時間に対応するアドレスと、当該アドレスに対応する遅延指示時間を達成するために使用する遅延素子に関するデータとを対応させて示している。
【００５８】
本実施の形態では、遅延指示時間に対応するアドレスは、Ａ0（ＬＳＢ）、Ａ1、Ａ2（ＭＳＢ）の３ビット構成となっている。これらアドレスは、＃０００、＃００１、＃００２…、＃１１１と大きくなるに従って、遅延指示時間が長いことを意味している。
【００５９】
出力される遅延素子に関する遅延データは、Ｄ0（ＬＳＢ）〜Ｄ4（ＭＳＢ）の５ビット構成となっており、各ビットが各遅延素子に対応しており、最上位ビットＭＳＢが最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢに近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。このデータにおいて、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
【００６０】
本実施の形態の選択デバイス３２０は、アドレス＃０００、＃００１に対応するデータのビットＤ３、Ｄ４について低論理値回路により出力し、アドレス＃１１０、＃１１１に対応するデータのビットＤ３、Ｄ４について高論理値回路により出力する。また、選択デバイス３２０は、領域Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３のビット情報を複数のメモリセルを有する複数のメモリ（例えばＳＲＡＭ）により記憶している。
【００６１】
図１０は、本発明の第２の実施形態に係る選択デバイス３２０の回路構成の一例を示す図である。
選択デバイス３２０は、メモリ４０２、４０４、４０６、４０８、４１６、４１８と、セレクタ４１０と、論理素子４１２、４１４と、排他的論理和素子ＥＸＯＲ１と、抵抗Ｒ１とを有している。ここで、本実施の形態においては、特許請求の範囲にいう選択回路は、主に、セレクタ及び排他的論理和素子ＥＸＯＲ１によって構成され、また、特許請求の範囲にいう固定論理値出力回路は、主に排他的論理和素子ＥＸＯＲ１によって構成される。
【００６２】
メモリ４０２は、２×３（２ビット×３ビット）のメモリセルを有し、図９に示す領域Ｘ１のビット情報、すなわち、アドレス＃０００、＃００１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃０００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃０００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６３】
メモリ４０４は、２×３のメモリセルを有し、図９に示す領域Ｘ３のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０４は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃０１０に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃０１１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６４】
メモリ４０６は、２×３のメモリセルを有し、図９に示す領域Ｙ３のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０６は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃１００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃１０１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６５】
メモリ４０８は、２×３のメモリセルを有し、図９に示す領域Ｙ１のビット情報、すなわち、アドレス＃１１０、＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０８は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃１１０に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６６】
セレクタ４１０は、メモリ４０２、４０４、４０６、４０８から入力される３ビットのビット情報の中から、選択端子Ｓに入力される遅延時間指示信号のアドレスのビットＡ１及びＡ２のビット情報に対応する３ビットのビット情報を選択して出力する。すなわち、セレクタ４１０は、入力されたアドレスのビットＡ１及びＡ２が”００”の場合にはメモリ４０２から入力された３ビットのビット情報を選択して出力し、”０１”の場合にはメモリ４０４から入力された３ビットのビット情報を選択して出力し、”１０”の場合にはメモリ４０６から入力された３ビットのビット情報を選択して出力し、”１１”の場合にはメモリ４０８から入力された３ビットのビット情報を選択して出力する。
【００６７】
論理素子４１２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ1のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、すなわち、アドレスが＃１０１又は＃１００の場合に、論理値”０”を出力し、それ以外の場合には、論理値”１”を出力する。
【００６８】
メモリ４１６は、２×２のメモリセルを有し、図９に示す領域Ｙ２のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ３、Ｄ４のビット情報のそれぞれを反転させたビット情報（反転ビット情報）を記憶する。このように反転ビット情報を記憶するのは、本実施形態においては、メモリ４１６のビット情報が反転されてセレクタ３１１、３１２、３１３等へ出力される回路構成となっているためである。メモリ４１６は、選択端子／ＯＥ（／は負論理を意味する）から入力される論理素子４１２からの論理値が”０”の場合、すなわち、アドレスが＃１００又は＃１０１の場合に、動作可能な状態（チップイネーブル）になり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報に対応する２ビットのビット情報を排他的論理和素子ＥＸＯＲ１に出力する。
【００６９】
論理素子４１４は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ1のビット情報が”１”且つビットＡ２のビット情報が”０”の場合、すなわち、アドレスが＃０１０又は＃０１１の場合に、論理値”０”を出力し、それ以外の場合には、論理値”１”を出力する。
【００７０】
メモリ４１８は、２×２のメモリセルを有し、図９に示す領域Ｘ２のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ３、Ｄ４のビット情報を記憶する。メモリ４１８は、選択端子／ＯＥから入力される論理素子４１４からの論理値が”０”の場合、すなわち、アドレスが＃０１０又は＃０１１の場合にチップイネーブルになり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報に対応する２ビットのビット情報を排他的論理和素子ＥＸＯＲ１に出力する。
【００７１】
抵抗Ｒ１は一端が接地され、多端が排他的論理和素子ＥＸＯＲ１に接続されている。このため、メモリ４１６又は４１８からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ１に論理値Ｌが供給される。
【００７２】
排他的論理和素子ＥＸＯＲ１は、メモリ４１６から入力されるビットそれぞれのビット情報、メモリ４１８から入力されるビットそれぞれのビット情報、又は抵抗Ｒ１を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報とについて排他的論理和演算を行って、２ビットのビット情報を出力する。
【００７３】
例えば、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１００又は＃１０１の場合には、論理素子４１２が”０”を出力して、メモリ４１６がイネーブルになり、メモリ４１６からアドレスに対応するデータのビットＤ３、Ｄ４の反転ビット情報が排他的論理和素子ＥＸＯＲ１に出力される。このため、排他的論理和素子ＥＸＯＲ１は、メモリ４１６から入力されたビットＤ３、Ｄ４の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ３、Ｄ４の反転ビット情報を反転させたビットＤ３、Ｄ４のビット情報を出力する。
【００７４】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０１０又は＃０１１の場合には、論理素子４１４が”０”を出力して、メモリ４１８がイネーブルになり、メモリ４１８からアドレスに対応するデータのビットＤ３、Ｄ４のビット情報が排他的論理和素子ＥＸＯＲ１に出力される。このため、排他的論理和素子ＥＸＯＲ１は、メモリ４１８から入力されたビットＤ３、Ｄ４のビット情報と、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビットＤ３、Ｄ４のビット情報をそのまま出力する。
【００７５】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０００、＃００１の場合には、論理素子４１２及び論理素子４１４が”１”を出力して、メモリ４１６及び４１８が動作不可能状態（ディスエーブル）になる。このため、排他的論理和素子ＥＸＯＲ１は、抵抗Ｒ１を介して供給される論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、２ビットのビット情報”００”をデータのビットＤ３、Ｄ４として出力する。
【００７６】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１１０、＃１１１の場合には、論理素子４１２及び論理素子４１４が”１”を出力して、メモリ４１６及び４１８がディスエーブルになる。このため、排他的論理和素子ＥＸＯＲ１は、抵抗Ｒ１を介して供給される論理値Ｌと、アドレスビットＡ２のビット情報”１”との排他的論理和演算により、２ビットのビット情報”１１”をデータのビットＤ３、Ｄ４のビット情報として出力する。
【００７７】
選択デバイス３２０は、セレクタ４１０から出力される３ビットのビット情報と、排他的論理和素子ＥＸＯＲ１から出力される２ビットのビット情報とをまとめて各セレクタ３１１、３１２、３１３等に出力する。
【００７８】
図１１は、本発明の第２の実施形態に係る選択デバイスの回路構成の他の例を示す図である。選択デバイス３２０は、メモリ４２０、４２２と、排他的論理和素子ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４と、抵抗Ｒ１、Ｒ２とを備える。ここで、本実施の形態においては、特許請求の範囲にいう選択回路は、主に、メモリ４２０及び排他的論理和素子ＥＸＯＲ３、ＥＸＯＲ４によって構成され、また、特許請求の範囲にいう固定論理値出力回路は、主に排他的論理和素子ＥＸＯＲ３、ＥＸＯＲ４によって構成される。
【００７９】
メモリ４２０は、８×３のメモリセルを有し、図９に示す領域Ｘ１、Ｘ３、Ｙ１、Ｙ３のビット情報、すなわち、アドレス＃０００、＃００１、＃０１０、＃０１１、＃１００、＃１０１、＃１１０、＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４２０は、選択端子／ＯＥが接地されているので常にチップイネーブルとなっており、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０、Ａ１、Ａ２のビット情報に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を後段に出力する。
【００８０】
排他的論理和素子ＥＸＯＲ２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ１のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、又は、ビットＡ１のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、すなわち、パターン発生器２０から入力されるアドレスが＃０１０、＃０１１、＃１００又は＃１０１の場合に、論理値”０”をメモリ４２２の選択端子／ＯＥに出力し、それ以外の場合には、論理値”１”をメモリ４２２の選択端子／ＯＥに出力する。
【００８１】
メモリ４２２は、４×２のメモリセルを有し、図９に示す領域Ｘ２のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ３、Ｄ４のビット情報、及び図９に示す領域Ｙ２のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ３、Ｄ４のビット情報の反転ビット情報を記憶する。領域Ｙ２のビット情報を反転ビット情報として記憶するのは、本実施形態においては、記憶している内容が反転されてセレクタ３１１、３１２、３１３等へ出力される回路構成となっているためである。
【００８２】
メモリ４２２は、選択端子／ＯＥから入力される排他的論理和素子ＥＸＯＲ２からの論理値が”０”の場合、すなわち、アドレスが＃０１０、＃０１１、＃１００、＃１０１の場合にチップイネーブルになり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０、Ａ１のビット情報に対応するデータのＤ３、Ｄ４のビット情報又は反転ビット情報のそれぞれのビット情報を排他的論理和素子ＥＸＯＲ３と、排他的論理和素子ＥＸＯＲ４とに出力する。
【００８３】
抵抗Ｒ２は、一端をメモリ４２２と排他的論理和素子ＥＸＯＲ３との間のデータ線に接続され、多端を接地されている。このため、メモリ４２２からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ３に論理値Ｌが供給される。抵抗Ｒ３は、一端をメモリ４２２と排他的論理和素子ＥＸＯＲ４との間のデータ線に接続され、多端を接地されている。このため、メモリ４２２からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ４に論理値Ｌが供給される。
【００８４】
排他的論理和素子ＥＸＯＲ３は、メモリ４２２から出力されるビット情報又は抵抗Ｒ２を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報との排他的論理和演算を実行して１ビットのビット情報を後段へ出力する。排他的論理和素子ＥＸＯＲ４は、メモリ４２２から出力されるビット情報又は抵抗Ｒ３を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報との排他的論理和演算を実行して１ビットのビット情報を後段へ出力する。
【００８５】
例えば、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１００又は＃１０１の場合には、排他的論理和素子ＥＸＯＲ２が”０”を出力して、メモリ４２２がイネーブルになり、メモリ４２２からアドレスに対応するデータのビットＤ３の反転ビット情報が排他的論理和素子ＥＸＯＲ３に出力され、ビットＤ４の反転ビット情報が排他的論理和素子ＥＸＯＲ４に出力される。
【００８６】
このため、排他的論理和素子ＥＸＯＲ３は、メモリ４２２から入力されたビットＤ３の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ３の反転ビット情報を反転させたビットＤ３のビット情報を出力する。また、排他的論理和素子ＥＸＯＲ４、メモリ４２２から入力されたビットＤ４の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ４の反転ビット情報を反転させたビットＤ４のビット情報を出力する。
【００８７】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０１０又は＃０１１の場合には、排他的論理和素子ＥＸＯＲ２が”０”を出力して、メモリ４２２がイネーブルになり、メモリ４２２からアドレスに対応するデータのビットＤ３のビット情報が排他的論理和素子ＥＸＯＲ３に出力され、データのビットＤ４のビット情報が排他的論理和素子ＥＸＯＲ４に出力される。このため、排他的論理和素子ＥＸＯＲ３はメモリ４２２から入力されたビットＤ３のビット情報と、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビットＤ３のビット情報をそのまま出力する。また、排他的論理和素子ＥＸＯＲ４はメモリ４２２から入力されたビットＤ４のビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ４のビット情報をそのまま出力する。
【００８８】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０００又は＃００１の場合には、排他的論理和素子ＥＸＯＲ２が”１”を出力して、メモリ４２２がディスエーブルになり、抵抗Ｒ２を介して論理値Ｌが排他的論理和素子ＥＸＯＲ３に供給され、抵抗Ｒ３を介して論理値Ｌが排他的論理和素子ＥＸＯＲ４に供給される。このため、排他的論理和素子ＥＸＯＲ３は抵抗Ｒ２を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビット情報”０”をデータのビットＤ３として出力する。また、排他的論理和素子ＥＸＯＲ４は抵抗Ｒ３を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビット情報”０”をデータのビットＤ４として出力する。
【００８９】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１１０又は＃１１１の場合には、排他的論理和素子ＥＸＯＲ２が”１”を出力して、メモリ４２２がディスエーブルになり、抵抗Ｒ２を介して論理値Ｌが排他的論理和素子ＥＸＯＲ３に供給され、抵抗Ｒ３を介して論理値Ｌが排他的論理和素子ＥＸＯＲ４に供給される。このため、排他的論理和素子ＥＸＯＲ３は抵抗Ｒ２を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビット情報”１”をデータのビットＤ３として出力する。また、排他的論理和素子ＥＸＯＲ４は抵抗Ｒ３を介して供給された論理値Ｌと、アドレスビットＡ２のビット情報”１”との排他的論理和演算により、ビット情報”１”をデータのビットＤ４として出力する。
【００９０】
選択デバイス３２０は、メモリ４２０から出力される３ビットのビット情報と、排他的論理和素子ＥＸＯＲ３から出力される１ビットのビット情報と、排他的論理和素子ＥＸＯＲ４から出力される１ビットのビット情報とをまとめて各セレクタ３１１、３１２、３１３等に出力する。
【００９１】
以上のように、第２実施形態の選択デバイス３２０によれば、アドレス＃０００、＃００１に対応するデータのビットＤ３、Ｄ４、及び、アドレス＃１１０、＃１１１に対応するデータのビットＤ３、Ｄ４についてメモリを使用せずに簡単な回路を利用して出力することができ、必要なメモリ量を削減することができる。また、複数のメモリセルを有するメモリ部材において無駄なメモリセルが発生することを防止できる。
このため、選択デバイス、遅延デバイス及び試験装置において、デバイス又は装置を小型化することができ、装置コストを低減することが可能になる。
【００９２】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では、遅延素子に関する遅延データの１ビットを１つの遅延素子を使用するか否かを表すために用いていたが、本発明はこれに限られず、例えば、１ビットを複数の遅延素子を使用するか否かを表すために用いてもよい。また、上記実施形態では、遅延素子に関する遅延データとして、遅延素子を使用するか否かの情報を用いていたが、本発明はこれに限られず、例えば、使用する遅延素子のみを示す情報を用いるようにしてもよく、要は、使用する遅延素子を特定することのできる情報であればよい。
また、上記実施形態では、選択デバイス及び遅延デバイスを試験装置に利用した例を示していたが、本発明はこれに限られず、選択デバイス及び遅延デバイスを試験装置以外の他の装置においても使用することができる。
【００９３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態の記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９４】
【発明の効果】
本発明にかかる選択デバイス、遅延デバイス及び試験装置によれば、書き換え可能なメモリを有効に利用でき、また、デバイス及び装置を簡素化且つ小型化することができる。
【図面の簡単な説明】
【図１】従来の試験装置に備えられている遅延デバイスの基本構成を示すブロック図である。
【図２】従来の遅延デバイスに備えられているＬＮＭに記憶されているデータの概念図である。
【図３】本発明の第１の実施形態に係る試験装置の基本構成を示すブロック図である。
【図４】本発明の第１の実施形態に係る遅延デバイスの基本構成を示すブロック図である。
【図５】本発明の第１の実施形態に係る選択デバイスによって出力されるデータの概念図である。
【図６】本発明の第１の実施形態に係る選択デバイスの基本構成を示す図である。
【図７】遅延デバイスの遅延素子による信号に対する遅延時間の特性を説明する図である。
【図８】本発明の第２の実施形態に係る選択デバイスによって出力されるデータの概念図である。
【図９】本発明の第２の実施形態に係る選択デバイスによって出力されるデータのより具体的な概念図である。
【図１０】本発明の第２の実施形態に係る選択デバイスの回路構成の一例を示す図である。
【図１１】本発明の第２の実施形態に係る選択デバイスの回路構成の他の例を示す図である。
【符号の説明】
１０ タイミング発生器
２０ パターン発生器
３０ 遅延デバイス
４０ 半導体デバイス
５０ 論理比較器
６０ 不良解析メモリ
７０ 救済解析器
８０ 制御部
１００ 試験装置
３０１、３０２、３０３ 遅延素子
３１１、３１２、３１３ セレクタ
３２０ 選択デバイス
３３０ 固定論理値出力回路
Ａ１、Ａ２、Ｂ１〜Ｂ３、Ｃ１〜Ｃ４、Ｄ１〜Ｄ５、Ｅ１〜Ｅ５、Ｆ１〜Ｆ４、Ｇ１〜Ｇ３、Ｈ１、Ｈ２ レジスタメモリ
Ｓ１〜Ｓ５ セレクタ
４０２、４０４、４０６、４０８、４１６、４１８、４２０、４２２ メモリ
４１０ セレクタ
４１２、４１４ 論理素子
ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４ 排他的論理和素子
Ｒ１、Ｒ２、Ｒ３ 抵抗
【発明の属する技術分野】
本発明は、試験対象となる半導体デバイス等の電気部品の動作試験を行うための試験装置、並びに、例えば試験装置に使用される選択デバイス及び遅延デバイスに関する。
【０００２】
【従来の技術】
近年、機能が急速に複雑化されているＣＰＵ（Central Processing Unit）や、集積度（メモリ容量）が急激に拡大されている半導体メモリに代表される半導体デバイスの動作試験を行う試験装置の需要が高まってきている。このような試験装置においては、動作対象の半導体デバイスに入力される試験パターンに対して所望の遅延時間を与える遅延デバイスが用いられている。
【０００３】
図１は、従来の試験装置に備えられている遅延デバイスの基本構成を示すブロック図である。遅延デバイス３１は、外部から入力される基準クロックに従って、試験パターン信号に含まれている種々の信号に、外部から入力される指示信号により指示された遅延時間を与えて、当該遅延させた試験データを試験対象の半導体デバイスに印加する。
【０００４】
図示しない制御部は試験パターン信号を遅延させる時間を指示する指示信号（例えば、ｌビット構成）を生成し、遅延デバイス３１の選択デバイスの一例であるリニアライズメモリ（ＬＮＭという）３２２に入力する。ＬＮＭ３２２は、入力された指示信号に対応するデータ（例えば、ｎビット構成）を各セレクタ（３１１、３１２、３１３等）のセレクト端子Ｓに出力する。
【０００５】
各セレクタ（３１１、３１２、３１３等）は、ＬＮＭ３２２から入力されたデータに応じて、各遅延素子（３０１、３０２、３０３等）を通過した試験パターン信号、又は通過しない試験パターン信号のいずれかを選択して後段に出力する。これにより、パターン発生器から種々の信号が出力されてから、試験パターン信号が試験対象の半導体デバイスに印加するまでの遅延時間を調整することができる。例えば、１、２、…７の７種類に遅延時間を調整する場合には、遅延時間１、２、４の３個の遅延素子を用いて組み合わせるようにすればよい。
【０００６】
しかしながら、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等によって、遅延素子３０１、３０２、３０３等により信号に実際に与えられる遅延時間と設計した遅延時間との間に誤差を生じる問題がある。したがって、上記のような必要最低限の構成では、所望の遅延時間に調整することは難しい。
【０００７】
そこで、実際には、遅延時間の重みの異なる複数の遅延素子を用意しておくようにして、遅延時間の調整に冗長度を持たせる方法が取られている。この方法では、例えば、１、２、…、７の７種類に遅延時間を調整するときには、遅延時間１、１．５、２．２５、３．３８、５．０６というように、順に１．５倍の遅延時間を生じさせる複数の遅延素子を備えておき、遅延素子により生じる実際の誤差を含む遅延時間を考慮した上で、所望する遅延時間に一番近い遅延素子の組合せを選択して使用している。このような所望の遅延時間を発生させるための遅延素子３０１、３０２、３０３等の最適な組み合わせに関するデータはＬＮＭ３２２に書き込まれている。
【０００８】
図２は、従来の遅延デバイスに備えられているＬＮＭ３２２に記憶されているデータの概念図である。ＬＮＭ３２２はレジスタメモリで構成されており、ＬＮＭ３２２に入力される遅延時間指示信号に含まれている遅延指示時間を意味するアドレスと、当該所定の遅延時間を生じさせるために使用する遅延素子の組合せに関するデータを記憶している。アドレスは、例えば、ｌビットで構成されており、アドレスが大きい領域（図中の下側）になるほど遅延指示時間が大きいデータに対応している。遅延素子の組合せに関するデータは、例えば、ｎビットで構成され、各ビットが遅延素子毎に対応しており、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
【０００９】
このデータにおいて、最上位ビットＭＳＢ（Ｍｏｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）が最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢ（Ｌｅａｓｔ Ｓｉｇｎｉｆｉｃａｎｔ Ｂｉｔ）に近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。これらのデータは、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等による誤差を解消するために、例えば、試験装置のイニシャライズ時に所望の遅延時間に一番近い遅延時間を得ることができる遅延素子の組合せを示すデータに書き換えられている。
【００１０】
【発明が解決しようとする課題】
ＬＮＭ３２２に書き込まれているデータについて考察することとする。データを書き換えの点から考察すると、ＬＮＭ３２２の記憶領域は、アドレスが比較的小さく、且つ最上位ビットＭＳＢ近傍である記憶領域Ａと、アドレスが比較的大きく、且つ最上位ビットＭＳＢ近傍である記憶領域Ｂと、上記以外の記憶領域Ｃとに大別することができる。
【００１１】
記憶領域Ａには、少ない遅延時間を生じさせる設定において各遅延素子が有する遅延時間のばらつきを考慮しても使用することのない、長い遅延時間を発生させる遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子における遅延時間が想定値より小さかった場合においても常に、使用しないことを示す情報、すなわち”０”に設定されている。
【００１２】
記憶領域Ｂには、長い遅延時間を生じさせる設定において常に使用される長い遅延時間を発生させる遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子における遅延時間が想定値より大きかった場合においても常に、使用することを示す情報、すなわち”１”に設定されている。記憶領域Ｃには、上記以外の遅延素子に対応するビット情報が記憶されている。したがって、この領域のビットは、各遅延素子が有する遅延時間の想定値に対する誤差の大きさに応じて、使用することを示す情報、又は使用しないことを示す情報のいずれかが設定される。
【００１３】
このように、従来の選択デバイスの一例のＬＮＭにおいては、データのビット情報が常に一定な部分についても書き換え可能なレジスタメモリを使用しているために、レジスタメモリを有効に利用していないという問題がある。また、全てのデータを記憶するためにレジスタメモリを用いているために、このレジスタメモリを備えている、選択デバイス、遅延デバイス及び試験装置のサイズを小型化する場合において限界があるという問題がある。
【００１４】
本発明は、上記した従来の事情に鑑みてなされたもので、書き換え可能なメモリを有効に利用でき、また、デバイス及び装置のサイズを小型化することのできる選択デバイス、遅延デバイス及び試験装置を提供することを目的としている。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の一実施の形態に係る選択デバイスは、入力信号に対応する出力データを複数の遅延データから選択して出力する選択デバイスであって、複数の遅延データを構成する一部のビット情報を固定して出力する固定論理値出力回路と、複数の遅延データを構成する前記一部のビット情報以外の残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から入力信号に対応するデータを選択して出力する選択出力回路とを備えたことを特徴とする。
【００１６】
固定論理値出力回路は、論理値ロー（Ｌｏｗ）及び論理値ハイ（Ｈｉｇｈ）を出力し、選択出力回路は、論理値Ｌｏｗ、論理値Ｈｉｇｈ及び書き換え可能メモリから出力されたビット情報から入力信号に対応するデータを選択して出力するようにしてもよい。また、固定論理値出力回路は、入力信号の最上位ビットを用いた論理演算により論理値ロー又は論理値ハイを出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から入力信号に対応するデータの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。
【００１７】
また、上記課題を解決するために、本発明の一実施の形態に係る遅延デバイスは、遅延対象信号を指示信号に従って遅延させて出力する遅延デバイスであって、
遅延対象信号を遅延させる要素遅延時間が異なる複数の遅延素子と、遅延対象信号を所望の時間遅延させる際に使用する遅延素子を特定する複数の遅延データの一部のビット情報を固定して出力する固定論理値出力回路と、複数の遅延データにおける前記一部のビット情報以外の残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能なメモリが記憶するビット情報から、指示信号に指示された時間遅延させる際に使用する遅延素子を特定する出力データを選択して出力する選択出力回路と、出力データにより特定される遅延素子を使用して遅延対象信号を遅延させて出力する論理回路とを備えたことを特徴とする。
【００１８】
出力データは、使用する複数の前記遅延素子を特定する情報を有し、論理回路は、出力データに含まれている複数の遅延素子を使用することにより遅延対象信号を遅延させて出力するようにしてもよい。また、固定論理値出力回路は、論理値ロー及び論理値ハイを出力し、選択出力回路は、論理値ロー、論理値ハイ及び書き換え可能メモリから出力されたビット情報から指示信号に対応するビット情報を選択して出力データとして出力するようにしてもよい。
【００１９】
また、固定論理値出力回路は、指示信号の最上位ビットを用いた論理演算により論理値ロー又は論理値ハイを出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から遅延対象信号に対応する前記データの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。また、遅延データは、複数の遅延素子のそれぞれを使用するか否かを表すビット情報を有するようにしてもよい。
【００２０】
また、要素遅延時間に所定の誤差範囲が含まれ、要素遅延時間が誤差範囲における最小の時間であった場合においても、所望の遅延時間を得るために使用する必要がない遅延素子の少なくとも一部を特定するビット情報を出力するようにしてもよい。また、要素遅延時間に所定の誤差範囲が含まれ、要素遅延時間が誤差範囲における最大の時間であった場合においても、所望の遅延時間を得るために使用する必要がある遅延素子の少なくとも一部を特定するビット情報を出力するようにしてもよい。また、書き換え可能メモリが記憶するビット情報のビット幅は遅延データによって異なるようにしてもよい。
【００２１】
上記課題を解決するために、本発明の一実施の形態に係る試験装置は、電気部品の電気的特性を試験する試験装置であって、電気部品に与える試験パターン信号、試験パターン信号を遅延させる時間を指示する指示信号及び電気部品が正常である場合に出力されると期待される期待値データを発生するパターン発生器と、
試験パターン信号を遅延させる時間が異なる複数の遅延素子と、試験パターン信号を所望の時間遅延させる際に使用する遅延素子を特定する複数のデータの一部のビット情報を出力する固定論理値出力回路と、複数のデータの残りのビット情報を記憶する書き換え可能メモリと、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から、指示信号に指示された時間遅延させる際に使用する遅延素子を特定する出力データを選択して出力する選択出力回路と、出力データに基づいて遅延素子を使用して試験パターン信号を遅延させて出力する論理回路と、遅延された試験パターン信号が電気部品に与えられたときに電気部品から出力される出力データと、期待値データとが一致するか否かを検出する論理比較器とを備えたことを特徴とする。
【００２２】
出力データは、使用する複数の遅延素子を特定する情報を有し、論理回路は、出力データに含まれている複数の遅延素子を使用することにより試験パターン信号を遅延させて出力するようにしてもよい。また、選択出力回路は、固定論理値出力回路が出力するビット情報及び書き換え可能メモリが記憶するビット情報から指示信号に対応するデータの１ビットの情報を出力するビット選択回路をデータの各ビット毎に有するようにしてもよい。
なお、上記発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これら特徴群のサブコンビネーションもまた発明となる。
【００２３】
【発明の実施の形態】
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施の形態は請求項に係る発明を限定するものではなく、また、実施の形態の中で説明されている特徴の組合せの全てが発明の解決手段に必須であるとは限らない。
図３は、本発明の第１の実施形態に係る試験装置１００の基本構成を示すブロック図である。試験装置１００は、試験対象の半導体デバイス４０の電気的特性を試験する装置であり、タイミング発生器１０と、パターン発生器２０と、遅延デバイス３０と、論理比較器５０と、不良解析メモリ６０と、救済解析器７０と、制御部８０とを備える。
【００２４】
タイミング発生器１０は、動作試験用の試験パターン信号を半導体デバイス４０に与える際の基準となる基準クロックを生成してパターン発生器２０に出力する。パターン発生器２０は、試験パターン信号及び期待値データを作成する。ここで、試験パターン信号は、半導体デバイス４０を試験するために半導体デバイス４０に入力される信号であり、例えば、テストデータ信号、制御信号及びアドレス信号等を含む。また、期待値データは、試験パターン信号が半導体デバイス４０に入力された場合に、正常な半導体デバイス４０であれば出力すると予定されている期待値を含む。
また、パターン発生器２０は、タイミング発生器１０から入力された基準クロックに同期して、試験パターン信号を遅延デバイス３０に出力し、期待値データを論理比較器５０に出力し、試験パターン信号に含まれているアドレスデータを不良解析メモリ６０へ出力する。
また、パターン発生器２０は、出力する試験パターン信号に対する遅延時間を指示する遅延時間指示信号を出力する。本実施の形態のパターン発生器２０は、遅延時間指示信号の遅延時間をリアルタイムに変化させている。なお、このような遅延時間を変化させる制御は、ＲＴＴＣ（real time timing control）或いは、”ＯＮ ＴＨＥ ＦＬＹ”と呼称される。
【００２５】
遅延デバイス３０は、パターン発生器２０から入力される遅延時間指示信号により指示されている遅延時間（遅延指示時間）を、パターン発生器２０から入力された試験パターン信号に生じさせて半導体デバイス４０へ出力する。論理比較器５０は、論理素子（例えば、コンパレータ）を備えており、半導体デバイス４０から出力された出力データと、パターン発生器２０から入力された期待値データとが一致するか否かを検出することにより、半導体デバイス４０の良否判定（例えば、メモリセルの良／不良の判定）を行う。また、論理比較器５０は、期待値データと出力データとが一致しないときには、フェイル信号を不良解析メモリ６０へ出力する。
【００２６】
不良解析メモリ６０は、論理比較器５０からフェイル信号が入力されると、パターン発生器２０から入力されるアドレスデータに基づいてアドレッシングされる自己のメモリセルに、フェイル信号のデータをフェイルデータとして格納する。不良解析メモリ６０は、例えば、半導体デバイス４０がメモリデバイスである場合においては、当該メモリデバイス内のメモリセルが不良であるという解析結果をフェイルデータとして自己のメモリセルに格納する。また、不良解析メモリ６０は、半導体デバイス４０の動作試験が終了した後に、救済解析器７０を動作させる／ＳＴＲ信号を出力する。
【００２７】
救済解析器７０は、不良解析メモリ６０から入力される／ＳＴＲ信号に応じてアクティブ状態になる。救済解析部７０は、アクティブ状態になると、不良解析メモリ６０の内容に基づいて半導体デバイス４０における救済すべき部位等を解析する。例えば、半導体デバイス４０がメモリデバイスである場合には、不良解析メモリ６０の内容、すなわちフェイルデータ及び当該フェイルデータに対応するアドレスからメモリデバイスの不良セルを解析する。この救済解析器７０の解析結果により、例えば、不良メモリセルを予備メモリセル（冗長メモリセル）で置き換える等の救済処理を行うことができる。
制御部８０は、タイミング発生器１０、パターン発生器２０、遅延デバイス３０、及び論理比較器５０の各々に制御信号を出力して各部の動作を制御する。
【００２８】
図４は、本発明の第１の実施形態に係る遅延デバイス３０の基本構成を示すブロック図である。遅延デバイス３０は、複数の遅延素子（３０１、３０２、３０３等）と、選択デバイス３２０と、論理回路としての複数のセレクタ（３１１、３１２、３１３等）とを有する。
【００２９】
各遅延素子３０１、３０２、３０３等は、入力される試験パターン信号に対して、予め設定された遅延時間（要素遅延時間）を生じさせる。各遅延素子３０１、３０２、３０３等が生じさせる遅延時間はそれぞれ異なっており、例えば、遅延時間１、１．５、２．２５…というように、順に１．５倍の遅延時間を生じさせる。各遅延素子はパターン発生器２０から半導体デバイス４０へ至る経路において直列に接続されている。なお、各遅延素子が生じさせる遅延時間は、通常は、種々の条件によって予め設定された遅延時間との間に誤差を有する。
選択デバイス３２０は、パターン発生器２０から入力された遅延時間指示信号の遅延指示時間を達成するために使用する遅延素子を特定する遅延データを各セレクタ３１１、３１２、３１３等の端子Ｓに出力する。
【００３０】
セレクタ３１１、３１２、３１３等は、それぞれ遅延素子３０１、３０２、３０３等の後段に備えられており、当該遅延素子を通過する試験パターン信号と、当該遅延素子を通過しない試験パターン信号とが入力される。そして、各セレクタ３１１、３１２、３１３等は、入力されるいずれの試験パターン信号を後段に出力するかを選択デバイス３２０から入力されるデータによって選択する。
遅延デバイス３０が、例えば、５つの遅延素子を備え、各遅延素子の後段に当該遅延素子を通過した試験パターン信号と当該遅延素子を通過しない試験パターン信号とが入力される５つのセレクタを備えるとすると、２の５乗、すなわち３２種類の、遅延素子を使用する組み合わせを実現できる。このときには、選択デバイス３２０が出力するデータのビット長を５ビットとすればよい。
【００３１】
図５は、本発明の第１の実施形態に係る選択デバイス３２０によって出力されるデータの概念図である。図５は、５つの遅延素子を用いて８通りの遅延時間を実現する選択デバイス３２０が出力するデータの例を示しており、選択デバイス３２０に入力される遅延時間指示信号に含まれている遅延指示時間（本実施形態では、遅延指示時間に対応するアドレス）と、当該遅延指示時間を達成するために使用する遅延素子の組合せに関する遅延データとを対応させて示している。図５中において”０”で示す部分は常に”０”が出力されるビットを示し、図５中において”１”で示す部分は常に”１”が出力されるビットを示し、図５中において”Ｘ”で示す部分は、”０”又は”１”のいずれかが出力されるビットを示す。
【００３２】
図５において、アドレスは、例えば、３ビットで構成されている。本実施形態では、アドレスを仮にＡ、Ｂ、Ｃ…、Ｈとして表しており、アドレスＡ、Ｂ、Ｃ…、Ｈの順に遅延指示時間が大きい遅延データに対応する。
出力される遅延素子の組合せに関する遅延データは、例えば、５ビットで構成され、各ビットが各遅延素子に対応しており、最上位ビットＭＳＢが最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢに近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。このデータにおいて、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
これらのデータは、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等による誤差を解消するために、例えば、試験装置のイニシャライズ時に所望する遅延時間に一番近い遅延素子の組合せのデータに書き換えられる。
【００３３】
図６は、図５に示すデータを出力する選択デバイス３２０の構成の一例を示す。選択デバイス３２０は、固定論理値出力回路３３０と、レジスタメモリＡ1、Ａ2、Ｂ1、Ｂ2、Ｂ3、Ｃ1、Ｃ2、Ｃ3、Ｃ4、Ｄ1、Ｄ2、Ｄ3、Ｄ4、Ｄ5、Ｅ1、Ｅ2、Ｅ3、Ｅ4、Ｅ5、Ｆ1、Ｆ2、Ｆ3、Ｆ4、Ｇ1、Ｇ2、Ｇ3、Ｈ1、Ｈ2と、選択出力回路の一例としての複数のセレクタＳ1、Ｓ2、Ｓ3、Ｓ4、Ｓ5とを有する。
【００３４】
各レジスタメモリＡ１、Ａ２等は、１ビットの情報を記憶しており、記憶している情報は図示しない情報書き換え部により書き換えることができる。ここで、レジスタメモリに付された符号は、当該レジスタメモリが記憶するビット情報の図５におけるアドレスとビットの位置とを意味しており、例えば、レジスタＡ１は、図５に示すアドレスＡに対応するデータの１ビット目（最下位ビット）の情報を記憶し、レジスタＤ５は、図５に示すアドレスＤに対応するデータの５ビット目（最上位ビット）の情報を記憶していることを意味している。
【００３５】
固定論理値出力回路３３０は、論理値Ｈ（ハイ：論理値”１”に相当）を出力する高論理値回路３３０ａと、論理値Ｌ（ロー：論理値”０”に相当）を出力する低論理値回路３３０ｂとを有している。
本実施形態では、高論理値回路３３０ａを所定の電位を出力する回路により実現し、低論理回路３３０ｂを接地されている回路により実現する。
【００３６】
セレクタＳ１は、各アドレスに対応するデータの１ビット目の情報が入力される端子Ａ１、Ｂ１、Ｃ１、Ｄ１、Ｅ１、Ｆ１、Ｇ１と、遅延時間指示信号が入力される端子ＡＤ１とを有している。セレクタＳ１において、端子Ａ１はレジスタメモリＡ１に接続され、端子Ｂ１はレジスタメモリＢ１に接続され、端子Ｃ１はレジスタメモリＣ１に接続され、端子Ｄ１はレジスタメモリＤ１に接続され、端子Ｅ１はレジスタメモリＥ１に接続され、端子Ｆ１はレジスタメモリＦ１に接続され、端子Ｇ１はレジスタメモリＧ１に接続され、端子Ｈ１はレジスタメモリＨ１に接続されている。
セレクタＳ１は、端子ＡＤ１から入力される遅延時間指示信号のアドレスに対応するデータの１ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、レジスタメモリＡ１から入力されるビット情報を選択して出力する。
【００３７】
セレクタＳ２は、各アドレスに対応するデータの２ビット目のビット情報が入力される端子Ａ２、Ｂ２、Ｃ２、Ｄ２、Ｅ２、Ｆ２、Ｇ２と、遅延時間指示信号が入力される端子ＡＤ２とを有している。セレクタＳ２において、端子Ａ２はレジスタメモリＡ２に接続され、端子Ｂ２はレジスタメモリＢ２に接続され、端子Ｃ２はレジスタメモリＣ２に接続され、端子Ｄ２はレジスタメモリＤ２に接続され、端子Ｅ２はレジスタメモリＥ２に接続され、端子Ｆ２はレジスタメモリＦ２に接続され、端子Ｇ２はレジスタメモリＧ２に接続され、端子Ｈ２はレジスタメモリＨ２に接続されている。
セレクタＳ２は、端子ＡＤ２から入力される遅延時間指示信号のアドレスに対応するデータの２ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、レジスタメモリＡ２から入力されるビット情報を選択して出力する。
【００３８】
セレクタＳ３は、各アドレスに対応するデータの３ビット目のビット情報が入力される端子Ａ３、Ｂ３、Ｃ３、Ｄ３、Ｅ３、Ｆ３、Ｇ３と、遅延時間指示信号が入力される端子ＡＤ３とを有している。セレクタＳ３において、端子Ａ３は低論理値回路３３０ｂに接続され、端子Ｂ３はレジスタメモリＢ３に接続され、端子Ｃ３はレジスタメモリＣ３に接続され、端子Ｄ３はレジスタメモリＤ３に接続され、端子Ｅ３はレジスタメモリＥ３に接続され、端子Ｆ３はレジスタメモリＦ３に接続され、端子Ｇ３はレジスタメモリＧ３に接続され、端子Ｈ３は高論理値回路３３０ａに接続されている。
セレクタＳ３は、端子ＡＤ３から入力される遅延時間指示信号のアドレスに対応するデータの３ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ａ”の場合には、低論理値回路３３０ｂから入力される論理値Ｌを選択して出力する。
【００３９】
セレクタＳ４は、各アドレスに対応するデータの４ビット目のビット情報が入力される端子Ａ４、Ｂ４、Ｃ４、Ｄ４、Ｅ４、Ｆ４、Ｇ４と、遅延時間指示信号が入力される端子ＡＤ４とを有している。セレクタＳ４において、端子Ａ４は低論理値回路３３０ｂに接続され、端子Ｂ４は低論理値回路３３０ｂに接続され、端子Ｃ４はレジスタメモリＣ４に接続され、端子Ｄ４はレジスタメモリＤ４に接続され、端子Ｅ４はレジスタメモリＥ４に接続され、端子Ｆ４はレジスタメモリＦ４に接続され、端子Ｇ４は高論理値回路３３０ａに接続され、端子Ｈ４は高論理値回路３３０ａに接続されている。
セレクタＳ４は、端子ＡＤ４から入力される遅延時間指示信号のアドレスに対応するデータの４ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ｇ”の場合には、高論理値回路３３０ａから入力される論理値Ｈを選択して出力する。
【００４０】
セレクタＳ５は、各アドレスに対応するデータの５ビット目の情報が入力される端子Ａ５、Ｂ５、Ｃ５、Ｄ５、Ｅ５、Ｆ５、Ｇ５と、遅延時間指示信号が入力される端子ＡＤ５とを有している。セレクタＳ５において、端子Ａ５は低論理値回路３３０ｂに接続され、端子Ｂ５は低論理値回路３３０ｂに接続され、端子Ｃ５は低論理値回路３３０ｂに接続され、端子Ｄ５はレジスタメモリＤ５に接続され、端子Ｅ５はレジスタメモリＥ５に接続され、端子Ｆ５は高論理値回路３３０ａに接続され、端子Ｇ５は高論理値回路３３０ａに接続され、端子Ｈ５は高論理値回路３３０ａに接続されている。
セレクタＳ５は、端子ＡＤ５から入力される遅延時間指示信号のアドレスに対応するデータの５ビット目のビット情報を選択して出力する。例えば、遅延時間指示信号のアドレスが”Ｈ”の場合には、高論理値回路３３０ａから入力される論理値Ｈを選択して出力する。
【００４１】
選択デバイス３２０によると、入力された遅延時間指示信号のアドレスに対応するデータの各ビットのビット情報をセレクタＳ1、Ｓ２、Ｓ３、Ｓ４、Ｓ５が選択し、これら各ビット情報からなるデータをセレクタ３１１、３１２、３１３等に出力する。
上記したように、本実施形態に係る選択デバイス３２０は、図５に示す”０”の部分、すなわち、アドレスＡに対応する３ビット目、４ビット目、５ビット目のビット情報、アドレスＢに対応する４ビット目、５ビット目のビット情報及びアドレスＣに対応する５ビット目のビット情報を低論理値回路３３０ｂで出力し、図５に示す”１”の部分、すなわち、アドレスＦに対応する５ビット目のビット情報、アドレスＧに対応する４ビット目、５ビット目のビット情報、及びアドレスＨに対応する３ビット目、４ビット目、５ビット目のビット情報を高論理値回路３３０ａで出力し、その他のビット情報についてはレジスタメモリから出力する。
【００４２】
従って、従来のように出力するデータの全てのビット情報をメモリで記憶しておく必要がなく、必要なメモリ量を低減することができる。また、簡単な回路で実現できるため、選択デバイス３２０の構成を簡素化及び小型化することができる。また、例えば、選択デバイス３２０をＬＳＩ(large‐scale integrated circuit)等の１チップで構成する場合においては、１チップ内に形成できる回路に限界があるために、上記効果はきわめて有効である。
【００４３】
ここで、試験パターン信号の調整を行う場合において、選択デバイス３２０が出力するデータに必要なビット数を求める方法の一例を説明する。
（１）複数の遅延素子が生じさせるそれぞれの遅延時間が、１、２、４、８…（２のｎ乗：ｎ＝１、２、…）である場合には、所望の遅延時間を特定するために必要なビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（２）］
で求めることができる。ここで、ｄｅｌａｙは、遅延時間として必要な組合せの数である。
例えば、遅延時間として１０２４通り必要な場合には、
１＋［ｌｏｇ（１０２４）／ｌｏｇ（２）］＝１１
すなわち、必要なビット数は１１ビットとなる。
【００４４】
（２）複数の遅延素子が生じさせるそれぞれの遅延時間が、１、１．５、２．２５、３．３７５…（１．５のｎ乗：ｎ＝１、２、…）の場合には、必要ビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（１．５）］
で求めることができる。
例えば、遅延時間として１０２４通り必要な場合には、
１＋［ｌｏｇ（１０２４）／ｌｏｇ（１．５）］＝１８．１
すなわち、必要なビット数は１９ビットとなる。
【００４５】
（３）複数の遅延素子が生じさせるそれぞれの遅延時間が、ｍのｎ（ｎ＝１、２、…）乗である場合には、必要ビット数は、
１＋［ｌｏｇ（ｄｅｌａｙ）／ｌｏｇ（ｍ）］
で求めることができる。
【００４６】
次に、選択デバイス３２０が出力するデータのビットの中で、固定論理値出力回路３３０により出力することのできるビットについて説明する。上記のように、一般に、遅延素子の品質のばらつきや、遅延素子を使用する際の温度条件等によって遅延素子が生じさせる遅延時間にばらつきが発生してしまう。このため、実際に生じる遅延時間が、設定した遅延時間より長くなってしまうことや、短くなってしまうことがある。
【００４７】
図７は、遅延デバイス３０の遅延素子による信号に対する遅延時間の特性を説明する図である。図７は、横軸に所望の遅延時間を得るための設定値をとり、縦軸に実際の遅延時間をとっている。図７において、設計値グラフｔｙｐｉｃａｌに示すように設定値と遅延時間とを設定している場合において、設定値に対して実際の遅延時間が最も長くなった場合の特性をグラフｓｌｏｗに示し、設定値に対して実際の遅延時間が最も短くなった場合の特性をグラフｆａｓｔに示す。なお、グラフｓｌｏｗやグラフｆａｓｔは、例えば、実際に、遅延時間を測定することにより得ることができる。
【００４８】
本実施形態では、固定論理値出力回路の低論理値回路によりビット情報を出力することのできるビット、すなわち、常に”０”を出力するビットをグラフｆａｓｔを使用して以下のようにして求めている。
【００４９】
遅延時間（ｔｙｐｉｃａｌ）＊ｆ＝遅延時間（ｆａｓｔ）
という関係がある場合において、必要な遅延時間の組合せ数をｘとすると、常に”０”を出力するビット数は、
出力データの総ビット数−｛１＋［ｌｏｇ（ｘ／ｆ）／ｌｏｇ（ｍ）］｝
により算出できる。ここで、ｆは１．０より小さい定数であり、遅延時間（ｔｙｐｉｃａｌ）、遅延時間（ｆａｓｔ）は、グラフｔｙｐｉｃａｌ、グラフｆａｓｔにおける所定の設定値に対応する実際の遅延時間であり、ｍは、各遅延素子の遅延時間の増加割合である。
【００５０】
したがって、最も遅延時間の長い遅延素子に対応するビットから順に、算出された数以内のビットであれば、低論理値回路によりビット情報を出力することができる。
【００５１】
また、本実施形態では、固定論理値出力回路の高論理値回路によりビット情報を出力することのできるビット、すなわち、常に”１”を出力するビットをグラフｓｌｏｗを使用して以下のようにして求めている。
【００５２】
遅延時間（ｔｙｐｉｃａｌ）＊ｓ＝遅延時間（ｓｌｏｗ）
という関係がある場合において、必要な遅延時間の組合せ数をｙとすると、常に”１”を出力するビット数は、
出力データの総ビット数−｛１＋［ｌｏｇ（（最大ｄｅｌａｙ−ｙ）＊ｓ）／ｌｏｇ（ｍ）］｝
により算出できる。 ここで、ｓは１．０より小さい定数であり、遅延時間（ｔｙｐｉｃａｌ）、遅延時間（ｓｌｏｗ）は、グラフｔｙｐｉｃａｌ、グラフｓｌｏｗにおける所定の設定値に対応する実際の遅延時間であり、ｍは、各遅延素子の遅延時間の増加割合であり、最大ｄｅｌｅｙとは、最大の遅延時間の組合せ数である。
【００５３】
したがって、最も遅延時間の長い遅延素子に対応するビットから順に、算出された数以内のビットであれば、高論理値回路によりビット情報を出力することができる。
【００５４】
次に、本発明の第２の実施形態に係る選択デバイス３２０を説明する。
上記した第１の実施形態において、メモリをｎ×ｍ（ｎ、ｍは２以上の任意の整数）のメモリセルを有するメモリ部材（例えば、ＳＲＡＭ）により実現する場合には、使用されるメモリセル数を削減することができる。しかしながら、メモリ内には使用されないメモリセルが発生してしまう場合があり、このようなメモリセルは他の情報の記憶にも使用されないままで放置されてしまう場合がある。そこで、第２の実施形態では、例えば、このような放置されるメモリセルを削減するために有効な実施形態を示している。
【００５５】
図８は、本発明の第２の実施形態に係る選択デバイス３２０によって出力されるデータの概念図である。図８において、図中の上側の三角形の領域αは、常に”０”が出力されるビットの領域を示し、図中の下側の三角形の領域βは、常に”１”が出力されるビットの領域を示している。
【００５６】
第２実施形態の選択デバイス３２０は、図８に示す領域α中のｎ×ｍ（ｎ、ｍは、２以上の任意の整数）の矩形に属するビット情報について低論理値回路により出力し、領域β中のｎ×ｍ（ｎ、ｍは、２以上の任意の整数）の矩形に属するビット情報について高論理値回路により出力し、残りのビット情報について複数のメモリ部材により出力する。
【００５７】
図９は、本発明の第２の実施形態に係る選択デバイスによって出力されるデータのより具体的な概念図である。図９は、選択デバイス３２０に入力される遅延時間指示信号に含まれている遅延指示時間に対応するアドレスと、当該アドレスに対応する遅延指示時間を達成するために使用する遅延素子に関するデータとを対応させて示している。
【００５８】
本実施の形態では、遅延指示時間に対応するアドレスは、Ａ0（ＬＳＢ）、Ａ1、Ａ2（ＭＳＢ）の３ビット構成となっている。これらアドレスは、＃０００、＃００１、＃００２…、＃１１１と大きくなるに従って、遅延指示時間が長いことを意味している。
【００５９】
出力される遅延素子に関する遅延データは、Ｄ0（ＬＳＢ）〜Ｄ4（ＭＳＢ）の５ビット構成となっており、各ビットが各遅延素子に対応しており、最上位ビットＭＳＢが最大の遅延時間を生じさせる遅延素子に対応し、最下位ビットＬＳＢに近づくほど、小さい遅延時間を生じさせる遅延素子に対応している。このデータにおいて、対応する遅延素子を使用する場合にはビットに”１”が設定され、使用しない場合にはビットに”０”が設定されている。
【００６０】
本実施の形態の選択デバイス３２０は、アドレス＃０００、＃００１に対応するデータのビットＤ３、Ｄ４について低論理値回路により出力し、アドレス＃１１０、＃１１１に対応するデータのビットＤ３、Ｄ４について高論理値回路により出力する。また、選択デバイス３２０は、領域Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３のビット情報を複数のメモリセルを有する複数のメモリ（例えばＳＲＡＭ）により記憶している。
【００６１】
図１０は、本発明の第２の実施形態に係る選択デバイス３２０の回路構成の一例を示す図である。
選択デバイス３２０は、メモリ４０２、４０４、４０６、４０８、４１６、４１８と、セレクタ４１０と、論理素子４１２、４１４と、排他的論理和素子ＥＸＯＲ１と、抵抗Ｒ１とを有している。ここで、本実施の形態においては、特許請求の範囲にいう選択回路は、主に、セレクタ及び排他的論理和素子ＥＸＯＲ１によって構成され、また、特許請求の範囲にいう固定論理値出力回路は、主に排他的論理和素子ＥＸＯＲ１によって構成される。
【００６２】
メモリ４０２は、２×３（２ビット×３ビット）のメモリセルを有し、図９に示す領域Ｘ１のビット情報、すなわち、アドレス＃０００、＃００１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃０００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃０００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６３】
メモリ４０４は、２×３のメモリセルを有し、図９に示す領域Ｘ３のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０４は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃０１０に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃０１１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６４】
メモリ４０６は、２×３のメモリセルを有し、図９に示す領域Ｙ３のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０６は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃１００に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃１０１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６５】
メモリ４０８は、２×３のメモリセルを有し、図９に示す領域Ｙ１のビット情報、すなわち、アドレス＃１１０、＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４０８は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報が”０”であれば、アドレス＃１１０に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する一方、ビット情報が”１”であれば、アドレス＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２を出力する。
【００６６】
セレクタ４１０は、メモリ４０２、４０４、４０６、４０８から入力される３ビットのビット情報の中から、選択端子Ｓに入力される遅延時間指示信号のアドレスのビットＡ１及びＡ２のビット情報に対応する３ビットのビット情報を選択して出力する。すなわち、セレクタ４１０は、入力されたアドレスのビットＡ１及びＡ２が”００”の場合にはメモリ４０２から入力された３ビットのビット情報を選択して出力し、”０１”の場合にはメモリ４０４から入力された３ビットのビット情報を選択して出力し、”１０”の場合にはメモリ４０６から入力された３ビットのビット情報を選択して出力し、”１１”の場合にはメモリ４０８から入力された３ビットのビット情報を選択して出力する。
【００６７】
論理素子４１２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ1のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、すなわち、アドレスが＃１０１又は＃１００の場合に、論理値”０”を出力し、それ以外の場合には、論理値”１”を出力する。
【００６８】
メモリ４１６は、２×２のメモリセルを有し、図９に示す領域Ｙ２のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ３、Ｄ４のビット情報のそれぞれを反転させたビット情報（反転ビット情報）を記憶する。このように反転ビット情報を記憶するのは、本実施形態においては、メモリ４１６のビット情報が反転されてセレクタ３１１、３１２、３１３等へ出力される回路構成となっているためである。メモリ４１６は、選択端子／ＯＥ（／は負論理を意味する）から入力される論理素子４１２からの論理値が”０”の場合、すなわち、アドレスが＃１００又は＃１０１の場合に、動作可能な状態（チップイネーブル）になり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報に対応する２ビットのビット情報を排他的論理和素子ＥＸＯＲ１に出力する。
【００６９】
論理素子４１４は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ1のビット情報が”１”且つビットＡ２のビット情報が”０”の場合、すなわち、アドレスが＃０１０又は＃０１１の場合に、論理値”０”を出力し、それ以外の場合には、論理値”１”を出力する。
【００７０】
メモリ４１８は、２×２のメモリセルを有し、図９に示す領域Ｘ２のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ３、Ｄ４のビット情報を記憶する。メモリ４１８は、選択端子／ＯＥから入力される論理素子４１４からの論理値が”０”の場合、すなわち、アドレスが＃０１０又は＃０１１の場合にチップイネーブルになり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０のビット情報に対応する２ビットのビット情報を排他的論理和素子ＥＸＯＲ１に出力する。
【００７１】
抵抗Ｒ１は一端が接地され、多端が排他的論理和素子ＥＸＯＲ１に接続されている。このため、メモリ４１６又は４１８からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ１に論理値Ｌが供給される。
【００７２】
排他的論理和素子ＥＸＯＲ１は、メモリ４１６から入力されるビットそれぞれのビット情報、メモリ４１８から入力されるビットそれぞれのビット情報、又は抵抗Ｒ１を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報とについて排他的論理和演算を行って、２ビットのビット情報を出力する。
【００７３】
例えば、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１００又は＃１０１の場合には、論理素子４１２が”０”を出力して、メモリ４１６がイネーブルになり、メモリ４１６からアドレスに対応するデータのビットＤ３、Ｄ４の反転ビット情報が排他的論理和素子ＥＸＯＲ１に出力される。このため、排他的論理和素子ＥＸＯＲ１は、メモリ４１６から入力されたビットＤ３、Ｄ４の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ３、Ｄ４の反転ビット情報を反転させたビットＤ３、Ｄ４のビット情報を出力する。
【００７４】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０１０又は＃０１１の場合には、論理素子４１４が”０”を出力して、メモリ４１８がイネーブルになり、メモリ４１８からアドレスに対応するデータのビットＤ３、Ｄ４のビット情報が排他的論理和素子ＥＸＯＲ１に出力される。このため、排他的論理和素子ＥＸＯＲ１は、メモリ４１８から入力されたビットＤ３、Ｄ４のビット情報と、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビットＤ３、Ｄ４のビット情報をそのまま出力する。
【００７５】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０００、＃００１の場合には、論理素子４１２及び論理素子４１４が”１”を出力して、メモリ４１６及び４１８が動作不可能状態（ディスエーブル）になる。このため、排他的論理和素子ＥＸＯＲ１は、抵抗Ｒ１を介して供給される論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、２ビットのビット情報”００”をデータのビットＤ３、Ｄ４として出力する。
【００７６】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１１０、＃１１１の場合には、論理素子４１２及び論理素子４１４が”１”を出力して、メモリ４１６及び４１８がディスエーブルになる。このため、排他的論理和素子ＥＸＯＲ１は、抵抗Ｒ１を介して供給される論理値Ｌと、アドレスビットＡ２のビット情報”１”との排他的論理和演算により、２ビットのビット情報”１１”をデータのビットＤ３、Ｄ４のビット情報として出力する。
【００７７】
選択デバイス３２０は、セレクタ４１０から出力される３ビットのビット情報と、排他的論理和素子ＥＸＯＲ１から出力される２ビットのビット情報とをまとめて各セレクタ３１１、３１２、３１３等に出力する。
【００７８】
図１１は、本発明の第２の実施形態に係る選択デバイスの回路構成の他の例を示す図である。選択デバイス３２０は、メモリ４２０、４２２と、排他的論理和素子ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４と、抵抗Ｒ１、Ｒ２とを備える。ここで、本実施の形態においては、特許請求の範囲にいう選択回路は、主に、メモリ４２０及び排他的論理和素子ＥＸＯＲ３、ＥＸＯＲ４によって構成され、また、特許請求の範囲にいう固定論理値出力回路は、主に排他的論理和素子ＥＸＯＲ３、ＥＸＯＲ４によって構成される。
【００７９】
メモリ４２０は、８×３のメモリセルを有し、図９に示す領域Ｘ１、Ｘ３、Ｙ１、Ｙ３のビット情報、すなわち、アドレス＃０００、＃００１、＃０１０、＃０１１、＃１００、＃１０１、＃１１０、＃１１１に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を記憶する。メモリ４２０は、選択端子／ＯＥが接地されているので常にチップイネーブルとなっており、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０、Ａ１、Ａ２のビット情報に対応するデータのビットＤ０、Ｄ１、Ｄ２のビット情報を後段に出力する。
【００８０】
排他的論理和素子ＥＸＯＲ２は、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ１のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、又は、ビットＡ１のビット情報が”０”且つビットＡ２のビット情報が”１”の場合、すなわち、パターン発生器２０から入力されるアドレスが＃０１０、＃０１１、＃１００又は＃１０１の場合に、論理値”０”をメモリ４２２の選択端子／ＯＥに出力し、それ以外の場合には、論理値”１”をメモリ４２２の選択端子／ＯＥに出力する。
【００８１】
メモリ４２２は、４×２のメモリセルを有し、図９に示す領域Ｘ２のビット情報、すなわち、アドレス＃０１０、＃０１１に対応するデータのビットＤ３、Ｄ４のビット情報、及び図９に示す領域Ｙ２のビット情報、すなわち、アドレス＃１００、＃１０１に対応するデータのビットＤ３、Ｄ４のビット情報の反転ビット情報を記憶する。領域Ｙ２のビット情報を反転ビット情報として記憶するのは、本実施形態においては、記憶している内容が反転されてセレクタ３１１、３１２、３１３等へ出力される回路構成となっているためである。
【００８２】
メモリ４２２は、選択端子／ＯＥから入力される排他的論理和素子ＥＸＯＲ２からの論理値が”０”の場合、すなわち、アドレスが＃０１０、＃０１１、＃１００、＃１０１の場合にチップイネーブルになり、パターン発生器２０から入力される遅延時間指示信号のアドレスのビットＡ０、Ａ１のビット情報に対応するデータのＤ３、Ｄ４のビット情報又は反転ビット情報のそれぞれのビット情報を排他的論理和素子ＥＸＯＲ３と、排他的論理和素子ＥＸＯＲ４とに出力する。
【００８３】
抵抗Ｒ２は、一端をメモリ４２２と排他的論理和素子ＥＸＯＲ３との間のデータ線に接続され、多端を接地されている。このため、メモリ４２２からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ３に論理値Ｌが供給される。抵抗Ｒ３は、一端をメモリ４２２と排他的論理和素子ＥＸＯＲ４との間のデータ線に接続され、多端を接地されている。このため、メモリ４２２からビット情報が出力されない場合には、排他的論理和素子ＥＸＯＲ４に論理値Ｌが供給される。
【００８４】
排他的論理和素子ＥＸＯＲ３は、メモリ４２２から出力されるビット情報又は抵抗Ｒ２を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報との排他的論理和演算を実行して１ビットのビット情報を後段へ出力する。排他的論理和素子ＥＸＯＲ４は、メモリ４２２から出力されるビット情報又は抵抗Ｒ３を介して供給される論理値Ｌと、パターン発生器２０から入力されるアドレスのビットＡ２のビット情報との排他的論理和演算を実行して１ビットのビット情報を後段へ出力する。
【００８５】
例えば、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１００又は＃１０１の場合には、排他的論理和素子ＥＸＯＲ２が”０”を出力して、メモリ４２２がイネーブルになり、メモリ４２２からアドレスに対応するデータのビットＤ３の反転ビット情報が排他的論理和素子ＥＸＯＲ３に出力され、ビットＤ４の反転ビット情報が排他的論理和素子ＥＸＯＲ４に出力される。
【００８６】
このため、排他的論理和素子ＥＸＯＲ３は、メモリ４２２から入力されたビットＤ３の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ３の反転ビット情報を反転させたビットＤ３のビット情報を出力する。また、排他的論理和素子ＥＸＯＲ４、メモリ４２２から入力されたビットＤ４の反転ビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ４の反転ビット情報を反転させたビットＤ４のビット情報を出力する。
【００８７】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０１０又は＃０１１の場合には、排他的論理和素子ＥＸＯＲ２が”０”を出力して、メモリ４２２がイネーブルになり、メモリ４２２からアドレスに対応するデータのビットＤ３のビット情報が排他的論理和素子ＥＸＯＲ３に出力され、データのビットＤ４のビット情報が排他的論理和素子ＥＸＯＲ４に出力される。このため、排他的論理和素子ＥＸＯＲ３はメモリ４２２から入力されたビットＤ３のビット情報と、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビットＤ３のビット情報をそのまま出力する。また、排他的論理和素子ＥＸＯＲ４はメモリ４２２から入力されたビットＤ４のビット情報と、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビットＤ４のビット情報をそのまま出力する。
【００８８】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃０００又は＃００１の場合には、排他的論理和素子ＥＸＯＲ２が”１”を出力して、メモリ４２２がディスエーブルになり、抵抗Ｒ２を介して論理値Ｌが排他的論理和素子ＥＸＯＲ３に供給され、抵抗Ｒ３を介して論理値Ｌが排他的論理和素子ＥＸＯＲ４に供給される。このため、排他的論理和素子ＥＸＯＲ３は抵抗Ｒ２を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビット情報”０”をデータのビットＤ３として出力する。また、排他的論理和素子ＥＸＯＲ４は抵抗Ｒ３を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”０”との排他的論理和演算により、ビット情報”０”をデータのビットＤ４として出力する。
【００８９】
また、パターン発生器２０から入力される遅延時間指示信号のアドレスが＃１１０又は＃１１１の場合には、排他的論理和素子ＥＸＯＲ２が”１”を出力して、メモリ４２２がディスエーブルになり、抵抗Ｒ２を介して論理値Ｌが排他的論理和素子ＥＸＯＲ３に供給され、抵抗Ｒ３を介して論理値Ｌが排他的論理和素子ＥＸＯＲ４に供給される。このため、排他的論理和素子ＥＸＯＲ３は抵抗Ｒ２を介して供給された論理値Ｌと、アドレスのビットＡ２のビット情報”１”との排他的論理和演算により、ビット情報”１”をデータのビットＤ３として出力する。また、排他的論理和素子ＥＸＯＲ４は抵抗Ｒ３を介して供給された論理値Ｌと、アドレスビットＡ２のビット情報”１”との排他的論理和演算により、ビット情報”１”をデータのビットＤ４として出力する。
【００９０】
選択デバイス３２０は、メモリ４２０から出力される３ビットのビット情報と、排他的論理和素子ＥＸＯＲ３から出力される１ビットのビット情報と、排他的論理和素子ＥＸＯＲ４から出力される１ビットのビット情報とをまとめて各セレクタ３１１、３１２、３１３等に出力する。
【００９１】
以上のように、第２実施形態の選択デバイス３２０によれば、アドレス＃０００、＃００１に対応するデータのビットＤ３、Ｄ４、及び、アドレス＃１１０、＃１１１に対応するデータのビットＤ３、Ｄ４についてメモリを使用せずに簡単な回路を利用して出力することができ、必要なメモリ量を削減することができる。また、複数のメモリセルを有するメモリ部材において無駄なメモリセルが発生することを防止できる。
このため、選択デバイス、遅延デバイス及び試験装置において、デバイス又は装置を小型化することができ、装置コストを低減することが可能になる。
【００９２】
本発明は上記の実施形態に限定されるものではなく、種々の変形が可能である。例えば、上記実施形態では、遅延素子に関する遅延データの１ビットを１つの遅延素子を使用するか否かを表すために用いていたが、本発明はこれに限られず、例えば、１ビットを複数の遅延素子を使用するか否かを表すために用いてもよい。また、上記実施形態では、遅延素子に関する遅延データとして、遅延素子を使用するか否かの情報を用いていたが、本発明はこれに限られず、例えば、使用する遅延素子のみを示す情報を用いるようにしてもよく、要は、使用する遅延素子を特定することのできる情報であればよい。
また、上記実施形態では、選択デバイス及び遅延デバイスを試験装置に利用した例を示していたが、本発明はこれに限られず、選択デバイス及び遅延デバイスを試験装置以外の他の装置においても使用することができる。
【００９３】
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態の記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることができることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
【００９４】
【発明の効果】
本発明にかかる選択デバイス、遅延デバイス及び試験装置によれば、書き換え可能なメモリを有効に利用でき、また、デバイス及び装置を簡素化且つ小型化することができる。
【図面の簡単な説明】
【図１】従来の試験装置に備えられている遅延デバイスの基本構成を示すブロック図である。
【図２】従来の遅延デバイスに備えられているＬＮＭに記憶されているデータの概念図である。
【図３】本発明の第１の実施形態に係る試験装置の基本構成を示すブロック図である。
【図４】本発明の第１の実施形態に係る遅延デバイスの基本構成を示すブロック図である。
【図５】本発明の第１の実施形態に係る選択デバイスによって出力されるデータの概念図である。
【図６】本発明の第１の実施形態に係る選択デバイスの基本構成を示す図である。
【図７】遅延デバイスの遅延素子による信号に対する遅延時間の特性を説明する図である。
【図８】本発明の第２の実施形態に係る選択デバイスによって出力されるデータの概念図である。
【図９】本発明の第２の実施形態に係る選択デバイスによって出力されるデータのより具体的な概念図である。
【図１０】本発明の第２の実施形態に係る選択デバイスの回路構成の一例を示す図である。
【図１１】本発明の第２の実施形態に係る選択デバイスの回路構成の他の例を示す図である。
【符号の説明】
１０ タイミング発生器
２０ パターン発生器
３０ 遅延デバイス
４０ 半導体デバイス
５０ 論理比較器
６０ 不良解析メモリ
７０ 救済解析器
８０ 制御部
１００ 試験装置
３０１、３０２、３０３ 遅延素子
３１１、３１２、３１３ セレクタ
３２０ 選択デバイス
３３０ 固定論理値出力回路
Ａ１、Ａ２、Ｂ１〜Ｂ３、Ｃ１〜Ｃ４、Ｄ１〜Ｄ５、Ｅ１〜Ｅ５、Ｆ１〜Ｆ４、Ｇ１〜Ｇ３、Ｈ１、Ｈ２ レジスタメモリ
Ｓ１〜Ｓ５ セレクタ
４０２、４０４、４０６、４０８、４１６、４１８、４２０、４２２ メモリ
４１０ セレクタ
４１２、４１４ 論理素子
ＥＸＯＲ１、ＥＸＯＲ２、ＥＸＯＲ３、ＥＸＯＲ４ 排他的論理和素子
Ｒ１、Ｒ２、Ｒ３ 抵抗
Claims (16)
- 電気部品の電気的特性を試験する試験装置に備えられる選択デバイスであって、
前記試験装置は、
前記電気部品に与える試験パターン信号、及び当該試験パターン信号を遅延させる時間を指示する指示信号を発生するパターン発生器と、
前記試験パターン信号を遅延させる時間が異なる複数の遅延素子と、
当該選択デバイスが出力するデータに基づいて前記遅延素子を使用して前記試験パターン信号を遅延させて出力する論理回路とを備え、
当該選択デバイスは、
前記試験パターン信号を指示された時間遅延させる際に使用する前記遅延素子を特定する複数のデータの一部のビット情報を出力する固定論理値出力回路と、
前記複数のデータの残りのビット情報を記憶する書き換え可能メモリと、
前記固定論理値出力回路が出力する前記ビット情報及び前記書き換え可能メモリが記憶する前記ビット情報から、前記指示信号に指示された時間遅延させる際に使用する前記遅延素子を特定する出力データを選択して出力する選択出力回路と、
を備えたことを特徴とする選択デバイス。 - 前記固定論理値出力回路は、論理値ロー及び論理値ハイを出力し、
前記選択出力回路は、前記論理値ロー、前記論理値ハイ及び前記書き換え可能メモリから出力されたビット情報から前記指示信号に対応するビット情報を選択して前記出力データとして出力することを特徴とする請求項１に記載の選択デバイス。 - 前記固定論理値出力回路は、前記指示信号の最上位ビットを用いた論理演算により前記論理値ロー又は論理値ハイを出力することを特徴とする請求項２に記載の選択デバイス。
- 前記選択出力回路は、前記固定論理値出力回路が出力する前記ビット情報及び前記書き換え可能メモリが記憶する前記ビット情報から前記指示信号に対応する前記データの１ビットの情報を出力するビット選択回路を前記データの各ビット毎に有することを特徴とする請求項１乃至３のいずれかに記載の選択デバイス。
- 電気部品の電気的特性を試験する試験装置に備えられる遅延デバイスであって、
前記試験装置は、
前記電気部品に与える試験パターン信号、及び当該試験パターン信号を遅延させる時間を指示する指示信号を発生するパターン発生器を備え、
当該遅延デバイスは、
前記試験パターン信号である遅延対象信号を遅延させる要素遅延時間が異なる複数の遅延素子と、
前記遅延対象信号を所望の時間遅延させる際に使用する前記遅延素子を特定する複数の遅延データの一部のビット情報を固定して出力する固定論理値出力回路と、
前記複数の遅延データの残りのビット情報を記憶する書き換え可能メモリと、
前記固定論理値出力回路が出力する前記ビット情報及び前記書き換え可能メモリが記憶する前記ビット情報から、前記指示信号に指示された時間遅延させる際に使用する前記遅延素子を特定する出力データを選択して出力する選択出力回路と、
前記出力データに基づいて前記遅延素子を使用して前記遅延対象信号を遅延させて出力する論理回路とを備えたことを特徴とする遅延デバイス。 - 前記出力データは、使用する複数の前記遅延素子を特定する情報を有し、
前記論理回路は、前記出力データに含まれている前記複数の遅延素子を使用することにより前記遅延対象信号を遅延させて出力することを特徴とする請求項５に記載の遅延デバイス。 - 前記固定論理値出力回路は、論理値ロー及び論理値ハイを出力し、
前記選択出力回路は、前記論理値ロー、前記論理値ハイ及び前記書き換え可能メモリから出力されたビット情報から前記指示信号に対応するビット情報を選択して前記出力データとして出力することを特徴とする請求項５又は６に記載の遅延デバイス。 - 前記固定論理値出力回路は、前記指示信号の最上位ビットを用いた論理演算により前記論理値ロー又は論理値ハイを出力することを特徴とする請求項７に記載の遅延デバイス。
- 前記選択出力回路は、前記固定論理値出力回路が出力する前記ビット情報及び前記書き換え可能メモリが記憶する前記ビット情報から前記遅延対象信号に対応する前記データの１ビットの情報を出力するビット選択回路を前記データの各ビット毎に有することを特徴とする請求項５乃至８のいずれかに記載の遅延デバイス。
- 前記複数の遅延データは、前記複数の遅延素子のそれぞれを使用するか否かを表すビット情報を有することを特徴とする請求項５乃至９のいずれかに記載の遅延デバイス。
- 前記要素遅延時間に所定の誤差範囲が含まれ、前記要素遅延時間が前記誤差範囲における最小の時間であった場合においても、前記所望の遅延時間を得るために使用する必要がない前記遅延素子の少なくとも一部を特定する前記ビット情報を出力することを特徴とする請求項１０に記載の遅延デバイス。
- 前記要素遅延時間に所定の誤差範囲が含まれ、前記要素遅延時間が前記誤差範囲における最大の時間であった場合においても、前記所望の遅延時間を得るために使用する必要がある前記遅延素子の少なくとも一部を特定する前記ビット情報を出力することを特徴とする請求項１０に記載の遅延デバイス。
- 前記書き換え可能メモリが記憶する前記ビット情報のビット幅は前記遅延データによって異なることを特徴とする請求項５乃至１２のいずれかに記載の遅延デバイス。
- 電気部品の電気的特性を試験する試験装置であって、
前記電気部品に与える試験パターン信号、当該試験パターン信号を遅延させる時間を指示する指示信号及び前記電気部品が正常である場合に出力されると期待される期待値データを発生するパターン発生器と、
前記試験パターン信号を遅延させる時間が異なる複数の遅延素子と、
前記試験パターン信号を所望の時間遅延させる際に使用する前記遅延素子を特定する複数のデータの一部のビット情報を出力する固定論理値出力回路と、
前記複数のデータの残りのビット情報を記憶する書き換え可能メモリと、
前記固定論理値出力回路が出力する前記ビット情報及び前記書き換え可能メモリが記憶する前記ビット情報から、前記指示信号に指示された時間遅延させる際に使用する前記遅延素子を特定する出力データを選択して出力する選択出力回路と、
前記出力データに基づいて前記遅延素子を使用して前記試験パターン信号を遅延させて出力する論理回路と、
前記遅延された試験パターン信号が前記電気部品に与えられたときに当該電気部品から出力される出力データと、前記期待値データとが一致するか否かを検出する論理比較器とを備えたことを特徴とする試験装置。 - 前記出力データは、使用する複数の前記遅延素子を特定する情報を有し、
前記論理回路は、前記出力データに含まれている前記複数の遅延素子を使用することにより前記試験パターン信号を遅延させて出力することを特徴とする請求項１４に記載の試験装置。 - 前記選択出力回路は、前記固定論理値出力回路が出力する前記ビット情報及び前記書き換えメモリが記憶する前記ビット情報から前記指示信号に対応する前記データの１ビットの情報を出力するビット選択回路を前記データの各ビット毎に有することを特徴とする請求項１４又は１５に記載の試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2000241504A JP2000241504A (ja) | 2000-09-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| JP (1) | JP4456686B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8327090B2 (en) * | 2007-10-22 | 2012-12-04 | Advantest Corporation | Histogram generation with mixed binning memory |
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1999
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|---|---|
| JP2000241504A (ja) | 2000-09-08 |
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