KR100723464B1 - 프레임비트를 이용하여 테스트모드의 경우의 수를확장하는 테스트모드 설정회로 - Google Patents

프레임비트를 이용하여 테스트모드의 경우의 수를확장하는 테스트모드 설정회로 Download PDF

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Abstract

테스트모드의 경우의 수를 확장시키는 테스트모드 설정회로를 개시한다. 상기 테스트모드 설정회로는 스위치제어회로 및 테스트모드 출력부를 구비한다. 상기 스위치제어회로는 복수 개의 테스트모드 중에서 하나를 선택하는 정보를 전달하기 위해 시스템으로부터 전달된 제1어드레스 신호 내지 제4어드레스 신호들 중 제1어드레스 신호 및 메모리장치의 불량검출을 위하여 시스템에서 발생하는 로우신호에 응답하여 프레임신호 및 상기 프레임신호를 반전시킨 역프레임신호를 출력한다. 상기 테스트모드 출력부는 메모리장치의 불량검출을 위하여 시스템에서 발생하는 쓰기신호, 컬럼신호 및 로우신호에 의해서 인애이블 되는 모드셋(MODSET)신호, 상기 4개의 어드레스 신호들, 상기 스위치제어회로의 상기 프레임신호 및 상기 역프레임신호를 수신하여 복수 개의 테스트모드신호들을 출력하는 테스트모드 출력부를 구비한다. 본 발명에 따른 테스트모드 설정회로는 상기 복수 개의 어드레스 중 하나의 어드레스의 데이터를 테스트모드 설정에 사용함으로써 종래의 방법에서 사용하는 주변 조건을 많이 변화시키지 않으면서도 테스트모드의 경우의 수를 확장 가능하게 한다.

Description

프레임비트를 이용하여 테스트모드의 경우의 수를 확장하는 테스트모드 설정회로{Test mode establishing circuit for extending a number of test mode using framing bit}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 메모리장치의 불량검출에 사용되는 종래의 테스트모드 설정회로를 나타내는 블럭도이다.
도 2는 도 1에 도시된 테스트모드 출력부의 제1출력회로 내지 제4출력회로를 공통으로 구성하는 내부회로를 나타낸다.
도 3은 도 1에 도시된 테스트모드 출력부의 제5출력회로 내지 제8출력회로를 공통으로 구성하는 내부회로를 나타낸다.
도 4는 종래의 테스트모드 설정회로의 동작에 따른 타이밍 다이어그램(timing diagram)이다.
도 5는 본 발명의 일 실시예에 따른 테스트모드 설정회로를 나타내는 블럭도이다.
도 6은 도 5에 도시된 스위치제어회로의 내부회로를 나타낸다.
도 7은 도 5에 도시된 테스트모드 출력부의 제1출력회로 내지 제3출력회로를 공통으로 구성하는 내부회로이다.
도 8은 도 5에 도시된 테스트모드 출력부의 제4출력회로 내지 제7출력회로를 공통으로 구성하는 내부회로이다.
도 9는 본 발명의 일 실시예에 따른 테스트모드 설정회로의 동작에 따른 타이밍 다이어그램이다.
본 발명은 반도체 장치에 관한 것으로서, 특히 메모리장치의 불량검출을 위한 테스트에 있어서 프레임 비트를 이용한 테스트모드 경우의 수의 확장에 관한 것이다.
일반적으로 DRAM제품의 특수한 불량 검출을 위한 테스트는 정상 모드에서가 아니라 해당 불량을 가장 잘 검출할 수 있는 특수한 테스트모드에서 이루어진다. 이를 위하여 DRAM의 내부에는 여러 가지의 테스트모드를 수행하기 위한 회로가 내장되는데, 통상 WCBR 모드셋팅 방법에 의해 그 모드가 설정된다. 즉 어떤 DRAM 제품에 사용되는 테스트모드가 N(N은 정수)개 일 경우 그 중 하나를 선택하는 테스트모드를 설정하기 위하여, 시스템은 제어신호를 하이상태에서 로우상태로 천이(또는 로우상태에서 하이상태로 천이)시키면서 어드레스 핀에 테스트모드 설정정보를 인가함으로써, 특정 테스트모드를 설정한다.
도 1은 메모리장치의 불량검출에 사용되는 종래의 테스트모드 설정회로를 나 타내는 블럭도이다.
도 1을 참조하면, 종래의 테스트모드 설정회로는, 제1출력회로(11) 내지 제8출력회로(18)를 구비한다.
여기서 어드레스 신호들(ADR0 내지 ADR3)은 시스템에서 발생된 신호이고, 모드셋신호(MODSET)는 메모리장치의 불량검출을 위하여 시스템에서 발생하는 쓰기신호, 컬럼신호 및 로우신호에 의해서 인애이블 되는 신호이다.
제1출력회로(11) 및 제5출력회로(15)는 어드레스 신호(ADR0) 및 모드셋신호(MODSET)에 응답하여 테스트모드 신호(M0) 및 테스트모드 신호(M4)를 각각 출력하고, 제2출력회로(12) 및 제6출력회로(16)는 어드레스 신호(ADR1) 및 모드셋신호(MODSET)에 응답하여 테스트모드 신호(M1) 및 테스트모드 신호(M5)를 각각 출력하며, 제3출력회로(13) 및 제7출력회로(17)는 어드레스 신호(ADR2) 및 모드셋신호(MODSET)에 응답하여 테스트모드 신호(M2) 및 테스트모드 신호(M6)를 각각 출력하고, 제4출력회로(14) 및 제8출력회로(18)는 어드레스 신호(ADR3) 및 모드셋신호(MODSET)에 응답하여 테스트모드 신호(M3) 및 테스트모드 신호(M7)를 출력한다.
도 2는 도 1에 도시된 테스트모드 출력부의 제1출력회로 내지 제4출력회로를 공통으로 구성하는 내부회로를 나타낸다.
도 2를 참조하면, 제1출력회로(11) 내지 제4출력회로(14)를 구성하는 내부회로는, 입력단자(D)에 어드레스 신호(ADR0) 내지 어드레스 신호(ADR3)가 연결되고 클럭단자(CLK)에 모드셋신호(MODSET)가 인가되며, 모드셋신호(MODSET)의 라이징엣지(rising edge)에서 입력단자에 인가되는 어드레스 신호들(ADR0 내지 ADR3)을 샘 플링하여 양의 출력단자(Q)를 통해 출력하는 라이징엣지 디플립플롭(21)과 라이징엣지 디플립플롭(21)의 출력신호를 래치하는 2개의 인버터들(22 및 23) 및 인버터(22)의 출력신호에 대한 버퍼용 인버터(24)를 구비하여 신호(Mi, i는 0 내지 3을 나타내는 정수)를 출력한다.
도 3은 도 1에 도시된 테스트모드 출력부의 제5출력부 내지 제8출력부를 공통으로 구성하는 내부회로를 나타낸다.
도 3을 참조하면, 제5출력회로(15) 내지 제8출력회로(18)를 구성하는 내부회로는, 입력단자(D)에 어드레스 신호(ADR0) 내지 어드레스 신호(ADR3)가 연결되고 클럭단자(CLK)에 모드셋신호(MODSET)가 인가되며, 모드셋신호(MODSET)의 폴링엣지(falling edge)에서 입력단자에 인가되는 어드레스 신호들(ADR0 내지 ADR3)을 샘플링하여 양의 출력단자(Q)를 통해 출력하는 폴링엣지 디플립플롭(31)과 폴링엣지 디플립플롭(31)의 출력신호를 래치하는 2개의 인버터들(32 및 33) 및 인버터(32)의 출력신호에 대한 버퍼용 인버터(34)를 구비하여 신호(Mj, j는 4 내지 7을 나타내는 정수)를 출력한다.
도 4는 종래의 테스트모드 설정회로의 동작에 따른 타이밍 다이어그램이다.
테스트모드 설정회로는 입력신호로서 모드셋 신호(MODSET) 및 어드레스 신호들(ADR0 내지 ADR3)을 구비한다.
모드셋(MODSET)신호는 메모리장치의 불량검출을 위하여 시스템(미도시)에서 발생하는 쓰기신호(WRT), 컬럼신호(COL) 및 로우신호(ROW)에 의해서 인애이블 되며, 4개의 어드레스 신호들(ADR0 내지 ADR3)은 8개의 테스트모드 중에서 하나를 선 택하는 정보를 전달한다.
모드셋신호(MODSET)의 라이징엣지에서 4개의 어드레스 신호들(ADR0 내지 ADR3)의 정보들(M0 내지 M3)을 제1출력회로(11) 내지 제4출력회로(14)에서 출력하고, 일정시간이 경과한 후 모드셋신호(MODSET)의 폴링엣지에서 4개의 어드레스 신호들(ADR0 내지 ADR3)의 정보들(M4 내지 M7)을 제5출력회로(15) 내지 제8출력회로(18)에서 출력한다.
표 1은 종래의 WCBR 테스트모드 셋팅 방법에 따른 테스트모드 코드를 나타낸다.
테스트 모드 테스트 모드 코드
M0 M1 M2 M3 M4 M5 M6 M7
TM_0 1 0 0 0 0 0 0 0
TM_1 0 1 0 0 0 0 0 0
TM_2 0 0 1 0 0 0 0 0
TM_3 0 0 0 1 0 0 0 0
TM_4 0 0 0 0 1 0 0 0
TM_5 0 0 0 0 0 1 0 0
TM_6 0 0 0 0 0 0 1 0
TM_7 0 0 0 0 0 0 0 1
표 1을 참조하면, 종래의 테스트모드 설정회로는, 4개의 어드레스 신호와 하나의 제어신호(MODSET)의 라이징엣지 및 폴링엣지를 이용하여 8가지 경우("1"인 경우)의 수를 가지는 테스트모드를 설정할 수 있다. 그러나 DRAM에 사용되는 어드레스 핀의 수는 한정되어 있기 때문에, 상기 제어신호(MODSET)의 양단의 천이부분(라이징엣지 및 폴링엣지)을 각각 사용하더라도 종래의 방식에는 상기 테스트모드의 경우의 수를 더 이상 확장하는 데는 제한이 있다. 이를 극복하기 위하여 기존의 제 어신호(MODSET) 이외의 다른 제어신호를 할당할 수도 있으나, 이 경우 다른 어드레스 핀을 사용해야 하는 단점이 있다.
따라서 본 발명이 이루고자 하는 기술적 과제는, 어드레스 신호의 하나를 이용하여, 종래에 사용되는 주변회로들을 크게 변경시키거나 보다 많은 면적을 사용하지 않고도 테스트모드의 경우의 수를 확장하는 테스트모드 설정회로를 제공하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 테스트모드 설정회로는, 스위치제어회로 및 테스트모드 출력부를 구비한다.
상기 스위치제어회로는 복수 개의 테스트모드 중에서 하나를 선택하는 정보를 전달하기 위해 시스템으로부터 전달된 제1어드레스 신호 내지 제4어드레스 신호들 중 제1어드레스 신호 및 메모리장치의 불량검출을 위하여 상기 시스템에서 발생하는 로우신호에 응답하여 프레임신호 및 상기 프레임신호를 반전시킨 역프레임신호를 출력한다. 상기 테스트모드 출력부는 메모리장치의 불량검출을 위하여 상기 시스템에서 발생하는 쓰기신호, 컬럼신호 및 로우신호에 의해서 인애이블 되는 모드셋신호, 상기 4개의 어드레스 신호들, 상기 스위치제어회로의 상기 프레임신호 및 상기 역프레임신호를 수신하여 복수 개의 테스트모드신호들을 출력하는 제1출력회로 내지 제7출력회로를 구비한다.
상기 스위치제어회로는, 입력단자에 상기 제1어드레스 신호가 인가되고, 클 럭단자에 상기 로우신호가 인가되며, 상기 로우신호의 폴링엣지에서 상기 제1어드레스 신호를 샘플링하여 양의 출력단자에 출력하는 폴링엣지 디플립플롭과 상기 폴링엣지 디플립플롭의 출력신호를 반전시킨 역프레임신호를 출력하는 제1인버터 및 상기 제1인버터의 출력신호를 반전시킨 프레임신호를 출력하는 제2인버터를 구비한다.
상기 제1출력회로 내지 상기 제3출력회로는, 4개의 입력신호들 즉 3개의 공통 입력신호들인 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호와 각각 순서대로 입력되는 상기 제2어드레스 신호 내지 상기 제4어드레스신호에 응답하여 각각 2가지 경우의 테스트모드 선택신호를 출력하고, 상기 제4출력회로 내지 상기 제7출력회로는, 4개의 입력신호들 즉 3개의 공통 입력신호들인 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호와 각각 순서대로 입력되는 상기 제1어드레스 신호 내지 상기 제4어드레스 신호에 응답하여 2가지 경우의 테스트모드 선택신호를 출력한다.
상기 제1출력회로 내지 상기 제3출력회로는, 라이징엣지 디플립플롭, 제1인버터 내지 제4인버터, 제1스위치 및 제2스위치를 각각 똑같이 구비한다. 상기 라이징엣지 디플립플롭은 입력단자에 상기 제2어드레스 신호 내지 상기 제4어드레스 신호가 순서대로 인가되고, 클럭단자에 상기 모드셋신호가 인가되며, 상기 모드셋신호의 라이징엣지에서 상기 입력단자에 인가되는 상기 제2어드레스 신호 내지 상기 제4어드레스 신호를 각각 샘플링하여 양의 출력단자에 출력한다. 상기 제1인버터는 상기 디플립플롭의 출력신호를 반전시키며, 상기 제2인버터는 입력단자에 상기 제1 인버터의 출력신호가 인가되고 출력단자는 상기 제1인버터의 입력단자에 연결된다. 상기 제1인버터 및 상기 제2인버터는 상기 디플립플롭의 출력신호를 래치하는 기능을 한다. 상기 제1스위치는 상기 역프레임신호에 대응하여 상기 래치된 신호를 스위칭하며, 상기 제2스위치는 상기 프레임신호에 대응하여 상기 래치된 신호를 스위칭한다. 상기 제3인버터는 상기 제1스위치의 출력신호를 반전시키고, 상기 제4인버터는 상기 제2스위치의 출력신호를 반전시킨다.
상기 제4출력회로 내지 상기 제7출력회로는, 폴링엣지 디플립플롭, 제5인버터 내지 제8인버터, 제3스위치 및 제4스위치를 각각 구비한다. 상기 폴링엣지 디플립플롭은 입력단자에 상기 제1어드레스 신호 내지 상기 제4어드레스 신호가 순서대로 인가되고, 클럭단자에 상기 모드셋신호가 인가되며, 상기 모드셋신호의 폴링엣지에서 상기 입력단자에 인가되는 상기 제1어드레스 신호 내지 상기 제4어드레스 신호를 각각 샘플링하여 양의 출력단자에 출력한다. 상기 제5인버터는 상기 디플립플롭의 출력신호를 반전시키며, 상기 제6인버터는 입력단자에 상기 제5인버터의 출력신호가 인가되고 출력단자는 상기 제5인버터의 입력단자에 연결된다. 상기 제5인버터 및 상기 제6인버터는 상기 디플립플롭의 출력신호를 래치하는 기능을 한다. 상기 제3스위치는 상기 역프레임신호에 대응하여 상기 래치된 신호를 스위칭하며, 상기 제4스위치는 상기 프레임신호에 대응하여 상기 래치된 신호를 스위칭한다. 상기 제7인버터는 상기 제3스위치의 출력신호를 반전시키고, 상기 제8인버터는 상기 제4스위치의 출력신호를 반전시킨다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 테스트모드 설정회로를 나타내는 블럭도이다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 테스트모드 설정회로는, 스위치제어회로(500) 및 테스트모드 출력부(550)를 구비한다.
스위치제어회로(500)는 시스템(미도시)으로부터 전달된 제1어드레스 신호(ADR0) 및 메모리장치의 불량검출을 위하여 시스템에서 발생하는 로우신호(ROW)에 응답하여 프레임신호(FRM) 및 상기 프레임신호(FRM)를 반전시킨 역프레임신호(FRMB)를 출력한다.
테스트모드 출력부(550)는 제1출력회로(51) 내지 제7출력회로(57)를 구비한다. 제1출력회로(51) 내지 제3출력회로(53)는 4개의 입력신호들 즉 3개의 공통 입력신호들인 모드셋신호(MODSET), 프레임신호(FRM) 및 역프레임신호(FRMB)와 각각 순서대로 입력되는 제2어드레스신호(ADR1) 내지 상기 제4어드레스신호(ADR3)에 응답하여 각각 2가지 경우의 테스트모드 선택신호들(MO와 MOE, M1과 M1E 및 M2와 M2E)을 출력하고, 제4출력회로(54) 내지 제7출력회로(57)는 4개의 입력신호들 즉 3개의 공통 입력신호들인 모드셋신호(MODSET), 프레임신호(FRM) 및 역프레임신호(FRMB)와 각각 순서대로 입력되는 제1어드레스신호(ADR0) 내지 제4어드레스신호(ADR3)에 응답하여 각각 2가지 경우의 테스트모드 선택신호들(M3과 M3E, M4와 M4E, M5와 M5E 및 M6과 M6E))을 출력한다.
도 6은 도 5에 도시된 스위치제어회로의 내부회로를 나타낸다.
도 6을 참조하면, 스위치제어회로(500)는, 입력단자(D)에 제1어드레스 신호(ADR0)가 인가되고, 클럭단자(CLK)에 로우신호(ROW)가 인가되며, 로우신호(ROW)의 폴링엣지에서 제1어드레스신호(ADR0)를 샘플링하여 양의 출력단자(Q)에 출력하는 폴링엣지 디플립플롭(61)과 폴링엣지 디플립플롭(61)의 출력신호를 반전시켜 역프레임신호(FRMB)를 출력하는 제1인버터(62) 및 제1인버터(62)의 출력신호를 반전시켜 프레임신호(FRM)를 출력하는 제2인버터(63)를 구비한다.
도 7은 도 5에 도시된 테스트모드 출력부의 제1출력회로 내지 제3출력회로를 공통으로 구성하는 내부회로이다.
제1출력회로(51) 내지 제3출력회로(53)는, 라이징엣지 디플립플롭(71), 제1인버터(72) 내지 제4인버터(77), 제1스위치(74) 및 제2스위치(75)를 각각 똑같이 구비한다. 라이징엣지 디플립플롭(71)은 입력단자(D)에 제2어드레스신호(ADR1) 내지 제4어드레스신호(ADR3)가 순서대로 인가되고, 클럭단자(CLK)에 모드셋신호(MODSET)가 인가되며, 모드셋신호(MODSET)의 라이징엣지에서 입력단자(D)에 인가되는 제2어드레스신호(ADR1) 내지 제4어드레스신호(ADR3)를 각각 샘플링하여 양의 출력단자(Q)로 출력한다. 제1인버터(72)는 라이징엣지 디플립플롭(71)의 출력신호를 반전시키며, 제2인버터는(73) 입력단자에 제1인버터(72)의 출력신호가 인가되고 출력단자에 제1인버터(72)의 입력단자가 연결된다. 제1인버터(72) 및 제2인버터(73)는 라이징엣지 디플립플롭(71)의 출력신호를 래치 하는 기능을 한다. 제1스위치(74)는 역프레임신호(FRMB)에 대응하여 래치된 신호를 스위칭하며, 제2스위치(75)는 상기 프레임신호에 대응하여 상기 래치된 신호를 스위칭한다. 제3인버터(76)는 제1스위치(74)의 출력신호를 반전시켜 신호(Mi, i는 정수)를 출력하고, 제4인버터(75)는 제2스위치(75)의 출력신호를 반전시켜 신호(MiE)를 출력한다..
도 8은 도 5에 도시된 테스트모드 출력부의 제4출력회로 내지 제7출력회로를 공통으로 구성하는 내부회로이다.
제4출력회로(54) 내지 제3출력회로(57)는, 폴링엣지 디플립플롭(81), 제5인버터(82) 내지 제8인버터(87), 제2스위치(84) 및 제4스위치(85)를 각각 똑같이 구비한다. 폴링엣지 디플립플롭(81)은 입력단자(D)에 제1어드레스신호(ADR0) 내지 제4어드레스신호(ADR3)가 순서대로 인가되고, 클럭단자(CLK)에 모드셋신호(MODSET)가 인가되며, 모드셋신호(MODSET)의 폴링엣지에서 입력단자(D)에 인가되는 제1어드레스신호(ADR0) 내지 제4어드레스신호(ADR3)를 각각 샘플링하여 양의 출력단자(Q)로 출력한다. 제5인버터(82)는 폴링엣지 디플립플롭(81)의 출력신호를 반전시키며, 제6인버터는(83) 입력단자(D)에 제5인버터(82)의 출력신호가 인가되고 출력단자는 제5인버터(82)의 입력단자에 연결된다. 제5인버터(82) 및 제6인버터(83)는 폴링엣지 디플립플롭(81)의 출력신호를 래치하는 기능을 한다. 제3스위치(84)는 역프레임신호(FRMB)에 대응하여 래치된 신호를 스위칭하며, 제4스위치(85)는 프레임신호에 대응하여 상기 래치된 신호를 스위칭한다. 제7인버터(86)는 제3스위치(84)의 출력신호를 반전시켜 신호(Mi, i는 0 내지 7을 나타내는 정수)를 출력하고, 제8인버터(85)는 제4스위치(85)의 출력신호를 반전시켜 신호(MiE)를 출력한다..
도 9는 본 발명의 일 실시예에 따른 테스트모드 설정회로의 동작에 따른 타이밍 다이어그램이다.
테스트모드 설정회로는 입력신호로서 모드셋 신호(MODSET) 및 어드레스 신호들(ADR0 내지 ADR3)을 구비한다.
모드셋(MODSET)신호는 메모리장치의 불량검출을 위하여 시스템(미도시)에서 발생하는 쓰기신호(WRT), 컬럼신호(COL) 및 로우신호(ROW)에 의해서 인애이블 되며, 4개의 어드레스 신호들(ADR0 내지 ADR3)은 8개의 테스트모드 중에서 하나를 선택하는 정보를 전달한다.
모드셋신호(MODSET)의 라이징엣지에서 3개의 어드레스 신호들(ADR1 내지 ADR3)의 정보들(M0 내지 M2)을 샘플링하고, 일정시간이 경과한 후 모드셋신호(MODSET)의 폴링엣지에서 4개의 어드레스 신호들(ADR0 내지 ADR3)의 정보들(M3 내지 M6)을 샘플링한다. 상기 샘플링된 정보들 중에서, 모드셋신호(MODSET)의 라이징엣지에서 샘플링된 제1어드레스신호(ADR0)의 상태(FRM)가 논리하이인 경우와 논리로우인 경우로 나누어 테스트모드를 결정한다.
표 2는 본 발명에 따른 테스트모드 설정회로의 테스트모드 코드를 나타낸다.
테스트모드 테스트 모드 코드
FRM M0 M1 M2 M3 M4 M5 M6 M0E M1E M2E M3E M4E M5E M6E
TM_0 0 1 0 0 0 0 0 0 0 0 0 0 0 0 0
TM_1 0 0 1 0 0 0 0 0 0 0 0 0 0 0 0
TM_2 0 0 0 1 0 0 0 0 0 0 0 0 0 0 0
TM_3 0 0 0 0 1 0 0 0 0 0 0 0 0 0 0
TM_4 0 0 0 0 0 1 0 0 0 0 0 0 0 0 0
TM_5 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0
TM_6 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0
TM_7 1 0 0 0 0 0 0 0 1 0 0 0 0 0 0
TM_8 1 0 0 0 0 0 0 0 0 1 0 0 0 0 0
TM_9 1 0 0 0 0 0 0 0 0 0 1 0 0 0 0
TM_10 1 0 0 0 0 0 0 0 0 0 0 1 0 0 0
TM_11 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0
TM_12 1 0 0 0 0 0 0 0 0 0 0 0 0 1 0
TM_13 1 0 0 0 0 0 0 0 0 0 0 0 0 0 1
표 2를 참조하면, 테스트모드는 제1모드(TM_0) 내지 제14모드(TM_13) 까지 총 14가지의 경우("1"인 경우)의 수가 존재하게 된다. 처음 7개의 테스트모드(TM_0 내지 TM_6)는 제1어드레스신호(ADR0)의 상태(FRM)가 논리로우 일 경우이고, 나머지 7개의 테스트모드(TM_7 내지 TM_13)는 제1어드레스신호(ADR0)의 상태(FRM)가 논리하이 인 경우이다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 종래의 방법에 따른 테스트모드 경우의 수에 비하여, 본 발명의 일 실시예에 따른 테스트모드 설정회로는 같은 조건에서 약 2배 가량의 테스트모드 경우의 수를 확장할 수 있는 장점이 있다.

Claims (11)

  1. 메모리장치의 불량검출을 위하여 시스템에서 발생하는 로우(row)신호;
    메모리장치의 불량검출을 위하여 시스템에서 발생하는 쓰기신호, 컬럼신호 및 상기 로우신호에 의해서 인애이블 되는 모드셋(MODSET)신호;
    복수 개의 테스트모드 중에서 하나를 선택하는 정보를 전달하는 복수 개의 어드레스 신호들;
    상기 복수 개의 어드레스 신호들 중 하나 및 상기 로우신호에 응답하여 프레임신호와 상기 프레임신호를 반전시킨 역프레임신호를 출력하는 스위치제어회로; 및
    상기 모드셋 신호, 상기 복수 개의 어드레스 신호들, 상기 스위치제어회로의 상기 프레임신호 및 상기 역프레임신호를 수신하여 복수 개의 테스트모드신호들을 출력하는 테스트모드 출력부를 구비하는 테스트모드 설정회로.
  2. 제1항에 있어서, 상기 복수 개의 어드레스 신호들은,
    상기 프레임신호를 결정하기 위한 프레임정보와 상기 프레임신호의 논리상태 및 상기 로우신호의 천이상태에 대응하여 결정되는 2가지 경우의 테스트모드에 대한 정보를 간직하고 있는 제1어드레스 신호;
    상기 프레임신호의 논리상태 및 상기 모드셋신호의 천이상태에 대응하여 결정되는 4가지 경우의 테스트모드에 대한 정보를 간직하고 있는 제2어드레스;
    상기 프레임신호의 논리상태 및 상기 모드셋신호의 천이상태에 대응하여 결정되는 4가지 경우의 테스트모드에 대한 정보를 간직하고 있는 제3어드레스; 및
    상기 프레임신호의 논리상태 및 상기 모드셋신호의 천이상태에 대응하여 결정되는 4가지 경우의 테스트모드에 대한 정보를 간직하고 있는 제4어드레스를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  3. 제2항에 있어서, 상기 스위치제어회로는,
    입력단자에 상기 제1어드레스 신호가 연결되고, 클럭단자에 상기 로우신호가 연결되며, 상기 로우신호의 폴링엣지에서 상기 제1어드레스 신호를 샘플링하여 양의단자에서 출력하는 디플립플롭(D flip flop);
    상기 디플립플롭의 출력신호를 역전시켜 상기 역프레임신호를 출력하는 제1인버터; 및
    상기 제1인버터의 역프레임신호를 역전시켜 상기 프레임신호를 출력하는 제2인버터를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  4. 제2항에 있어서, 상기 테스트모드 출력부는,
    상기 제2어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제1출력회로;
    상기 제3어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호 를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제2출력회로;
    상기 제4어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제3출력회로;
    상기 제1어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제4출력회로;
    상기 제2어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제5출력회로;
    상기 제3어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제6출력회로; 및
    상기 제4어드레스, 상기 모드셋신호, 상기 프레임신호 및 상기 역프레임신호를 수신하여 2가지의 테스트모드를 결정하는 2개의 모드신호을 출력하는 제7출력회로를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  5. 제4항에 있어서, 상기 제1출력회로는,
    입력단자에 상기 제2어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신 호가 연결되며, 상기 모드셋신호의 라이징엣지에서 상기 제2어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제1디플립플롭;
    상기 제1디플립플롭의 출력을 역전시키는 제3인버터;
    입력단자가 상기 제3인버터의 출력단자에 연결되고 출력단자가 상기 제3인버터의 입력단자에 연결된 제4인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제3인버터의 출력신호를 스위칭하는 제1스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제3인버터의 출력신호를 스위칭하는 제2스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  6. 제4항에 있어서, 상기 제2출력회로는,
    입력단자에 상기 제3어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신호가 연결되며, 상기 모드셋신호의 라이징엣지에서 상기 제3어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제2디플립플롭;
    상기 제2디플립플롭의 출력을 역전시키는 제5인버터;
    입력단자가 상기 제5인버터의 출력단자에 연결되고 출력단자가 상기 제5인버터의 입력단자에 연결된 제6인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제5인버터의 출력신호를 스위칭하는 제3스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제5인버터의 출력신호를 스 위칭하는 제4스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  7. 제4항에 있어서, 상기 제3출력회로는,
    입력단자에 상기 제4어드레스 신호가 연결되고, 클락단자에 상기 모드셋신호가 연결되며, 상기 모드셋신호의 라이징엣지에서 상기 제4어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제3디플립플롭;
    상기 제3디플립플롭의 출력을 역전시키는 제7인버터;
    입력단자가 상기 제7인버터의 출력단자에 연결되고 출력단자가 상기 제7인버터의 입력단자에 연결된 제8인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제7인버터의 출력신호를 스위칭하는 제5스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제7인버터의 출력신호를 스위칭하는 제6스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  8. 제4항에 있어서, 상기 제4출력회로는,
    입력단자에 상기 제1어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신호가 연결되며, 상기 모드셋신호의 폴링엣지에서 상기 제1어드레스 신호가 샘플링되어 양의 단자에서 출력되는 제4디플립플롭;
    상기 제4디플립플롭의 출력을 역전시키는 제1인버터;
    입력단자가 상기 제1인버터의 출력단자에 연결되고 출력단자가 상기 제1인버 터의 입력단자에 연결된 제2인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제1인버터의 출력신호를 스위칭하는 제1스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제1인버터의 출력신호를 스위칭하는 제2스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  9. 제4항에 있어서, 상기 제5출력회로는,
    입력단자에 상기 제2어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신호가 연결되고, 상기 모드셋신호의 폴링엣지에서 상기 제2어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제5디플립플롭;
    상기 제5디플립플롭의 출력을 역전시키는 제3인버터;
    입력단자가 상기 제3인버터의 출력단자에 연결되고 출력단자가 상기 제3인버터의 입력단자에 연결된 제4인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제3인버터의 출력신호를 스위칭하는 제3스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제3인버터의 출력신호를 스위칭하는 제4스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  10. 제4항에 있어서, 상기 제6출력회로는,
    입력단자에 상기 제3어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신 호가 연결되며, 상기 모드셋신호의 폴링엣지에서 상기 제3어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제6디플립플롭;
    상기 제6디플립플롭의 출력을 역전시키는 제5인버터;
    입력단자가 상기 제5인버터의 출력단자에 연결되고 출력단자가 상기 제5인버터의 입력단자에 연결된 제6인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제5인버터의 출력신호를 스위칭하는 제5스위치; 및
    상기 프레임신호에 대응하여 일단에 연결된 상기 제5인버터의 출력신호를 스위칭하는 제6스위치를 구비하는 것을 특징으로 하는 테스트모드 설정회로.
  11. 제4항에 있어서, 상기 제7출력회로는,
    입력단자에 상기 제4어드레스 신호가 연결되고, 클락단자에 상기 모드셋 신호가 연결되며, 상기 모드셋신호의 폴링엣지에서 상기 제4어드레스 신호를 샘플링하여 양의 단자에서 출력하는 제7디플립플롭;
    상기 제7디플립플롭의 출력을 역전시키는 제7인버터;
    입력단자가 상기 제7인버터의 출력단자에 연결되고 출력단자가 상기 제7인버터의 입력단자에 연결된 제8인버터;
    상기 역프레임신호에 대응하여 일단에 연결된 상기 제7인버터의 출력신호를 스위칭하는 제7스위치; 및
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05216448A (ja) * 1992-02-04 1993-08-27 Hitachi Ltd フレームメモリの試験方法および試験装置
JPH10289600A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 半導体記憶装置
KR100516428B1 (ko) * 1996-11-19 2005-09-22 테라다인 인코퍼레이티드 데이터 압축에 대한 메모리 테스터

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05216448A (ja) * 1992-02-04 1993-08-27 Hitachi Ltd フレームメモリの試験方法および試験装置
KR100516428B1 (ko) * 1996-11-19 2005-09-22 테라다인 인코퍼레이티드 데이터 압축에 대한 메모리 테스터
JPH10289600A (ja) * 1997-04-14 1998-10-27 Hitachi Ltd 半導体記憶装置

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