KR100674545B1 - 반도체 기억 장치 및 반도체 기억 장치의 프로그램 방법 - Google Patents

Abstract

메모리 셀(MC)은 n치(n은 1 이상의 자연수)의 임계치 전압에 의해 복수의 데이터를 기억한다. 전압 공급 회로(7)는 메모리 셀(MC)이 일정한 임계치 전압에 도달하였는지의 여부를 베리파이하는 베리파이 동작에 있어서, 메모리 셀(MC)의 게이트에 일정한 전압을 공급한다. 메모리 셀의 일단에 접속된 검출 회로(10)는, 베리파이 동작에, 메모리 셀(MC)의 일단을 일정한 전위로 차지한다. 검출 회로(10)는 메모리 셀(MC)의 일단의 전압을 제1 검지 타이밍에 기초하여 검출하고, 계속해서, 제2 검지 타이밍에 기초하여, 메모리 셀(MC)의 일단의 전압을 검출한다.

반도체 기억 장치, 메모리 셀, 다치 데이터, 고속의 베리파이, 래치 회로

Description

반도체 기억 장치 및 반도체 기억 장치의 프로그램 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF PROGRAMMING SEMICONDUCTOR MEMORY DEVICE}

도 1a는 제1 실시 형태에 따른 워드선 및 비트선의 전위를 도시하는 파형도, 도 1b는 워드선의 전위를 바꾸는 프로그램 베리파이 동작을 도시하는 파형도, 도 1c는 리드 동작시의 워드선(WL) 및 비트선(BL)의 전위를 도시하는 파형도.

도 2는 도 1a에 대응하여, 셀의 Vg-Id(게이트 전압-드레인 전류) 특성을 도시하는 도면.

도 3a는 제1 실시 형태에서의 프로그램 단계 횟수와 임계치 전압의 변화를 도시하는 도면, 도 3b는 QPW 방식에서의 프로그램 단계 횟수와 임계치 전압의 변화를 도시하는 도면, 도 3c는 도 3a의 변형예를 도시하는 도면.

도 4는 제1 실시 형태에 따른 반도체 기억 장치를 도시하는 구성도.

도 5는 도 4에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하는 회로도.

도 6a, 도 6b는 메모리 셀 및 선택 트랜지스터의 단면도.

도 7은 메모리 셀 어레이의 1개의 NAND셀을 도시하는 단면도.

도 8은 도 5에 도시하는 데이터 기억 회로의 일례를 도시하는 회로도.

도 9는 제1 실시 형태에 따른 메모리 셀의 데이터와 메모리 셀의 임계치 전 압의 관계를 도시하는 도면.

도 10은 제1 페이지의 프로그램 동작을 도시하는 플로우차트.

도 11a, 도 11b, 도 11c는 데이터 캐시에 기억되어 있는 데이터와 기입 셀의 관계를 도시하는 도면.

도 12는 제1 실시 형태의 변형예를 나타내는 것으로, Vg-Id 특성의 일례를 도시하는 도면.

도 13은 제1 실시 형태의 변형예의 동작을 도시하는 플로우차트.

도 14는 제1 실시 형태의 변형예를 나타내는 것으로, 소거시의 동작을 도시하는 플로우차트.

도 15는 제1 실시 형태의 변형예를 나타내는 것으로, 프로그램시의 동작을 도시하는 플로우차트.

도 16은 도 15에 도시하는 프로그램시에서의 데이터 캐시의 내용을 도시하는 도면.

도 17은 제3 실시 형태의 동작을 도시하는 파형도.

도 18은 제4 실시 형태에 적용되는 데이터 기억 장치의 일례를 도시하는 회로도.

도 19는 제4 실시 형태의 동작을 도시하는 플로우차트.

도 20은 제4 실시 형태의 동작을 도시하는 도면.

도 21은 프로그램 베리파이의 리드 동작의 일례를 도시하는 도면.

도 22는 제5 실시 형태에 따른 프로그램 베리파이의 리드 동작의 예를 도시 하는 도면.

도 23은 제5 실시 형태에 적용되는 데이터 기억 회로의 일례를 도시하는 회로도.

도 24는 Log(I)-V 특성을 도시하는 도면.

도 25는 제6 실시 형태에 따른 리드시의 워드선의 전위 변화를 베리파이시의 워드선의 전위 변화에 일치시킨 예를 도시하는 파형도.

도 26의 (a), 도 26의 (b), 도 26의 (c)는 제7 실시 형태에 따른 4치의 데이터가 기억되는 경우의 동작을 도시하는 도면.

도 27은 제1 페이지의 프로그램 동작의 일례를 도시하는 플로우차트.

도 28은 제2 페이지의 프로그램 동작의 일례를 도시하는 플로우차트.

도 29는 제7 실시 형태에 따른 제2 페이지의 프로그램 동작을 도시하는 플로우차트.

도 30은 제2 페이지의 프로그램 동작을 도시하는 파형도.

도 31은 베리파이 레벨을 변화시키는 경우에서의 제1 페이지의 리드 동작을 도시하는 플로우차트.

도 32는 베리파이 레벨을 변화시키는 경우와, 변화시키지 않은 경우에서의 제2 페이지의 리드 동작을 도시하는 플로우차트.

도 33은 제7 실시 형태에 따른 제1 페이지의 리드 동작을 도시하는 플로우차트.

도 34는 제1 페이지의 리드 동작을 도시하는 파형도.

도 35는 제7 실시 형태의 변형예를 도시하는 파형도.

도 36은 제8 실시 형태에 따른 제1 페이지의 리드 동작을 도시하는 플로우차트.

도 37은 제8 실시 형태에 따른 제2 페이지의 리드 동작을 도시하는 플로우차트.

도 38은 제5, 제6, 제7 실시 형태의 변형예를 나타내는 것으로, 워드선 및 비트선의 전위를 도시하는 파형도.

<도면의 주요 부분에 대한 부호의 설명>

1 : 메모리 셀 어레이(MCA)

2 : 비트선 제어 회로

3 : 컬럼 디코더

4 : 데이터 입출력 버퍼

5 : 데이터 입출력 단자

6 : 워드선 제어 회로

7 : 제어 신호 및 제어 전압 발생 회로

8 : 제어 신호 입력 단자

[특허 문헌 1] 일본 특허공개 2000-195280호 공보

[특허 문헌 2] 일본 특허공개 2003-196988호 공보

본 발명은, 예를 들면 1개의 메모리 셀에 2치 이상의 데이터를 기억하는 것이 가능한 반도체 기억 장치에 관한 것이다.

본 출원은 일본에서 2004년 12월 10일에 출원된 일본 특허출원 번호 2004-359029를 기초로 우선권을 주장하는 것이며, 이 출원은 참조함으로써 본 출원에 원용된다.

EEPROM을 이용한 NAND형 플래시 메모리로서, 1개의 메모리 셀에 다치(多値) 데이터를 기억 가능한 비휘발성 반도체 기억 장치가 제안되어 있다(예를 들면, 특허 문헌 1 참조).

NAND형 플래시 메모리는 로우(행) 방향으로 배치된 복수의 메모리 셀의 전부, 또는 반수의 메모리 셀이, 각각 비트선을 통해 대응하는 래치 회로에 접속되어 있다. 각 래치 회로는 데이터의 기입 및 판독 시에 데이터를 보유한다. 로우 방향으로 배치된 모든 셀 또는 반수의 셀은, 일괄하여 데이터의 기입 또는 판독이 행해진다(예를 들면, 특허 문헌 2 참조).

메모리 셀에 대한 데이터의 기입 시간의 증대를 억제하면서, 기입 후의 임계치 전압 분포폭을 좁히는 방법으로서 Quick Pass Write(QPW) 방식이 고안되어 있다. QPW 방식은, 먼저 비트선을 충전함과 아울러, 워드선의 전위를 본래의 베리파이 레벨보다 낮은 레벨로 설정한다. 그 후, 선택 게이트를 하이 레벨로 하고, 프리차지한 비트선을 방전시킨다. 여기에서, 비기입 셀 및 기입 도중의 셀에서 기입 임계치 전압까지 먼 셀은, 전류를 흘리기 때문에 비트선 전위는 로우 레벨로 된다. 그러나, 기입 도중의 셀에서 기입 임계치 전압에 근접한 셀이나, 기입이 완료한 셀의 경우, 비트선은 그대로 하이 레벨이다. 여기에서, 비트선의 전위를 검출한다(첫번째 베리파이).

다음으로, 워드선의 전위를 본래의 워드선 레벨로 설정한다. 그러면, 기입 도중의 셀도 비트선은 로우 레벨로 된다. 따라서, 기입 완료 셀의 경우만 비트의 전위가 하이 레벨로 된다. 여기에서, 비트선의 전위를 검출한다(두번째 베리파이).

두번째 베리파이의 결과, 하이 레벨로 되는 것은 기입이 완료한 셀이다. 이 기입이 완료한 셀은, 다음번의 프로그램 루프에서, 비기입 셀로서 비트선을 예를 들면 전원 전압(Vdd)으로 하고, 기입을 행하지 않는다. 두번째 베리파이의 결과, 로우 레벨로 되는 것은 기입 불충분의 셀이다. 이 기입 불충분의 셀은, 다음번의 프로그램 루프에서 기입 동작을 행한다. 그러나, 첫번째 베리파이의 결과, 하이 레벨로 된 셀은 임계치 전압(본체의 베리파이 레벨)에 가까운 셀이기 때문에, 비트선을 중간 전위(예를 들면 0.75V)로 하여 기입 속도를 억제해 기입을 행한다. 한편, 상기 첫번째 베리파이의 결과, 로우 레벨로 되었을 경우, 비트선을 예를 들면 접지 전압(Vss)으로 하여 기입을 행한다.

이와 같이 하여, 모든 기입 셀이 두번째 베리파이를 패스할 때까지 프로그램과 베리파이를 반복하여 행한다. 이 때문에, 본래의 베리파이 전위에 가까운 셀의 기입 속도가 늦어져, 임계치 전압 분포를 좁히는 것이 가능하다.

그러나, 워드선의 전위를 본래의 베리파이 레벨보다 낮은 레벨로 첫번째 베리파이 동작을 한 후, 워드선의 전위를 본래의 기입 베리파이 레벨로 하여 두번째 베리파이를 동작시킬 필요가 있다. 워드선의 용량은 크기 때문에, 워드선의 전위를 상승시키기 위해 시간이 걸리며, 베리파이 시간이 증대한다고 하는 문제가 있었다. 따라서, 베리파이 시간의 증대를 억제하는 것이 가능한 반도체 기억 장치가 요망되고 있다.

본 발명의 제1 측면에 따르면, n치(n은 1 이상의 자연수)의 임계치 전압에 의해 데이터를 기억하는 메모리 셀과, 상기 메모리 셀이 일정한 임계치 전압에 도달하였는지의 여부를 베리파이하는 베리파이 동작에서, 상기 메모리 셀의 게이트에 일정한 전압을 공급하는 전압 공급 회로와, 상기 메모리 셀의 일단에 접속된 검출 회로를 구비하고, 상기 검출 회로는 상기 베리파이 동작에서, 상기 메모리 셀의 일단을 일정한 전위로 차지하고, 상기 메모리 셀의 일단의 전압을 제1 검지 타이밍에서 검출하며, 계속해서, 제2 검지 타이밍에서 상기 메모리 셀의 일단의 전압을 검출하는 반도체 기억 장치가 제공된다.

본 발명의 제2 측면에 따르면, n치(n은 1 이상의 자연수)의 임계치 전압에 의해 데이터를 기억하는 메모리 셀과, 상기 메모리 셀의 일단에 접속되고 외부로부터 입력되는 제1 논리 레벨 또는 제2 논리 레벨의 데이터를 기억하는 제1 데이터 기억 회로와, 상기 메모리 셀의 일단에 접속되고 상기 제1 논리 레벨 또는 제2 논 리 레벨을 기억하는 제2 데이터 기억 회로와, 상기 제1, 제2 데이터 기억 회로에 접속된 제어 회로를 구비하고, 상기 제어 회로는, 상기 제1 데이터 기억 회로가 제1 논리 레벨인 경우에, 상기 제2 데이터 기억 회로가 제1 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압을 높이는 제1 동작을 행하고, 상기 제2 데이터 기억 회로가 제2 논리 레벨인 경우, 상기 제1 동작보다 임계치 전압의 변동이 적고, 상기 메모리 셀의 임계치 전압을 높이는 제2 동작을 행하며, 상기 제1 데이터 기억 회로가 제2 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압은 변화시키지 않고 유지하고, 상기 메모리 셀이 필요한 임계치 전압에 도달했는지의 여부를 베리파이하는 베리파이 동작에서, 상기 메모리 셀의 일단을 차지함과 아울러 상기 메모리 셀의 게이트에 제1 전압을 가하고, 제1 단계에서, 상기 메모리 셀의 일단의 전압이 제1 검지 레벨 이상인 경우, 상기 제2 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하여, 소정 시간 경과 후, 제2 단계에서, 상기 메모리 셀의 일단의 전압이 제2 검지 레벨 이상인 경우, 상기 제1 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하고, 상기 제1 동작을 행하는 반도체 기억 장치가 제공된다.

본 발명의 제3 측면에 따르면, n치(n은 1 이상의 자연수)의 임계치 전압에 의해 복수의 데이터를 기억하는 메모리 셀과, 상기 메모리 셀의 일단에 접속되고 외부로부터 입력되는 제1 논리 레벨 또는 제2 논리 레벨을 기억하는 제1 데이터 기억 회로와, 상기 제1 데이터 기억 회로에 접속된 제어 회로를 구비하고, 상기 제어 회로는, 상기 제1 데이터 기억 회로가 제1 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압을 높이는 제1 동작을 행하고, 상기 제1 데이터 기억 회로가 제2 논리 레 벨인 경우, 상기 메모리 셀의 임계치 전압을 변화시키지 않고 유지하며, 상기 메모리 셀이 임계치 전압에 도달하였는지의 베리파이 동작에서, 상기 제1 데이터 기억 회로의 논리 레벨이 제1 논리 레벨인 경우, 상기 메모리 셀의 일단을 차지하며, 제2 논리 레벨인 경우, 차지 동작을 행하지 않고, 상기 메모리 셀의 게이트에 제1 전압을 공급하며, 상기 메모리 셀의 일단의 전압이 제1 검지 레벨 이상인 경우, 상기 제1 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하고, 상기 제1 동작을 행하지 않는 반도체 기억 장치가 제공된다.

본 발명의 제4 측면에 따르면, 상이한 임계치 전압에 의해 데이터를 기억하는 메모리 셀의 기입, 상기 메모리 셀이 소정의 제1 임계치 전압에 도달했는지 여부의 베리파이 동작에 있어서, 소정의 제1 임계치 전압에 도달해 있는 경우, 다음번의 기입 동작에서 임계치 전압은 변화시키지 않고, 소정의 제1 임계치 전압보다 낮은, 제i 임계치 전압(i는 3 이상의 자연수)(제1 임계치 전압＞제2 임계치 전압＞제3 임계치 전압…＞제i 임계치 전압)에 도달해 있는 경우, 다음번의 기입 동작에서는 제i(i는 3 이상의 자연수) 기입 동작을 행하며, 상기 제i 기입 동작에서의 임계치 전압 변동은, 제2＜제3＜제4＜…＜제k의 순서로 작아지도록 제어하여, 상기 소정의 제1 임계치 전압에 도달할 때까지, 기입 동작과 베리파이 동작을 반복하는 반도체 기억 장치의 프로그램 방법이 제공된다.

본 발명의 제5 측면에 따르면, 워드선 및 비트선에 접속되고, n치(n은 3 이상의 자연수)를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와, 입력 데이터에 따라 상기 워드선, 비트선의 전위를 제어하고, 상기 메모리 셀에 데이터를 기입하는 제어 회로를 구비하고, 상기 제어 회로는 기입 동작에 의해 k치(k≤n)의 임계치 전압으로 기입하고, 상기 비트선을 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치에 도달하였는지의 여부를 베리파이하고, j치(j≤n)의 데이터의 판독시에, 상기 비트선을 차지한 후, 상기 워드선에 공급하는 전압을, 상기 베리파이 동작과 동등하게 m회 변화시켜 판독 동작을 행하는 반도체 기억 장치가 제공된다.

본 발명의 제6 측면에 따르면, 워드선, 비트선에 접속되고, n치(n은 3 이상의 자연수)를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모리 셀 어레이와, 입력 데이터에 따라 상기 워드선, 비트선의 전위를 제어하고, 상기 메모리 셀에 데이터를 기입하는 제어 회로를 구비하고, 상기 제어 회로는 기입 동작에 의해 k치(k≤n)의 임계치 전압으로 기입하고, 상기 비트선을 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치보다 낮은 임계치에 도달하였는지의 여부를 베리파이하고, 상기 비트선을 다시 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치에 도달하였는지의 여부를 베리파이하고, 다음번의 기입 동작에서, 상기 본래의 임계치보다 낮은 임계치에 도달했을 경우, 기입 속도를 늦추고, 상기 본래의 m치의 임계치에 도달했을 경우, 기입 동작을 행하지 않는 반도체 기억 장치가 제공된다.

본 발명의 제7 측면에 따르면, n치(n은 2 이상의 자연수)의 데이터를 기억하고, 매트릭스 형상으로 배치된 적어도 1개의 제1 메모리 셀과, 상기 제1 메모리 셀 과 동시에 선택되는 적어도 1개의 제2 메모리 셀을 갖는 메모리 셀 어레이를 갖고, 상기 제2 메모리 셀의 논리 레벨이 제1 논리 레벨인 경우, 제1 메모리 셀의 데이터를 출력하고, 상기 제2 메모리 셀의 논리 레벨이 제2 논리 레벨인 경우, 제1 메모리 셀의 출력 데이터를 일정치로서 출력하는 반도체 기억 장치가 제공된다.

<실시 형태>

이하, 본 발명의 실시의 형태에 대해, 도면을 참조하여 설명한다.

(제1 실시 형태)

우선, 제1 실시 형태의 원리에 대해 설명한다.

도 1a는 제1 실시 형태에서의 워드선 및 비트선의 전위를 도시하고, 도 2는 각 셀의 Vg-Id(게이트 전압-드레인 전류) 특성을 도시하고 있다. 도 1a에 도시하는 바와 같이, 제1 실시 형태에서는, 워드선의 전위를 본래의 기입 베리파이 레벨(AV)로 설정하고, 비트선의 방전 속도의 차이를 검출함으로써 첫번째 베리파이를 행한다. 그 후, 워드선의 전위를 바꾸지 않고, 본래의 베리파이 동작인 두번째 베리파이 동작을 행한다. 이에 비해, 도 1b는 워드선의 전위를 바꾸는 프로그램 베리파이 동작을 도시하고 있다.

도 1a에 도시하는 바와 같이, 먼저, 비트선을 충전함과 아울러, 워드선(WL)의 전위를 본래의 베리파이 레벨(AV)로 설정한 후, 선택 게이트를 하이 레벨로 하여, 프리차지한 비트선(BL)을 방전시킨다. 비기입(도 1a에 (1)로 나타낸다) 및 기입 도중의 셀에서 기입 임계치 전압으로부터 먼 셀(도 1a에 (2)로 나타낸다)은, 전류를 흘리기 때문에 비트선 전위는 로우 레벨로 된다. 그러나, 기입 도중의 셀에 서 기입 임계치 전압에 근접한 셀(도 1a에 (3)으로 나타낸다)이나, 기입 완료 셀(도 1a에 (4)로 나타낸다)의 경우, 비트선은 하이 레벨 그대로로 된다. 여기에서, 비트선의 전위를 검출한다(첫번째 베리파이(VF1)). 이 비트선의 전위의 검출은, 예를 들면 본래의 비트선 전위의 검출보다 높은 레벨(SLH)을 이용한다.

다음으로, 비트선의 방전을 계속하면, 기입 도중의 셀(도 1a에 (3)으로 나타낸다)도 비트선이 로우 레벨로 된다. 따라서, 기입 완료 셀(도 1a에 (4)로 나타낸다)만 비트선의 전위가 하이 레벨로 된다. 여기에서, 비트선의 전위를 검출한다(두번째 베리파이(VF2)). 이 검출 레벨은, 예를 들면 본래의 검출 레벨(SL)이다.

이하, QPW 방식과 마찬가지로 두번째 베리파이의 결과, 하이 레벨로 되는 것은 기입이 완료된 셀이다. 이 때문에, 다음번의 프로그램 루프에서는, 비기입 셀로서 비트선에 예를 들면 전원 전압(Vdd)을 공급해 기입을 행하지 않는다. 두번째 베리파이 결과에서 기입 불충분의 셀은, 다음번의 프로그램 루프에 있어서 기입을 행한다. 그러나, 첫번째 베리파이의 결과, 하이 레벨로 된 셀의 경우, 비트선에 중간 전위(예를 들면 0.75V)를 공급하여, 기입 속도를 억제해 기입을 행한다. 또한, 첫번째 베리파이의 결과, 로우 레벨로 된 셀의 경우, 비트선에 예를 들면 접지 전위(Vss)를 공급하여 기입을 행한다.

이와 같이 하여, 모든 기입 셀이 두번째 베리파이를 패스할 때까지 프로그램과 베리파이를 반복하여 행한다. 이 때문에, 본래의 베리파이 전위에 가까운 셀의 기입 속도가 늦어져, 임계치 전압 분포를 좁히는 것이 가능하다.

제1 실시 형태에 따르면, 프로그램 베리파이시에 워드선의 전위를 절환할 필 요가 없기 때문에, 기입 시간을 고속화할 수 있다.

또한, 도 1c는 리드 동작시의 워드선(WL), 비트선(BL), 선택 게이트(SG)의 파형을 도시하고 있다. 도 1c로부터 명백한 바와 같이, 워드선의 전위를 제외하고, 본래의 베리파이 리드 동작과 리드 동작이 완전히 동일한 동작으로 된다. 즉, 비트선의 방전 시간이 프로그램 베리파이 동작과 리드 동작에서 동일해지기 때문에, 임계치 전압의 차이를 저감할 수 있다. 이 때문에, 메모리 셀에 기입된 데이터를 확실하게 판독하는 것이 가능하다. 따라서, 프로그램 베리파이 동작과 리드 동작의 마진을 저감하는 것이 가능하다.

도 3a는 제1 실시 형태에서의 프로그램 단계 횟수와 임계치 전압의 변화를 나타내며, 도 3b는 QPW 방식에서의 프로그램 단계 횟수와 임계치 전압의 변화를 도시하고 있다. 도 3b에 도시하는 예의 경우, 임계치 전압이 본래의 베리파이 레벨(AV)보다 낮은 베리파이 레벨(AVL)을 초과하면, 다음번부터의 기입에 있어서, 비트선에 중간 전위(예를 들면 0.75V)를 공급하여 기입 속도를 늦추고 있다.

한편, 도 3a에 도시하는 제1 실시 형태에 있어서, 임계치 전압이 본래의 베리파이 레벨(AV)보다 낮은 경우, 워드선의 레벨을 변화시키는 일 없이, 셀 전류의 방전 속도로 메모리 셀의 임계치 전압을 검지하고 있다. 이 때문에, 백 패턴(NAND셀 내의 다른 셀이 기입됨에 따른 특성의 변화) 등에 의해, S-팩터(워드선의 전위에 대한 셀 전류)가 변동한다. 따라서, 검지 레벨에 변동이 생겨 기입 속도가 늦어지는 경우가 있다.

이 경우, 도 3c에 도시하는 바와 같이, 다음번의 기입부터 비트선에 공급하 는 중간 전위를 통상의 경우보다 낮은 중간 전압(예를 들면 0.4V)으로 하여, 기입 속도를 조금 빠르게 하면 된다.

다음으로, 제1 실시 형태에 대해 구체적으로 설명한다.

도 4는 제1 실시 형태에 따른 반도체 기억 장치, 구체적으로는 예를 들면 2치 데이터를 기억하는 NAND 플래시 메모리의 구성을 도시하고 있다.

메모리 셀 어레이(1)는 복수의 비트선과 복수의 워드선과 공통 소스선을 포함하고, 예를 들면 EEPROM셀로 이루어지는 전기적으로 데이터를 재기록 가능한 메모리 셀이 매트릭스 형상으로 배치되어 있다. 이 메모리 셀 어레이(1)에는, 비트선을 제어하기 위한 비트 제어 회로(2)와 워드선 제어 회로(6)가 접속되어 있다.

비트선 제어 회로(2)는, 후술하는 바와 같이 복수의 데이터 기억 회로 및 플래그용 데이터 기억 회로를 포함하고 있다. 이 비트선 제어 회로(2)는 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀의 데이터를 판독하거나, 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀 상태를 검출하거나, 비트선을 통해 메모리 셀 어레이(1) 내의 메모리 셀에 기입 제어 전압을 인가하여 메모리 셀에 기입을 행한다. 비트선 제어 회로(2)에는, 컬럼 디코더(3), 데이터 입출력 버퍼(4)가 접속되어 있다. 비트선 제어 회로(2) 내의 데이터 기억 회로는 컬럼 디코더(3)에 의해 선택된다. 데이터 기억 회로에 판독된 메모리 셀의 데이터는, 상기 데이터 입출력 버퍼(4)를 통해 데이터 입출력 단자(5)로부터 외부로 출력된다.

또한, 외부로부터 데이터 입출력 단자(5)에 입력된 기입 데이터는, 데이터 입출력 버퍼(4)를 통해, 컬럼 디코더(3)에 의해 선택된 데이터 기억 회로에 입력된 다.

워드선 제어 회로(6)는 메모리 셀 어레이(1)에 접속되어 있다. 이 워드선 제어 회로(6)는 메모리 셀 어레이(1) 내의 워드선을 선택하고, 선택된 워드선에 판독, 기입 혹은 소거에 필요한 전압을 인가한다.

메모리 셀 어레이(1), 비트선 제어 회로(2), 컬럼 디코더(3), 데이터 입출력 버퍼(4) 및 워드선 제어 회로(6)는 제어 신호 및 제어 전압 발생 회로(7)에 접속되고, 이 제어 신호 및 제어 전압 발생 회로(7)에 의해 제어된다. 제어 신호 및 제어 전압 발생 회로(7)는 제어 신호 입력 단자(8)에 접속되고, 외부로부터 제어 신호 입력 단자(8)를 통해 입력되는 제어 신호에 의해 제어된다.

상기 비트선 제어 회로(2), 컬럼 디코더(3), 워드선 제어 회로(6), 제어 신호 및 제어 전압 발생 회로(7)는 기입 회로 및 판독 회로를 구성하고 있다.

도 5는 도 4에 도시하는 메모리 셀 어레이(1) 및 비트선 제어 회로(2)의 구성을 도시하고 있다. 메모리 셀 어레이(1)에는 복수의 NAND셀이 배치되어 있다. 1개의 NAND셀은 직렬 접속된 예를 들면 16개의 EEPROM으로 이루어지는 메모리 셀(MC)과 선택 게이트(S1, S2)에 의해 구성되어 있다. 선택 게이트(S2)는 비트선(BL0)에 접속되고, 선택 게이트(S1)는 소스선(SRC)에 접속되어 있다. 각 로우에 배치된 메모리 셀(MC)의 제어 게이트는 워드선(WL0∼WL13, WL14, WL15)에 공통 접속되어 있다. 또한, 선택 게이트(S2)는 셀렉트선(SGD)에 공통 접속되고, 선택 게이트(S1)는 셀렉트선(SGS)에 공통 접속되어 있다.

비트선 제어 회로(2)는 복수의 데이터 기억 회로(10)를 갖고 있다. 각 데이 터 기억 회로(10)에는, 한쌍의 비트선 (BL0, BL1), (BL2, BL3), …, (BLi, BLi+1), (BL8044, BL8045)가 접속되어 있다.

메모리 셀 어레이(1)는 파선으로 도시하는 바와 같이, 복수의 블록을 포함하고 있다. 각 블록은 복수의 NAND셀에 의해 구성되고, 예를 들면 이 블록 단위로 데이터가 소거된다. 또한, 소거 동작은 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선에 대해 동시에 행해진다.

또한, 비트선 1개 간격으로 배치되고 1개의 워드선에 접속된 복수의 메모리 셀(파선으로 둘러싸인 범위의 메모리 셀)은 1섹터를 구성한다. 이 섹터마다 데이터가 기입되고 판독된다.

리드 동작, 프로그램 베리파이 동작 및 프로그램 동작시에 있어서, 데이터 기억 회로(10)에 접속되어 있는 2개의 비트선(BLi, BLi+1) 중 외부로부터 공급되는 어드레스 신호(YA1, YA2, …, YAi, …, YA4023)에 따라 1개의 비트선이 선택된다. 또한, 외부 어드레스에 따라 1개의 워드선이 선택된다.

도 6, 도 7은 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다.

도 6a, 도 6b는 메모리 셀 및 선택 트랜지스터의 단면도를 도시하고 있다. 도 6a는 메모리 셀을 도시하고 있다. 기판(41)에는 메모리 셀의 소스, 드레인으로서의 n형 확산층(42)이 형성되어 있다. 기판(41) 위에는 게이트 절연막(43)을 개재하여 부유 게이트(FG)(44)가 형성되고, 이 부유 게이트(44) 위에는 절연막(45)을 개재하여 제어 게이트(CG)(46)가 형성되어 있다. 도 6b는 선택 게이트를 도시하고 있다. 기판(41)에는 소스, 드레인으로서의 n형 확산층(47)이 형성되어 있다. 기 판(41) 위에는 게이트 절연막(48)을 개재하여 제어 게이트(49)가 형성되어 있다.

도 7은 메모리 셀 어레이의 1개의 NAND셀의 단면을 도시하고 있다. 이 예에서, 1개의 NAND셀은, 도 6a에 도시하는 구성의 메모리 셀(MC)이 16개 직렬 접속되어 구성되어 있다. NAND셀의 소스측, 드레인측에는, 도 6b에 도시하는 구성의 선택 게이트(S1) 및 선택 게이트(S2)가 형성되어 있다.

도 8은 도 5에 도시하는 데이터 기억 회로(10)의 일례를 도시하는 회로도이다.

이 데이터 기억 회로(10)는 프라이머리 데이터 캐시(PDC), 다이나믹 데이터 캐시(DDC), 템퍼러리 데이터 캐시(TDC)를 갖고 있다. PDC, DDC는 기입시에 입력 데이터를 보유하고, 판독시에 판독 데이터를 보유하고, 베리파이시에 일시적으로 데이터를 보유하며, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다. TDC는 데이터의 판독시에 비트선의 데이터를 증폭하여, 일시적으로 보유할 뿐만 아니라, 다치 데이터를 기억할 때에 내부 데이터의 조작에 사용된다.

입출력 데이터선(IO)은 컬럼 선택 트랜지스터(61e)를 통해 PDC의 노드(N1b)에 접속되고, 입출력 데이터선(IOn)은 컬럼 선택 트랜지스터(61f)를 통해 PDC의 노드(N1a)에 접속되어 있다. 이들 트랜지스터(61e, 61f)의 게이트에는 컬럼 선택 신호(CSLi)가 공급되고 있다. 트랜지스터(61d)는 노드(N1a)와 접지간에 접속되어 있다. 이 트랜지스터(61d)의 게이트에는 신호(PRST)가 공급되고 있다.

PDC는 클럭드 인버터 회로(61i, 61j) 및 트랜지스터(61k)에 의해 구성되어 있다. 트랜지스터(61k)는 클럭드 인버터 회로(61i)의 입력단과 클럭드 인버터 회 로(61j)의 입력단의 상호간에 접속되어 있다. 이 트랜지스터(61k)의 게이트에는 신호(EQ1)가 공급되고 있다. PDC의 노드(N1b)는 트랜지스터(61l)의 게이트에 접속되어 있다. 이 트랜지스터(61l)의 전류 통로의 일단은 트랜지스터(61m)를 통해 접지되어 있다. 이 트랜지스터(61m)의 게이트에는 신호(CHK1)가 공급되고 있다. 또한, 트랜지스터(61l)의 전류 통로의 타단에는, 신호(COMi)가 공급되고 있다. 이 신호(COMi)는 전체 데이터 기억 회로(10)에 공통인 신호이며, 전체 데이터 기억 회로(10)의 베리파이가 완료했는지의 여부를 나타내는 신호이다. 즉, 후술하는 바와 같이, 베리파이가 완료하면, PDC의 노드(N1b)가 로우 레벨로 된다. 이 상태에서, 신호(CHK1)를 하이 레벨로 하면, 베리파이가 완료해 있는 경우, 신호(COMi)가 하이 레벨로 된다.

또한, 노드(N1a)는 트랜지스터(61h)를 통해 노드(N3)에 접속되어 있다. 이 트랜지스터(61h)의 게이트에는 신호(BLC1)가 공급되고 있다. 노드(N3)와 접지간에는 상기 TDC가 접속되어 있다. TDC는, 예를 들면 MOS 커패시터(61p)에 의해 구성되어 있다. 또한, 접속 노드(N3)에는, 트랜지스터(61q)를 통해 DDC가 접속되어 있다. 트랜지스터(61q)의 게이트에는 신호(REG)가 공급되고 있다.

DDC는 트랜지스터(61r, 61s)에 의해 구성되어 있다. 트랜지스터(61r)의 전류 통로의 일단에는 신호(VREG)가 공급되고, 타단은 상기 트랜지스터(61q)의 전류 통로에 접속되어 있다. 이 트랜지스터(61r)의 게이트는 트랜지스터(61s)를 통해 상기 PDC의 노드(N1a)에 접속되어 있다. 이 트랜지스터(61s)의 게이트에는 신호(DTG)가 공급되고 있다.

또한, 상기 접속 노드(N3)에는 트랜지스터(61t, 61u)의 전류 통로의 일단이 접속되어 있다. 트랜지스터(61u)의 전류 통로의 타단에는 신호(VPRE)가 공급되고, 게이트에는 신호(BLPRE)가 공급되고 있다. 상기 트랜지스터(61t)의 게이트에는 신호(BLCLAMP)가 공급되고 있다. 이 트랜지스터(61t)의 전류 통로의 타단은 트랜지스터(61v)를 통해 비트선(BLo)의 일단에 접속되고, 트랜지스터(61w)를 통해 비트선(BLe)의 일단에 접속되어 있다. 비트선(BLo)의 타단은 트랜지스터(61x)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61x)의 게이트에는 신호(BIASo)가 공급되고 있다. 비트선(BLe)의 타단은 트랜지스터(61y)의 전류 통로의 일단에 접속되어 있다. 이 트랜지스터(61y)의 게이트에는 신호(BIASe)가 공급되고 있다. 이들 트랜지스터(61x, 61y)의 전류 통로의 타단에는, 신호(BLCRL)가 공급되고 있다. 트랜지스터(61x, 61y)는 신호(BIASo, BIASe)에 따라 트랜지스터(61v, 61w)와 상보적으로 온 상태로 되어, 비선택의 비트선에 신호(BLCRL)의 전위를 공급한다.

상기 각 신호 및 전압은, 도 4에 도시하는 제어 신호 및 제어 전압 발생 회로(7)에 의해 생성되고, 이 제어 신호 및 제어 전압 발생 회로(7)의 제어에 기초하여, 이하의 동작이 제어된다.

본 메모리는, 예를 들면 2치 메모리이며, 1셀에 예를 들면 1비트의 데이터를 기억할 수 있다.

도 9는 메모리 셀의 데이터와 메모리 셀의 임계치 전압의 관계를 도시하고 있다. 소거 동작을 행하면 메모리 셀의 임계치 전압은 부(-)로 되고, 기입 및 판독되는 데이터는 "1"로 된다. 이 상태에서 기입 동작에 의해 임계치 전압을 높임 으로써, 기입 및 판독은 데이터가 "0"으로 된다.

(프로그램 및 프로그램 베리파이)

도 10은 제1 페이지의 프로그램 동작을 도시하고 있다. 도 10 및 도 8을 참조하여 프로그램 동작에 대해 설명한다.

(데이터 로드)(S11)

프로그램 동작은, 먼저 어드레스를 지정하고, 도 5에 도시하는 1개의 섹터가 선택된다. 다음으로, 기입할 데이터가 외부로부터 입력되어, 모든 데이터 기억 회로(10)내의 PDC에 기억된다. 외부로부터 데이터 "1"(기입을 행하지 않는다)이 공급되었을 경우, PDC의 노드(N1a)는 하이 레벨로 되고, 데이터 "0"(기입을 행한다)이 공급되었을 경우, PDC의 노드(N1a)는 로우 레벨로 된다. 이후, PDC의 데이터는 노드(N1a)의 전위, DDC의 데이터는 노드(N2)의 전위로 한다.

(데이터 캐시의 설정)(S12)

기입 명령이 공급되면 신호(DTG)가 순간적으로 하이 레벨로 되어, PDC의 데이터가 DDC에 복사된다.

(프로그램)(S13)

다음으로, 신호(BLC)의 전위를 Vdd+Vth(Vth: N채널 MOS 트랜지스터의 임계치 전압)로 하면, PDC에 데이터 "1"(기입을 행하지 않는다)이 기억되어 있을 때, 비트선이 전원 전압(Vdd)으로 되고, 데이터 "0"(기입을 행한다)이 기억되어 있을 때, 비트선이 접지 전위(Vss)로 된다. 또한, 선택된 워드선에 접속되고, 비선택 페이지, 즉, 비트선이 비선택인 셀은, 기입이 행해져서는 안된다. 이 때문에, 이들 셀 에 접속되어 있는 비트선도 전압(Vdd)으로 된다. 여기에서, 선택되어 있는 블록의 셀렉트선(SG1)을 Vdd로 하고, 선택 워드선에 Vpgm(예를 들면 20V), 비선택 워드선에 Vpass(예를 들면 10V)를 공급하면, 비트선이 Vss로 되어 있는 경우, 셀의 채널이 Vss, 워드선이 Vpgm로 되기 때문에, 기입이 행해진다. 한편, 비트선이 Vdd가 되어 있는 경우, 셀의 채널이 Vss가 아니라 Vpgm을 상승시키게 되어, 커플링에서 Vpgm/2 정도로 된다. 이 때문에, 프로그램이 행해지지 않는다.

여기에서, 신호(BLC)를 로우 레벨, 신호(REG)를 중간 전위(예를 들면 0.75+Vth)로 하면, PDC가 로우 레벨이고 DDC가 하이 레벨인 경우만, 비트선이 중간 전위로 되어, 통상의 기입보다 기입 속도가 늦어져 기입이 약간 행해진다. 한편, PDC가 로우 레벨이고 DDC가 로우 레벨인 경우, 비트선은 Vss인 그대로이다. 이 때문에, 통상적으로 기입이 행해진다. 또한, PDC가 하이 레벨인 경우, 기입은 행해지지 않는다. 1회째의 프로그램시(베리파이 동작을 행하기 전), PDC=DDC로 되어 있다. 이 때문에, 비트선이 중간 전위로 되는 경우는 없다. 도 9에 도시하는 바와 같이, 데이터 "0"을 기입하는 경우, 메모리 셀의 데이터를 예를 들면 "1"로 한다. 또한, 데이터 "1"를 기입하는 경우, 메모리 셀의 데이터는 그대로 "0"이다.

(프로그램 베리파이)(S14)

프로그램 베리파이는, 도 5에 도시하는 바와 같이, 선택되어 있는 블록의 선택 워드선에 리드시의 전위(AR)(예를 들면 0V 또는 0.2V)보다 높은 베리파이 전위(AV)(예를 들면 0.8V)를 공급하고, 비선택 워드선 및 셀렉트선(SG1)에 Vread를 공급한다. 이와 동시에, 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd, 신호 (BLCLAMP)=Vpre+Vth(예를 들면 0.7V+Vth)로 하여 비트선을 프리차지한다.

다음으로, 셀의 소스측의 셀렉트선(SGS)을 하이 레벨로 한다. 도 1a, 도 2에 도시하는 바와 같이, 비기입 셀(1) 및 기입 도중의 셀에서 기입 임계치 전압으로부터 먼 셀(2)은, 전류를 흘리기 때문에 비트선의 전위는 로우 레벨로 된다. 그러나, 기입 도중의 셀에서 임계치 전압에 가까워진 셀(3)의 셀 전류는 적기 때문에, 비트선의 전위는 조금밖에 낮아지지 않는다. 또한, 기입이 완료한 셀(4)의 경우, 비트선은 그대로 하이 레벨로 된다.

여기에서, 데이터 기억 회로(10)의 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd+Vth로 하고 TDC를 Vdd로 프리차지한다. 그 후, 신호(BLCLAMP)=Vsen0+Vth(예를 들면 0.65V+Vth)로 하면, 비트선의 전위가 0.65V보다 높은 경우, TDC=하이 레벨, 0.65V보다 낮은 경우, TDC=L로 된다. 즉, TDC는 (1)과 (2)의 경우 로우 레벨로 되고, (3)과 (4)의 경우 하이 레벨로 된다(첫번째 베리파이(VF1)).

이 비트선의 검출 전위(Vsen0)는 본래의 비트선의 검출 전위(Vsen)(예를 들면 0.45V)보다 높은 레벨에서 판단하여도 되고, 동일한 전위에서도 가능하다.

여기에서, 신호(VPRE)=Vdd, 신호(REG)=Vdd로 하면, DDC=하이 레벨인 경우, 즉, 기입 비선택, 혹은 첫번째의 프로그램 베리파이에서 하이 레벨로 되었을 경우, TDC는 강제적으로 하이 레벨로 된다. 그 후, 신호(DTG)=Vdd+Vth로 하고 PDC의 데이터를 DDC에 복사한다. 이후, 신호(BLC)=Vdd+Vth로 하고 TDC의 전위를 PDC에 취득한다. PDC=하이 레벨이 되는 것은, 기입 비선택 셀, 또는 (3), (4)의 셀이다. 한편, PDC=로우 레벨이 되는 것은 (1), (2)의 셀이다.

또한, 비트선의 방전을 계속하면, 기입 도중의 셀(3)의 비트선도 방전되어 로우 레벨로 된다. 따라서, 기입이 완료한 셀만, 비트선의 전위가 하이 레벨로 된다.

여기에서, 데이터 기억 회로의 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd+Vth로 하고 TDC를 Vdd로 프리차지한 후, 신호(BLCLAMP)를 Vsen+vth(예를 들면 0.45V+Vth)로 한다. 그러면, 비트선의 전위가 0.45V보다 높은 경우, TDC가 하이 레벨, 0.45V보다 낮은 경우, TDC=로우 레벨로 된다. 즉, TDC는 (1)과 (2)와 (3)의 경우 로우 레벨로 되고, (4)의 경우 하이 레벨로 된다(두번째 베리파이(VF2)).

여기에서, 신호(VPRE)=Vdd, 신호(REG)=Vdd로 하면, DDC=하이 레벨인 경우, 즉, 기입 비선택 혹은, 두번째 프로그램 베리파이에서 하이 레벨이 되었을(프로그램 완료했을) 경우, TDC는 강제적으로 하이 레벨로 된다. 그 후, 신호(DTG)=Vdd+Vth로 하고 PDC의 데이터를 DDC에 복사한 후, 신호(BLC)=Vdd+Vth로 하고 TDC의 전위를 PDC에 취득한다. PDC=하이 레벨이 되는 것은, 기입 비선택의 셀, 또는 기입이 완료한 셀이다. 한편, PDC=로우 레벨이 되는 것은, 기입이 불완전한 셀이다.

도 11a, 도 11b, 도 11c는 데이터 캐시에 기억되어 있는 데이터와 기입 셀의 관계를 도시하고 있다.

그 후, 전체 데이터 기억 회로의 PDC의 데이터가 하이 레벨이 될 때까지 프로그램 및 베리파이가 반복된다. 프로그램 중에 DDC가 하이 레벨인 경우, 비트선에는 중간 전위를 공급하여, 기입 속도를 늦춤으로써, 셀의 임계치 전압 분포폭을 억제한다.

(리드)

리드 동작은, 도 5에 도시하는 선택되어 있는 블록의 선택 워드선에 리드시의 전위(AR)(예를 들면 0V 또는 0.2V)를 공급하고, 비선택 워드선 및 셀렉트선(SGD)에 Vread를 공급한다. 이와 동시에, 도 8에 도시하는 데이터 기억 회로의 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd, 신호(BLCLAMP)=Vpre+Vth(예를 들면 0.7V+Vth)로 하고 비트선을 프리차지한다.

다음으로, 셀의 소스측의 셀렉트선(SGS)을 하이 레벨로 한다.

도 1c는 리드 동작시의 워드선(WL) 및 비트선(BL)의 전위를 도시하고 있다. 리드 동작은 프로그램 베리파이 동작에서 행한 두번째 베리파이만 행하는 것도 가능하다. 그러나, 프로그램 베리파이와 완전히 동일한 동작으로 하는 편이, 프로그램 베리파이 동작과 리드 동작의 마진을 줄이는 것이 가능하다. 이 때문에, 프로그램 베리파이시와 동일하게, 데이터 기억 회로의 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd+Vth로 하고 TDC를 Vdd로 프리차지한다. 그 후, 신호(BLCLAMP)=Vpre+Vth(예를 들면 0.7V+Vth)로 한 후, 비트선의 방전을 계속한다. 그 후, 다시, 데이터 기억 회로의 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd+Vth로 하고, TDC를 Vdd로 프리차지한 후, 신호(BLCLAMP)=Vsen+vth(예를 들면 0.45V+Vth)로 한다. 비트선의 전위가 0.45V보다 높은 경우, TDC=하이 레벨, 0.45V보다 낮은 경우, TDC=로우 레벨로 된다. 그 후, 신호(BLC)=Vdd+Vth로 하고 TDC의 전위를 PDC에 취득한다. 도 9에 도시하는 바와 같이, 기입 및 판독되는 셀의 데이터가 "1"인 경우, PDC=로우 레벨, 데이터가 "1"인 경우, PDC=하이 레벨로 된다. 그러나, 외부에는 이들 데이터가 반전하여 출력된다.

(소거)

소거 동작은 도 5에 도시하는 1블록 단위로 일괄하여 소거된다. 소거가 행해지면, 도 9에 도시하는 바와 같이, 기입 및 판독되는 셀의 데이터는 "1"로 된다.

(제1 실시 형태의 변형예)

(첫번째 베리파이의 검출 전위(Vsen0), 혹은 검출 타이밍의 변경)

프로그램과 소거를 반복하면 셀에 흐르는 전류가 감소하여, 도 12에 (2)로 나타내는 바와 같이, Vg-Id 특성의 기울기가 작아진다. 이 때문에, 기입 도중의 셀에서 임계치 전압까지 먼 셀(2)에서도, 첫번째 베리파이에서 PDC가 하이 레벨로 되는 경우가 많아진다. PDC가 하이 레벨이 되면, 다음번의 프로그램시에 중간 전위가 공급되기 때문에 기입 스피드가 늦어진다. 따라서, 본래의 임계치 전압에 좀처럼 도달하지 않기 때문에, 본래의 임계치 전압에 도달할 때까지의 프로그램 베리파이의 루프 횟수가 많아져 버린다고 하는 문제가 생긴다.

따라서, 예를 들면 도 4에 도시하는 제어 신호 및 제어 전압 발생 회로(7)내에 카운터를 설치하고, 이 카운터에 의해, 수 페이지, 혹은 수 블록의 기입마다의 루프 횟수를 계수하여, 이 계수된 루프 횟수가 설정치보다 많은 경우, Vsen0의 레벨을 높이거나, 또는 첫번째 베리파이를 조금 늦춤으로써, PDC가 하이 레벨로 되기 어렵게 되도록 조정한다.

도 13은 프로그램 베리파이 동작을 도시하고 있다. 도 13에서, 도 10과 동 의치 부분에는 동일 부호를 부여하고 있다. 도 13에 도시하는 바와 같이, 데이터를 로드하고, PDC의 데이터를 DDC에 복사한 후, 프로그램 루프 카운터(PLC)에 의해 수 페이지, 또는 수 블록의 기입마다의 루프 횟수(PLC1, PLC2,…, PLCn)를 계수한다(S21, S22). 여기에서, PCL1은 하나 전의 프로그램에서의 루프 횟수, PCL2는 2개 전의 프로그램에서의 루프 횟수, PCLn은 n회 전의 프로그램에서의 루프 횟수이다. 다음으로, 이들 루프 횟수의 평균치(APC)(PLC1+PLC2+…+PLCn/n)를 구한다(S23). 즉, 카운터의 계수치를 프로그램 횟수로 나눔으로써, 루프 횟수의 평균치(APC)를 구할 수 있다. 이 평균치(APC)의 값이 규정치 이상인 경우, 베리파이시의 Vsen0의 레벨을 높이거나, 또는 첫번째 베리파이의 타이밍을 늦게 한다(S24, S25). 베리파이의 타이밍을 늦추기 위해서는, 예를 들면 데이터 기억 회로(10)의 신호(VPRE 및 BLPRE)의 발생 타이밍을 늦추면 된다. 이와 같은 구성으로 함으로써, 프로그램 베리파이의 횟수를 삭감하는 것이 가능하다.

프로그램 베리파이의 횟수를 삭감하는 다른 방법으로서, 예를 들면 도 4에 도시하는 제어 신호 및 제어 전압 발생 회로(7)내에 블록마다 소거 횟수를 계수하는 카운터를 설치하고, 도 5에 도시하는 메모리 셀 어레이내에, 블록마다 소거 횟수를 기억하는 예를 들면 복수의 셀을 설치해 두고, 이 셀에 기억된 소거 횟수가 규정치보다 많은 경우, 상기와 마찬가지의 수단에 의해 PDC가 하이 레벨이 되기 어렵게 되도록 조정하는 것도 가능하다.

도 14는 소거시의 동작을 도시하고 있다. 데이터를 소거할 때, 먼저, 소거 횟수를 기억하는 셀로부터 소거 횟수(ELC)를 판독하여, 도시 생략된 레지스터에 저 장한다(S31, S32). 계속해서, 선택된 블록을 소거하여, 소거가 충분한지의 여부를 베리파이한다(S33, S34). 소거가 완료될 때까지 상기 동작이 반복된다(S35, S33, S34). 소거가 완료했을 경우, 레지스터에 저장된 소거 횟수(ELC)가 카운트 업된다(S36). 계속해서, 카운트 업된 소거 횟수(ELC)가 셀에 기입된다. 이 기입 동작은, 상기 프로그램 동작과 마찬가지이다. 즉, 프로그램 루프 횟수를 계수하는 카운터(PLC)가 리셋되고, 소거 횟수(ELC)가 소정의 셀에 프로그램된다(S37, S38). 그 후, 모든 PDC가 "1"로 될 때까지, 프로그램 및 베리파이가 반복된다(S39, S40, S41, S38). 이와 같이 하여, 메모리 셀이 소거될 때마다 소거 횟수(ELC)가 계수되어, 메모리 셀에 기억된다.

도 15는 프로그램시의 동작을 도시하고 있다. 도 15에서, 도 10과 상이한 것은, 프로그램의 전에, 먼저 메모리 셀에 기억된 소거 횟수(ELC)가 판독된다(S51). 이 소거 횟수(ELC)가 규정치보다 큰 경우, 검출 전위(Vsen0)를 높이거나, 베리파이의 타이밍이 늦추어진다(S52, S53).

상기 구성으로 함으로써, 프로그램과 소거를 반복함에 의한 셀의 열화에 대응하여, 프로그램 시간을 단축할 수 있다.

또한, 소거 횟수는 블록 단위로 기억하였지만, 이것에 한정되는 것이 아니라, 예를 들면 페이지 단위로 소거 가능한 경우에는, 페이지 단위로 소거 횟수를 계수하여 기억시키는 것도 가능하다.

또한, 검출 전위(Vsen0)의 변경 혹은 두번째 베리파이 타이밍의 변경은, 프로그램과 소거를 반복하는 것에 의한 셀의 열화와는 무관계로, 예를 들면 워드선마 다 또는 블록마다 설정치를 변경하는 것도 가능하다.

(제2 실시 형태)

제1 실시 형태에서, 프로그램 베리파이 동작에서는, 비기입 셀의 비트선에도 프리차지를 행하여 방전시키고 있었다. 그러나, 비기입 셀이 많은 경우, 소스선(SRC)에 흐르는 전류가 크다. 이 때문에, 소스선이 플로팅 상태가 되어, 소스선의 전위가 상승해 버린다. 따라서, 본래 베리파이할 기입 셀의 전류가 좀처럼 흐르지 않는 경우가 있다. 따라서, 제2 실시 형태는, 본래 베리파이할 기입 셀의 비트선만 프리차지한다.

(프로그램)

프로그램 동작은 제1 실시 형태와 마찬가지이다. 제1 실시 형태와 상이한 것은, 워드선 전위의 리커버리 중에 PDC의 데이터를 반전시키는 것이다.

도 16은 데이터 캐시에 기억되어 있는 데이터와 기입 셀의 관계를 도시하고 있다. 즉, 프로그램 리커버리 후 및 PDC의 데이터를 반전한 후의 상태를 도시하고 있다.

(PDC 데이터의 반전)

PDC의 데이터를 반전시키려면, 다음과 같은 조작을 행한다. 신호(VPRE)=Vss, 신호(BLPRE)=Vdd로 하고 TDC=Vss로 한 다음, 신호(VREG)=Vdd, 신호(REG)=Vdd+Vth로 한다. 그러면, DDC=하이 레벨인 경우, TDC=하이 레벨로 된다. 그러나, DDC=로우 레벨인 경우, TDC=로우 레벨인 그대로로 된다. 다음으로, 신호(DTG)=Vdd+Vth로 하고 PDC의 데이터를 DDC에 복사한다. 그 후, 신호(BLC)=Vdd+Vth 로 하고 TDC의 데이터를 PDC에 복사한다. PDC의 데이터는 DDC로, DDC의 데이터는 PDC로 이동한다.

다음으로, 신호(VPRE)=Vdd, 신호(BLPRE)=Vdd+Vth로 하고 TDC=Vdd로 한 후, 신호(VPRE)=Vss, 신호(REG)=Vdd로 한다. 그러면, DDC=하이 레벨인 경우, TDC=로우 레벨로 된다. 그러나, DDC=로우 레벨인 경우, TDC=하이 레벨인 그대로로 된다.

다음으로, 신호(DTG)=Vdd+Vth로 하고 PDC의 데이터를 DDC로 복사한다. 그 후, 신호(BLC)=Vdd+Vth로 하고 TDC의 데이터를 PDC로 복사한다. PDC의 데이터는 DDC로 이동하고, DDC의 데이터는 반전하여 PDC로 이동한다.

(프로그램 베리파이)

프로그램 베리파이는 제1 실시 형태와 거의 마찬가지이다. 그러나, 신호(BLC)=Vsg+Vth로 하고 PDC=하이 레벨, 즉, 기입 셀의 비트선만 프리차지한다. 또한, 비트선의 방전중, 첫번째 베리파이의 전 또는 후에, 두번째 베리파이의 전에, 프로그램 리커버리 중에 행한 것처럼, 데이터 캐시의 데이터를 반전시켜 처음으로 되돌린다. 첫번째 베리파이 전에 데이터 캐시의 데이터를 반전시켜 처음으로 되돌리려면, 프로그램 리커버리 중에 행한, PDC의 데이터와 마찬가지의 동작을 하여 반전시키면 된다. 그러나, 첫번째의 베리파이 후에 데이터 캐시의 데이터를 반전시켜 처음으로 되돌리려면, DDC의 데이터를 반전시킨다. 그 외의 동작은, 제1 실시 형태의 동작과 마찬가지로 한다.

제2 실시 형태에 따르면, 베리파이할 기입 셀의 비트선만 프리차지하고 있다. 이 때문에, 소스선(SRC)에 흐르는 전류를 저감하여 소스선(SRC)이 플로팅 상 태로 되는 것을 방지할 수 있다. 따라서, 베리파이할 셀에 전류를 흘릴 수 있기 때문에, 임계치 전압의 분포를 좁히는 것이 가능하다.

(제3 실시 형태)

도 17은 제3 실시 형태의 동작을 도시하고 있다. 제1, 제2 실시 형태에서, 베리파이시의 비트선 방전중에 있어서, 소스선을 Vss로 하고 있었다. 그러나, 도 17에 도시하는 바와 같이, 소스선(SRC)의 전위를 프로그램 개시부터 첫번째 베리파이까지의 사이, Vxx(예를 들면 0.2V)로 한다. 그러자, 외관상 셀에 공급되고 있는 전위는, 베리파이 전위(AV)-Vxx가 되어, 도 1b에 도시하는 바와 같이, 본래의 베리파이 전위(AV)보다 낮은 전위(AVL)와 동일한 전위를 공급한 것이 된다. 이와 같이 하여, 첫번째 베리파이 동작을 행한 후, 소스선(SRC)의 전위를 접지 전위로 하여 두번째 베리파이 동작을 행한다.

제3 실시 형태에 따르면, 소스선의 용량이 워드선의 용량보다 가볍기 때문에, 고속으로 베리파이 동작을 행하는 것이 가능하다.

또, 제3 실시 형태에 있어서, 소스선만 전위를 Vxx(예를 들면 0.2V)로 하면, 셀은 백 바이어스 효과에 의해 임계치 전압이 약간 높아져 버리는 경우가 있다. 이 경우, 메모리 셀이 형성되어 있는 도시 생략된 웰의 전위도 Vxx(예를 들면 0.2V)로 함으로써, 셀의 임계치 전압의 상승을 억제할 수 있다.

(제4 실시 형태)

제1 내지 제3 실시 형태는, 메모리 셀에 2치 데이터를 기억하는 경우에 대해 설명하였지만, 1셀에 복수 비트를 기억하는 다치 메모리에도 응용하는 것이 가능하 다.

도 18은, 예를 들면 3치의 경우에 적용되는 데이터 기억 회로(10)의 일례를 도시하고 있다. 도 18에 도시하는 데이터 기억 회로(10)는, 도 8에 도시하는 데이터 기억 회로(10)와 상이하며, SDC(Secondly Data Cache), 신호(COMi)를 전송하는 트랜스퍼 게이트로서의 트랜지스터(61n, 61o) 및 트랜지스터(61g)를 더 갖고 있다.

또한, 도 5에 도시하는 메모리 셀 어레이(1)의 각 로우에는, 도시 생략된 플래그 셀이 설치되고, 이들 플래그 셀에 접속된 비트선은 플래그 셀용의 데이터 기억 회로에 접속된다. 각 플래그 셀에는, 제2 페이지의 데이터가 기입되었을 경우, 제2 페이지의 데이터가 기입된 것을 나타내는 데이터가 기억된다.

도 19는 3치의 데이터를 프로그램하기 위한 시퀀스를 도시하고, 도 20은 프로그램 동작에 수반하는 메모리 셀의 임계치 전압의 변화를 도시하고 있다.

도 20에 도시하는 바와 같이, 3치의 데이터를 기입하는 경우, 셀의 임계치 전압을 소거 상태로부터 "A" 또는 "B" 레벨로 옮긴다. 이 때문에, 도 19에 도시하는 바와 같이, 제4 실시 형태의 경우, 베리파이 레벨 "A"에서의 베리파이(S14)과, 베리파이 레벨 "B"에서의 베리파이(S61)이 행해진다. 베리파이 레벨 "B"에서의 베리파이는, 제1 내지 제3 실시 형태와 마찬가지이다. 그러나, "A" 레벨로 기입하고 있는 셀의 베리파이를 "B" 레벨로 기입하고 있는 셀과 마찬가지로 행하면, "B" 레벨로 기입하고 있고 아직도 "B" 레벨에 도달하지 않은 셀도 베리파이를 패스해 버린다. 따라서, 기입 시퀀스 중, "B" 레벨로 기입하는 경우, 도 18에 도시하는 데이터 기억 회로(10)에서의 SDC의 노드(N2b)를 하이 레벨로 하고, "A" 레벨로 기입 하는 경우, 노드(N2b)를 로우 레벨로 한다. 베리파이 레벨 "A"에서의 베리파이시, 비트선의 전위를 TDC에 취득했을 때, TDC가 하이 레벨이 되는 것은 "A" 레벨보다 임계치 전압이 높은 경우이다. 이 때문에, 신호(BLC2)를 예를 들면 Vth+0.1V로 하고 TDC를 강제적으로 로우 레벨로 함으로써, "B" 레벨로 기입하고 있는 경우, TDC를 로우 레벨로 하여 베리파이를 패스하지 않도록 한다.

제4 실시 형태에 따르면, 다치 데이터를 기억하는 경우에 있어서도, 베리파이 동작을 고속화하는 것이 가능하다.

(제5 실시 형태)

상기 각 실시 형태는, 도 21에 도시하는 바와 같이, 프로그램 베리파이의 리드 동작에서, 낮은 베리파이 레벨(a*)을 초과하거나, 또는 셀에 흐르는 전류(Icell)가 적은 경우, 다음번의 기입에서, 비트선에 중간 전위(예를 들면 1V)를 공급하여, 기입 속도를 늦추고 있다.

이에 비해, 제5 실시 형태는, 도 22에 도시하는 바와 같이, 프로그램 베리파이의 리드 동작에서, 낮은 베리파이 레벨(a**)을 초과하거나, 또는 셀에 흐르는 전류(Icell)가 적은 경우, 다음번의 기입에서, 비트선에 중간 전위(예를 들면 1.2V)를 공급하여 조금 기입 속도를 늦게 한다. 또한, a*를 초과하거나, 또는 셀 전류(Icell)가 상기보다 더욱 적은 경우, 다음번의 기입에서는, 비트선에 중간 전위(예를 들면 0.4V)를 공급하여, 상기보다 조금 더 기입 속도를 늦게 하여 기입을 반복해 행함으로써, 임계치 전압 분포를 좁히고 있다.

도 23은 제5 실시 형태에 적용되는 데이터 기억 회로(10)의 일례를 도시하고 있다. 베리파이 레벨에서 a**를 초과하는 상태, a*를 초과하는 상태 및 기입이나 비기입 상태는, DDC, DDC2, PDC에 각각 기억된다.

제5 실시 형태에서는, a**, a*의 2개 레벨을 설정하였지만, 복수의 레벨을 더 설정하는 것도 가능하다.

제5 실시 형태에 따르면, 베리파이시에 비트선에 공급하는 중간 전위를 증가시킴으로써, 기입 속도를 적정화할 수 있어, 셀에 기입하는 임계치 전압의 분포를 좁히는 것이 가능하다. 또한, 복수의 중간 전위를 이용하여 기입 속도를 늦추고 있지만, 한 번의 기입 시간은 크게 증가하지 않는다. 이 때문에, 프로그램 베리파이의 고속화를 방해하는 경우는 없다.

(제6 실시 형태)

도 1b에서는, 베리파이시에 워드선(WL)의 전위를 본래의 베리파이 전위(AV)보다 낮은 전위(AVL)로 설정하고, 그 후, 본래의 베리파이 전위(AV)로 하고 있었다. 그러나, 베리파이 전위를 이와 같이 설정했을 경우, 도 24에 도시하는 바와 같이, Log(I)-V 특성이 셀 전류의 열화 등에 의해, 특성(C1)에 비해 경사가 작은 특성(C2)과 같이 되었을 경우, 베리파이 전위(AVL)에서도 전류를 흘리게 된다. 이 때문에, 셀의 임계치 전압이 기입 타깃의 임계치 전압(AV)보다 높게 되어 버리는 경우가 있다.

제1 내지 제5 실시 형태는, 베리파이시에 워드선의 전위를 변화시키지 않음으로써, 베리파이시의 워드선의 전위와 리드시의 워드선의 전위를 거의 동등하게 함으로써, 판독시의 마진을 삭감하고 있었다. 즉, 리드시의 워드선의 전위에 베리 파이시의 워드선의 전위를 일치시키고 있었다.

이에 비해, 제6 실시 형태는, 도 25에 도시하는 바와 같이, 리드 동작시도, 도 1b에 도시하는 베리파이 동작과 마찬가지로, 워드선의 전위를 변화시킨다. 예를 들면 워드선(WL)의 전위를 먼저 실제의 리드 레벨보다 낮은 레벨(ARL)로 설정하여, 전류를 방전시킨다. 그 후, 워드선(WL)의 전위를 실제의 리드 레벨(AR)로 한다. 이와 같은 동작에 의해, 리드 동작과 베리파이 동작을 동일한 조건으로 할 수 있기 때문에, 데이터 리드시의 마진을 필요 이상으로 넓힐 필요가 없고, 확실하게 메모리 셀에 기억된 데이터를 판독하는 것이 가능하다.

(제7 실시 형태)

도 26의 (a), 도 26의 (b), 도 26의 (c)는 4치에 의해 1개의 메모리 셀에 2비트를 기억하는 경우의 기입 순서를 도시하고 있으며, 도 27, 도 28은 베리파이 레벨을 변화시키는 경우에서의 4치 기입 동작을 도시하는 플로우차트를 도시하고 있다. 도 27은 제1 페이지의 프로그램 동작의 일례를 도시하고, 도 28은 제2 페이지의 프로그램 동작의 일례를 도시하고 있다.

도 26의 (a)에 도시하는 바와 같이, 소거 동작을 행하면 메모리 셀의 데이터는 "0"이 되고, 제1 페이지의 기입에 의해 메모리 셀의 데이터는, 외부로부터의 데이터가 비기입 "1"인 경우, 그대로 "0"으로 되고, 외부로부터의 데이터가 기입 "0"인 경우, "1"로 된다.

또한, 도 26의 (c)에 도시하는 바와 같이, 제2 페이지의 기입에서, 메모리 셀의 데이터가 "0"이고, 외부로부터의 데이터가 비기입 "1"인 경우, 메모리 셀의 데이터는 그대로 "0"으로 되고, 외부로부터의 데이터가 기입 "0"인 경우, 메모리 셀의 데이터는 "2"로 되고, 메모리 셀의 데이터가 "1"이고, 외부로부터의 데이터가 비기입 "1"인 경우, 메모리 셀의 데이터는 "4"로 되며, 외부로부터의 데이터가 기입 "0"인 경우, 메모리 셀의 데이터는 "3"으로 된다.

제1 페이지의 기입은 임계치 분포폭이 넓어도 된다. 이 때문에, 도 24에 도시하는 바와 같이, Log(I)-V 특성이 셀 전류의 열화 등에 의해, 특성(C1)에 비해 경사가 작은 특성(C2)과 같이 되었을 경우, 셀의 임계치 전압이 기입 타깃의 임계치 전압보다 높게 되어 버리는 경우가 있지만 문제는 없다. 그러나, 제2 페이지의 기입은 임계치 전압의 분포폭을 좁게 해야만 한다. 이때, 도 24에 도시하는 바와 같이, Log(1)-V 특성이 셀 전류의 열화 등에 의해, 특성(C1)에 비해 경사가 작은 특성(C2)과 같이 되었을 경우, 베리파이 전위(AVL)에서도 셀은 전류를 흘리게 된다. 이 때문에, 셀의 임계치 전압이 기입 타깃의 임계치 전압(AV)보다 높아져 버리는 경우가 생기면, 임계치 전압의 분포폭이 넓어져 버린다. 이 원인은, 예를 들면 베리파이 전위(AVL)와 AV의 차가 좁기 때문이다.

도 28에 도시하는 제2 페이지의 프로그램 동작에서, 베리파이(AVL/AV)(S70)은, 도 1b에 도시하는 바와 같이, 비트선의 프리차지와 동시에, 워드선의 전위를 본래의 베리파이 레벨인 AV보다 낮은 AVL로 하여 첫번째 베리파이를 행한다. 그 후, 워드선의 전위를 본래의 베리파이 레벨인 AV로 하여 두번째 베리파이를 행하고 있었다. 베리파이(BVL/BV)(S71)도 베리파이(AVL/AV)와 마찬가지로, 본래의 베리파이 레벨인 BV보다 낮은 BVL로, 본래 베리파이 레벨(BV)에 의해 베리파이하고 있었 다.

이에 비해, 제7 실시 형태는, 도 29, 도 30에 도시하는 제2 페이지의 프로그램에 있어서, 베리파이(AVL/BVL)(S80)에서, 본래의 베리파이 레벨(AV/BV)보다 낮은 베리파이 레벨(AVL/BVL)에서의 베리파이만을 행한다.

먼저, 비트선을 프리차지함과 동시에, 워드선의 전위를 AVL로 하여 첫번째의 A레벨의 베리파이 동작을 행한다. 그 후, 워드선의 전위를 AVL로부터 BVL로 변화시켜, 두번째의 B레벨의 베리파이 동작을 행한다.

다음으로, 베리파이(AV/BV)(581)에서, 본래의 베리파이 레벨(AV/BV)로 베리파이 동작을 행한다. 즉, 비트선을 프리차지함과 동시에, 워드선의 전위를 AV로 하여 첫번째 A레벨의 베리파이 동작을 행한다. 그 후, 워드선의 전위를 AV로부터 BV로 변화시켜, 두번째 B레벨의 베리파이 동작을 행한다. 베리파이 레벨 AVL와 BVL, 및 AV와 BV의 전위차는 크기 때문에, 도 24에 도시하는 바와 같은 문제는 일어나지 않고, 임계치 분포를 좁히면서 또한 고속으로 기입하는 것이 가능하다.

도 31, 도 32는 베리파이 레벨을 변화시키는 경우의 리드 동작의 플로우차트를 도시하고 있다. 도 31은 제1 페이지의 리드 동작을 도시하고, 도 32는 제2 페이지의 리드 동작을 도시하고 있다.

도 31에 도시하는 제1 페이지의 리드는, 리드 레벨(BR)로 데이터를 리드한다(S91). 이 리드 결과를 PDC로부터 SDC로 전송한다(S92). 그 후, 제2 페이지가 기입을 행했는지의 여부를 구별하기 위한 플래그 셀(제2 페이지의 기입시에 기입된다)의 데이터가 판별된다(S93). 플래그 셀에 데이터가 기입되어 있는 경우, 이 데 이터가 출력된다(S94). 또한, 플래그 셀에 기입되어 있지 않은 경우(제2 페이지는 기입되어 있지 않은 경우), 리드 레벨(AR)에 의해 다시 데이터를 리드하여, 외부로 데이터를 출력한다(S95, S96, S94).

이에 비해, 제7 실시 형태에 따른 제1 페이지의 리드 동작은, 도 33, 도 34에 도시하는 바와 같이, 리드 레벨(AR, BR)의 리드 동작을 베리파이 동작과 마찬가지로 행한다. 즉, 비트선을 1회 프리차지한 후, 워드선의 전위를 AR로 하여 데이터 판독하고, 그 후, 워드선의 전위를 BR로 변화시키고, 다시 데이터를 판독하고 있다(S111). 이에 따라, 베리파이시와 리드시의 동작을 동일한 조건으로 할 수 있다. 이 때문에, 데이터 리드시의 마진을 필요 이상으로 넓힐 필요가 없고, 확실하게 메모리 셀에 기억된 데이터를 판독하는 것이 가능하다. 이때, 리드 레벨(AR)에서의 리드 결과는 DDC에 보유하고, BR에서의 리드 결과는 PDC에 보유한다.

그 후, PDC로부터 SDC로 데이터를 전송한다(S112). 계속해서, 제2 페이지의 기입을 행했는지의 여부를 구별하기 위한 플래그 셀이 판별된다(S113). 이 결과, 플래그 셀이 기입되어 있었던 경우, 이 데이터를 출력한다(S114). 또한, 플래그 셀에 기입되어 있지 않은 경우(제2 페이지가 기입되어 있지 않은 경우), DDC에 보유되어 있는 리드 레벨(AR)에서의 리드 결과를 SDC로 전송하고(S115), 외부에 데이터를 출력한다(S114).

제7 실시 형태에 따르면, 제1 페이지의 리드에서, 제2 페이지의 기입이 행해지지 않은 경우, 2회의 리드 시퀀스가 필요했었던 것이 1회로 충분하기 때문에, 판독 속도를 고속화하는 것이 가능하다.

또한, 제2 페이지의 리드 시퀀스는, 제1 페이지의 리드 동작에서, 1회의 프리차지 후, 워드선의 전위를 변화시키는 경우와, 변화시키지 않는 경우도 마찬가지이다. 즉, 도 32에 도시하는 바와 같이, 비트선을 프리차지한 후, 워드선의 전위를 CR로 하여 메모리 셀로부터 데이터가 판독된다(S101). 그 후, 비트선을 프리차지한 후, 워드선의 전위를 AR로 하여 메모리 셀로부터 데이터가 판독된다(S102). 계속해서, PDC의 데이터가 SDC로 전송된다(S103). 그 후, 플래그 셀의 데이터가 판별된다(S104). 이 결과, 제2 페이지가 기입되어 있지 않은 경우, 데이터가 "1"로 고정되어 출력된다(S105). 또한, 제2 페이지가 기입되어 있는 경우, SDC의 데이터가 출력된다(S106).

도 35는 제7 실시 형태의 변형예를 도시하고 있다. 도 35는 비트선을 프리차지한 후, 예를 들면 4레벨을 계속하여 판독하는 예를 도시하고 있다. 즉, 비트선(BL)을 프리차지한 후, 워드선(WL)에 복수의 상이한 낮은 베리파이 전압(AVL, BVL, CVL, DVL)을 순차적으로 공급하고, 이들 베리파이 전압(AVL, BVL, CVL, DVL)에 의해, 연속하여 낮은 제1 내지 제4 베리파이를 행한다. 그 후, 재차, 비트선(BL)을 프리차지한 후, 워드선(WL)에 복수의 상이한 본래의 베리파이 전압(AV, BV, CV, DV)을 순차적으로 공급하고, 이들 본래의 베리파이 전압(AV, BV, CV, DV)에 의해, 본래의 제1 내지 제4 베리파이를 행한다.

상기 변형예에 따르면, 1회의 비트선의 프리차지에 대해 4회의 베리파이를 행하고 있다. 따라서, 비트선의 프리차지 횟수를 삭감할 수 있어, 4치의 데이터의 기입 속도를 고속화하는 것이 가능하다.

(제8 실시 형태)

도 36, 도 37은 제7 실시 형태를 변형한 제8 실시 형태를 도시하고 있다. 도 36에서, 도 33과 동일 부분에는 동일 부호를 부여하고, 도 37에서, 도 32와 동일 부분에는 동일 부호를 부여하고 있다.

제8 실시 형태는, 메모리 셀 어레이 내에 별도의 플래그 셀을 더 형성하여, 이 플래그 셀에 기억된 데이터에 의해, 페이지에 불량이 발생해 있는지의 여부를 인식 가능하게 하고 있다. 즉, 도 5에 도시하는 메모리 셀 어레이(1)의 각 로우에 도시 생략된 플래그 셀을 형성하고, 이 플래그 셀이 접속된 비트선에 플래그 셀용의 데이터 기억 회로를 접속한다. 이 구성에서, 페이지에 불량이 발생했을 경우, 이 불량 페이지에 대응하는 플래그 셀에 데이터를 기입한다. 제1 페이지의 기입시에 불량이 발생했을 경우, 플래그 셀에 제1 페이지에 대응하여 불량 페이지를 나타내는 데이터 예를 들면 "0"을 기입한다. 또한, 제2 페이지의 기입시에 불량이 발생했을 경우, 플래그 셀에 제2 페이지에 대응하여 불량 페이지를 나타내는 데이터 예를 들면 "0"을 기입한다.

도 36에 도시하는 제1 페이지의 리드시에, 플래그 셀의 제1 페이지에 불량 페이지를 나타내는 데이터 "0"이 기입되어 있는지의 여부가 판별된다(S121). 이 결과, 불량 페이지를 나타내는 데이터가 기입되어 있지 않은 경우, 전술한 바와 같이 데이터가 출력된다. 또한, 불량 페이지를 나타내는 데이터가 기입되어 있는 경우, 제1 페이지의 전체 출력 데이터를 "0"으로 고정한다(S122). 이에 따라, 제1 페이지가 불량 페이지인 것을 인식할 수 있다.

도 37에 도시하는 제2 페이지의 리드시에도, 플래그 셀의 제2 페이지에 불량 페이지를 나타내는 데이터 "0"이 기입되어 있는지의 여부가 판별된다(S131). 이 결과, 불량 페이지를 나타내는 데이터가 기입되어 있지 않은 경우, 전술한 바와 같이 데이터가 출력된다. 또한, 불량 페이지를 나타내는 데이터가 기입되어 있는 경우, 제2 페이지의 전체 출력 데이터를 "0"으로 고정한다(S132). 이에 따라, 제2 페이지가 불량 페이지인 것을 인식할 수 있다.

또한, 불량 페이지인 것을 판별하는 플래그는 제1 페이지용, 제2 페이지용으로 독립적으로 하였지만, 제1 페이지와 제2 페이지는 동일한 셀이기 때문에, 예를 들면 제1 페이지가 불량의 경우, 제2 페이지도 불량인 경우가 있다. 따라서, 불량 페이지인 것의 판별 플래그를 하나로 하여, 이 플래그가 기입되어 있는 경우, 제1 페이지 및 제2 페이지 모두, 출력 데이터를 고정하는 것도 가능하다.

또한, 제5, 제6, 제7 실시 형태에서는, 도 1b에 도시하는 바와 같이, 비트선을 한번 프리차지한 후, 워드선을 상승시키고, 그 후, 선택 게이트를 온 상태로 하여, 첫번째의 비트선 전위의 판독을 행한다. 계속해서, 워드선의 전위를 변화시켜, 두번째의 비트선 전위의 판독을 행하고 있었다.

그러나, 도 38에 도시하는 바와 같이, 비트선(BL)을 한번 프리차지한 후, 워드선(WL)을 전위(AVL)로 상승시키고, 그 후, 선택 게이트(SG)를 온 상태로 하여, 첫번째 비트선 전위의 판독을 행한다. 계속해서, 선택 게이트(SG)를 오프 상태로 하고, 워드선의 전위를 AV로 변화시킨 후, 선택 게이트(SG)를 재차 온 상태로 하여, 두번째의 비트선 전위의 판독을 행하는 것도 가능하다. 이와 같이 했을 경우, 용량 및 저항이 큰 워드선에 있어서, 워드선의 상승 속도가 워드선의 시작과 끝에서 상이한 것에 의한 비트선의 방전 속도의 차이를 방지하는 것이 가능하다.

본 발명은 도면을 참조하여 설명한 전술의 실시예에 한정되는 것이 아니라, 첨부하는 청구 범위 및 그 주지를 일탈하는 일 없이, 다양한 변경, 치환 및 그 동등의 것을 행할 수 있다는 것은 당업자에게는 명백한 일이다.

본 발명에 따르면, 베리파이 시간의 증대를 억제하는 것이 가능한 반도체 기억 장치를 제공할 수 있다.

Claims (26)

1. n치(n은 1 이상의 자연수)의 임계치 전압에 의해 데이터를 기억하는 메모리 셀과,

   상기 메모리 셀이 일정한 임계치 전압에 도달했는지의 여부를 베리파이하는 베리파이 동작에서, 상기 메모리 셀의 게이트에 일정한 전압을 공급하는 전압 공급 회로와,

   상기 메모리 셀의 일단에 접속된 검출 회로를 구비하고,

   상기 검출 회로는, 상기 베리파이 동작에서, 상기 메모리 셀의 일단을 일정한 전위로 차지하고, 상기 메모리 셀의 일단의 전압을 제1 검지 타이밍에서 검출하며, 계속해서, 제2 검지 타이밍에서 상기 메모리 셀의 일단의 전압을 검출하는 반도체 기억 장치.
2. 제1항에 있어서,

   상기 제1 검출 타이밍에서 검출되는 상기 메모리 셀의 임계치 레벨은, 상기 제2 검출 타이밍에서 검출되는 상기 메모리 셀의 임계치 레벨보다 높은 반도체 기억 장치.
3. 제1항에 있어서,

   상기 메모리 셀은 2치 이상의 데이터를 기억하는 반도체 기억 장치.
4. 제1항에 있어서,

   기입 회로를 더 구비하고,

   상기 기입 회로는, 상기 일단의 전압이 상기 제2 검지 타이밍에서 검출되는 임계치 레벨보다 낮은 메모리 셀에 대해, 상기 메모리 셀의 일단에 접지 전위를 공급하여 기입 동작을 행하고,

   상기 일단의 전압이 상기 제2 검지 타이밍에서 검출되는 임계치 레벨보다 높고, 제1 검지 타이밍에서 검출되는 임계치 레벨보다 낮은 메모리 셀에 대해, 상기 기입 동작에 의한 임계치 전압의 변화보다 작은 변화의 기입을 행하며,

   상기 일단의 전압이 상기 제1 검지 타이밍에서 검출되는 임계치 레벨보다 높은 메모리 셀에 대해 기입을 행하지 않는 반도체 기억 장치.
5. n치(n은 1 이상의 자연수)의 임계치 전압에 의해 데이터를 기억하는 메모리 셀과,

   상기 메모리 셀의 일단에 접속되고, 외부로부터 입력되는 제1 논리 레벨 또는 제2 논리 레벨의 데이터를 기억하는 제1 데이터 기억 회로와,

   상기 메모리 셀의 일단에 접속되고, 상기 제1 논리 레벨 또는 제2 논리 레벨을 기억하는 제2 데이터 기억 회로와,

   상기 제1, 제2 데이터 기억 회로에 접속된 제어 회로를 구비하고,

   상기 제어 회로는, 상기 제1 데이터 기억 회로가 제1 논리 레벨인 경우에, 상기 제2 데이터 기억 회로가 제1 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압을 높이는 제1 동작을 행하고, 상기 제2 데이터 기억 회로가 제2 논리 레벨인 경우, 상기 제1 동작보다 임계치 전압의 변동이 적고, 상기 메모리 셀의 임계치 전압을 높이는 제2 동작을 행하고, 상기 제1 데이터 기억 회로가 제2 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압은 변화시키지 않고 유지하고, 상기 메모리 셀이 필요한 임계치 전압에 도달했는지의 여부를 베리파이하는 베리파이 동작에서, 상기 메모리 셀의 일단을 차지함과 아울러 상기 메모리 셀의 게이트에 제1 전압을 가하고, 제1 단계에서, 상기 메모리 셀의 일단의 전압이 제1 검지 레벨 이상인 경우, 상기 제2 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하고, 소정 시간 경과 후, 제2 단계에서, 상기 메모리 셀의 일단의 전압이 제2 검지 레벨 이상인 경우, 상기 제1 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하고, 상기 제1 동작을 행하는 반도체 기억 장치.
6. 제5항에 있어서,

   제1 검지 레벨은 제2 검지 레벨보다 높은 반도체 기억 장치.
7. 제5항에 있어서,

   상기 제어 회로는, 데이터의 판독 동작시에, 상기 베리파이 동작과 마찬가지로, 상기 메모리 셀의 일단을 차지함과 아울러 상기 메모리 셀의 게이트에 제2 전압을 가하여, 제1 단계 및 제2 단계를 행하는 반도체 기억 장치.
8. 제5항에 있어서,

   상기 메모리 셀의 게이트에 공급하는 제1 전압은, 판독시에 메모리 셀의 게이트에 공급하는 제2 전압보다 높은 반도체 기억 장치.
9. 제5항에 있어서,

   상기 제1 검지 레벨은 메모리 셀마다 상이한 값을 갖는 반도체 기억 장치.
10. 제5항에 있어서,

    상기 제1 단계는 메모리 셀마다 상이한 타이밍에서 행하는 반도체 기억 장치.
11. 제5항에 있어서,

    상기 제어 회로는, 기입 횟수를 계수하는 카운터를 갖고, 상기 카운터에 의해 계수된 기입 횟수의 평균치가 규정치 이상인 경우, 상기 제1 검지 레벨을 변경하는 반도체 기억 장치.
12. 제5항에 있어서,

    상기 제어 회로는, 기입 횟수를 계수하는 제1 카운터를 갖고, 상기 제1 카운터에 의해 계수된 기입 횟수의 평균치가 규정치 이상인 경우, 상기 제1 단계의 타 이밍을 변경하는 반도체 기억 장치.
13. 제5항에 있어서,

    상기 제1 단계시에 상기 메모리 셀의 타단에 제3 전압을 공급하고, 상기 제2 단계시에 상기 메모리 셀의 타단에 제4 전압을 공급하는 반도체 기억 장치.
14. 제12항에 있어서,

    상기 제1 단계시에 상기 메모리 셀의 웰에 상기 제3 전압을 공급하는 반도체 기억 장치.
15. 제13항에 있어서,

    상기 제3 전압은 상기 제4 전압보다 높은 반도체 기억 장치.
16. 제5항에 있어서,

    상기 메모리 셀이 임계치 전압에 도달했는지의 여부를 베리파이하는 베리파이 동작에서, 상기 제1 데이터 기억 회로의 논리 레벨이 제1 논리 레벨인 경우, 상기 메모리 셀의 일단을 차지하고, 제2 논리 레벨인 경우, 차지 동작을 행하지 않는 반도체 기억 장치.
17. 제5항에 있어서,

    상기 제어 회로는 상기 메모리 셀의 소거 횟수를 계수하는 제2 카운터를 갖고, 상기 제2 카운터의 계수치는 상기 메모리 셀에 기억되며, 상기 메모리 셀에 기억된 소거 횟수가 규정치 이상인 경우, 상기 제1 검지 레벨을 변경하는 반도체 기억 장치.
18. 제5항에 있어서,

    상기 제어 회로는 상기 메모리 셀의 소거 횟수를 계수하는 제2 카운터를 갖고, 상기 제2 카운터의 계수치는 상기 메모리 셀에 기억되며, 상기 메모리 셀에 기억된 소거 횟수가 규정치 이상인 경우, 상기 제1 단계의 타이밍을 변경하는 반도체 기억 장치.
19. n치(n은 1 이상의 자연수)의 임계치 전압에 의해 복수의 데이터를 기억하는 메모리 셀과,

    상기 메모리 셀의 일단에 접속되고, 외부로부터 입력되는 제1 논리 레벨 또는 제2 논리 레벨을 기억하는 제1 데이터 기억 회로와,

    상기 제1 데이터 기억 회로에 접속된 제어 회로를 구비하고,

    상기 제어 회로는, 상기 제1 데이터 기억 회로가 제1 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압을 높이는 제1 동작을 행하고, 상기 제1 데이터 기억 회로가 제2 논리 레벨인 경우, 상기 메모리 셀의 임계치 전압을 변화시키지 않고 유지하며, 상기 메모리 셀이 임계치 전압에 도달하였는지의 베리파이 동작에서, 상 기 제1 데이터 기억 회로의 논리 레벨이 제1 논리 레벨인 경우, 상기 메모리 셀의 일단을 차지하고, 제2 논리 레벨인 경우, 차지 동작을 행하지 않고, 상기 메모리 셀의 게이트에 제1 전압을 공급하며, 상기 메모리 셀의 일단의 전압이 제1 검지 레벨 이상인 경우, 상기 제1 데이터 기억 회로의 논리 레벨을 제2 논리 레벨로 변경하고, 상기 제1 동작을 행하지 않는 반도체 기억 장치.
20. 상이한 임계치 전압에 의해 데이터를 기억하는 메모리 셀의 기입, 상기 메모리 셀이 소정의 제1 임계치 전압에 도달했는지 여부의 베리파이 동작에 있어서, 소정의 제1 임계치 전압에 도달해 있는 경우, 다음번의 기입 동작에서, 임계치 전압은 변화시키지 않고,

    소정의 제1 임계치 전압보다 낮은, 제i 임계치 전압(i는 3 이상의 자연수)(제1 임계치 전압＞제2 임계치 전압＞제3 임계치 전압…＞제i 임계치 전압)에 도달해 있는 경우, 다음번의 기입 동작에서는, 제i(i는 3 이상의 자연수) 기입 동작을 행하고, 상기 제i 기입 동작에서의 임계치 전압 변동은, 제2＜제3＜제4＜…＜제k의 순으로 작아지도록 제어하여, 상기 소정의 제1 임계치 전압에 도달할 때까지, 기입 동작과 베리파이 동작을 반복하는 반도체 기억 장치의 프로그램 방법.
21. 제20항에 있어서,

    상기 제i 기입에서, 비트선에 제i 전위(제2 전위＞제3 전위＞…＞제i 전위)를 공급하여 기입을 행하는 반도체 기억 장치의 프로그램 방법.
22. 제21항에 있어서,

    상기 소정의 제1 임계치 전압은 복수의 임계치 전압을 포함하고, 복수의 데이터를 기억하는 반도체 기억 장치의 프로그램 방법.
23. 워드선 및 비트선에 접속되고, n치(n은 3 이상의 자연수)를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모지 셀 어레이와,

    입력 데이터에 따라 상기 워드선, 비트선의 전위를 제어하여, 상기 메모리 셀에 데이터를 기입하는 제어 회로를 구비하고,

    상기 제어 회로는,

    기입 동작에 의해, k치(k≤n)의 임계치 전압으로 기입하고,

    상기 비트선을 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치에 도달했는지의 여부를 베리파이하며,

    j치(j≤n)의 데이터의 판독시에, 상기 비트를 차지한 후, 상기 워드선에 공급하는 전압을, 상기 베리파이 동작과 동등하게 m회 변화시켜 판독 동작을 행하는 반도체 기억 장치.
24. 워드선 및 비트선에 접속되고, n치(n은 3 이상의 자연수)를 기억하는 복수의 메모리 셀이 매트릭스 형상으로 배치되어 구성된 메모지 셀 어레이와,

    입력 데이터에 따라 상기 워드선, 비트선의 전위를 제어하여, 상기 메모리 셀에 데이터를 기입하는 제어 회로를 구비하고,

    상기 제어 회로는, 기입 동작에 의해, k치(k≤n)의 임계치 전압으로 기입하고, 상기 비트선을 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치보다 낮은 임계치에 도달했는지의 여부를 베리파이하며,

    상기 비트선을 재차 차지한 후, 상기 워드선의 전위를 m회 변화시켜, 상기 메모리 셀이 본래의 m치(m≤k)의 임계치에 도달하였는지의 여부를 베리파이하고, 다음번의 기입 동작에서, 상기 본래의 임계치보다 낮은 임계치에 도달했을 경우, 기입 속도를 늦추고, 상기 본래의 m치의 임계치에 도달했을 경우, 기입 동작을 행하지 않는 반도체 기억 장치.
25. 제24항에 있어서,

    j치(j≤n)의 데이터의 판독시에, 상기 비트를 프리차지한 후, 상기 워드선에 공급하는 전압을, 상기 베리파이 동작과 동등하게 m회 변화시켜 판독 동작을 행하는 반도체 기억 장치.
26. n치(n은 2 이상의 자연수)의 데이터를 기억하고, 매트릭스 형상으로 배치된 적어도 1개의 제1 메모리 셀과, 상기 제1 메모리 셀과 동시에 선택되는 적어도 1개의 제2 메모리 셀을 갖는 메모리 셀 어레이를 갖고,

    상기 제2 메모리 셀의 논리 레벨이 제1 논리 레벨인 경우, 제1 메모리 셀의 데이터를 출력하고, 상기 제2 메모리 셀의 논리 레벨이 제2 논리 레벨인 경우, 제1 메모리 셀의 출력 데이터를 일정치로서 출력하는 반도체 기억 장치.

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