JPS6111996A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ この発明はデータ読み出し専用の半導体記憶装置に係り
、特にメモリセル用トランジスタがエンハンスメントモ
ードかあるいはデプレションモードの違いでデータのプ
ログラムが行われるマスクＲＯＭタイプの半導体記憶装
置に関する。

［発明の技術的前Ｉ！］ 第３図は、ＡＮＤ−ＯＲＲＯＭと呼ばれている従来のデ
ータ読み出し専用半導体記憶装置の回路図である。図お
いて、１０はそれぞれｍ個のＮチャネルのＭＯＩ−ラン
ジスタＴ１１ないしＴｌｍ、Ｔ２１ないしＴ　２ｍ＋、
・・・ＴｎｌないしＴｒｖ＋を直列接続したｎ列の直列
回路が設けられたメモリセルアレイである。このメモリ
セルアレイ１０において、各直列回路内の対応する行に
配列されているトランジスタのゲートは、ｍ本のアドレ
スラインＡ１ないしＡｍのうちの１本に並列に接続され
ている。これらｍ本のアドレスラインＡ１ないしＡｍは
アドレスデコーダ１１に接続されている。上記メモリセ
ルアレイ１０からのデータ読み出しの際に、これらｍ本
のアドレスラインＡ１ないしＡｍはアドレスデコーダ１
１によっていずれか１本のみがＬレベル（低レベル）に
され、残りはすべてＨレベル（高レベル）にされるよう
になっている。上記メモリセルアレイ１０内の各直列回
路の一端は、列選択回路１２内の選択用トランジスタＴ
１０ないしＴｎＯそれぞれを介してデータセンス点１３
に共通に接続されている。このデー　タセンス点１３は
、クロック信号φ１がそのゲートに供給されているプリ
チャージ用のＰチャネルＭｏＳトランジスタ１４を介し
て高電位側の電源電位ＶＤ供給点に接続されている。

また上記メモリセルアレイ１０内の各直列回路の他端は
、その入力端に上記クロック信号φ１が供給されている
ディスチャージ制御用のＣＭＯＳインバータ１５の出力
端に接続されている。

上記データセンス点１３には差動型センスアンプ１６の
非反転入力端が接続され、このセンスアンプ１６の反転
入力端には基準電位発生回路１７で発生される基準電位
ＶＲが供給されるようになっているタイミング制御回路
１８は、前記クロック信号φ１のＨレベルへの立ち上が
りを所定期間τだけ遅延したクロッ・り信号φ２を発生
するものであり、ここで発生される信号φ２により上記
センスアンプ１６のセンス動作が制御されるようになっ
ている。

そしてこの信号φ２がＨレベルに立ち上がると、センス
アンプ１６が動作を開始し、上記回路点１３の電位を基
準電位ＶＲと比較してセンスデータを出力する。

上記メモリセルアレイ１０では、各直列回路を構成する
Ｍ　ＯＳ−トランジスタのモードを、エンハンスメント
モードかデプレションモードのいずれかに選択すること
によってデータのプログラムを行なっている。

このようなＲＯＭでは、クロック信号φ１がしレベルの
とき、トランジスタ１４によって回−絡点１３が電位Ｖ
ＤすなわちＨレベルにプリチャージされる。次に、クロ
ック信号φ１がＨレベルに変化した後に、メモリセルア
レイ１０で予め記憶されていたデータが回路点１３に読
み出される。すなわち、たとえばメモリセルアレイ１０
でトランジスタＴ１１がアドレスデコーダ１１の出力に
よりアクセスされたとする。このトランジスタＴ１１は
エンハンスメントモードのものであり、アドレスライン
Ａ１がＬレベルにされているので非導通になり、上記回
路点１３はＨレベルをダイナミックに保持する。なおこ
のとき、列選択回路１２内の選択用トランジスタ丁１０
は列選択信号Ｓ１により、予め導通状態にされているも
のとする。

他方、トランジスタＴ１２がアドレスデコーダ１１の出
力によりアクセスされた場合には、このトランジスタは
デプレションモードのものであるため導通する。このと
き、このトランジスタＴ１２を含む直列回路内の他のト
ランジスタは、アドレスデコーダ１１の出力によりその
モードにかかわらずすべて導通状態にされるので、予め
Ｈレベルにプリチャージされた回路点１３はこの直列回
路およびインバータ１５を介してアー、ス電位ＧＮＤに
放電される。

この様子を第４図の波形図に示す。ここで上記基準電位
発生回路１７は、第４図に示すように、クロック信号φ
１がＨレベルに立ち上がった後に、ＶＤから一定の勾配
でアース電位ＧＮＤに近付くような基準電位ＶＲを実現
する１回路である。なお、第４図中の電位Ｖａはアドレ
スデコーダ１１の出力によりアクセスされたトランジス
タがエンハンスメントモードの場合の回路点１３のもの
であり、電位ｖｂは同じくデプレションモードの場合の
回路点ｉ３の電位である。センスアンプ１６はクロック
信号φ２がＨレベルになると、上記回路点１３の電位と
基準電位ＶＲとを比較してデータを出力する。

またタイミング制御回路１８は、前記したようにクロッ
ク信号φ２をクロック信号φ１から形成するための回路
であり、一般に論理ゲートと負荷との組合わせによる遅
延回路で構成されている。

第５図は上記のよらな基準電位ＶＲを発生する、従来の
基準電位発生回路１７の具体的な構成を示す回路図であ
る。ＶＤ供給点と基準電位ＶＲの出力端子２１との間に
は、ゲートに上記クロック信号φ１が供給されているＰ
チャネルのＭＯＳ　トランジスタ２２が挿入され、さら
に上記出力端子２１とその入力端に上記信号φ１が供給
されているｃ、ｖ　ｏ　ｓインバータ２３の出力端との
間には、各ゲートに上記電位Ｖｏが供給されている複数
のＮチャネルのＭＯＳ）ランジスタ２４が直列に挿入さ
れている。

このＲＯＭにおいて重要なことは、クロック信号φ２が
Ｈレベルに立ち上がった時にセンスアンプ１６のセンス
入力電位、すなわち基準電位ＶＲと電位Ｖａとの差の電
位Δｖａ１および基準電位ＶＲと電位ｖｂとの差の電位
Δｖｂがそれぞれ十分に大きくなっていることである。

メモリのアクセス時間を短くする要求から、電位（Δ■
ａ＋ΔＶｂ）は出来るだけ小さくしたいことを考えると
、この目的のためには電位Δｖａと電位Δｖｂとが等し
くなるように基準電位ＶＲを発生することが望まれる。

［背景技術の開題点］ ところで、上記メモリセルアレイ１０内でのデータプロ
グラムをイオン注入方式により行なう場合では、製造プ
ロセス上の問題として、デプレションモードのトランジ
スタのしきい値電圧Ｖすれ（以下、これをｖ　ｔｈｏと
表記する）が大きくばらつき、それに伴って前記回路点
１３を放電するセルトランジスタ（Ｔ１２等）の電流駆
動力が大きくばらつく。

第６図はこの電流駆動力のｖ　ｔｈｏ依存性をシミュレ
ーションした結果を示す。このシミュレーションは、第
７図に示すような回路を用いて行われる。すなわち、電
源゛電位Ｖｏ供給点とアース電位゛ＧＮＤとの間に１個
のデプレションモードＭＯＳトランジスタ３１と複数個
のエンハンスメントモードＭＯＳトランジスタ３２とを
直列に挿入して直列回路を構成し、かつデプレションモ
ードＭＯＳトランジスタ３１のゲートにはＬレベルの信
号を、すべてのエンハンスメントモードＭＯＳトランジ
スタ３２のゲートにはＨレベルの信号をそれぞれ供給し
て各トランジスタを導通状態にし、このときこの直列回
路に流れる電流Ｉｆｌケ求めている。このような回路に
おいて、デプレションモードＭＯＳトランジスタ３１の
しきい値電圧ｖｔｈｏが一２Ｖ。

−４Ｖ、−６Ｖ、−１２ｖそれぞれに設定されていると
きに、電源電位ＶＤの変化に対するこの直列回路に流れ
る電流の値１ｏの変化を求めたものが第６図の特性図で
ある。第６図中の曲線ａ、ｂ。

ｃ、ｄＧｔ、Ｌきいｌ［電圧ＶｔｈＣ１−２Ｖ、−４Ｖ
、−６Ｖ、−１２■それぞれに設定されている場合のも
のである。このシミュレーション結果により、デプレシ
ョンモードＭＯＳトランジスタのしきい値電圧ｖ　ｔｈ
ｏの絶対値が小さくなるとセルトランジスタの電流駆動
力が低くなり、回路点１３のオン電位が低くならないこ
とがわかる。

前記第５図のような基準電位発生回路１１が設けられて
いる従来の記憶装置では、出力端子２１の放′電経路に
デプレションモードのトランジスタを含まないので上記
のような電流駆動力の低下は発生せず、一定の電流駆動
力で出力端子２．１が放電される。したがって、Ｖ　ｔ
ｈＤがばらついても基準電位ＶＲの勾配は常に一定にさ
れる。このため、１ｖｔｈ０１が低下すると第４図の電
位ｖｂの勾配がなだらかなものとなり、基準電位ＶＲと
電位ｖｂとの差が少なくなって、センスアンプ１６のセ
ンス入力電位Δｖｂは低下する。この様子をシミュレー
ションした結果を第８図の特性図に示す。第８図は、縦
軸にΔＶａ／ΔＶ、ΔＶｂ／Δ■を′、横軸にデプレシ
ョンモードＭＯＳトランジスタのしきい値電圧ｖ　ｔｈ
ｏをそれぞれとったものである。ただし、Δ■はΔＶａ
＋Δｖｂであり、電源電位Ｖｎは７■にされている。図
中、破線の曲線工、■で示すように、デプレションモー
ドＭＯＳトランジスタのしきい値電圧Ｖ　ｔｈＤの絶対
値が５Ｖ以下の領域では曲線Ｉで示されるΔＶａ／ΔＶ
と曲線■で示されるΔＶｂ／ΔＶの値がともに大幅に変
化している。このことは、動作電源電位ＶＤの許容範囲
を狭くするという問題を生じさせる。すなわち、ＩＶｔ
ｈＱｌが小さい場合、電源電位Ｖ。

が高くなると、前記第６図で示される値よりもセルトラ
ンジスタの電流駆動力が早く飽和してくる。

一方、従来の基準電位発生回路１１では、エンハンスメ
ントモードトランジスタ・のみ、で回路が構成されてい
る為に、電源電位ＶＤが高ぐなると放電時におレプる電
°流駆動力が大きくなり、基準電位ＶＲの勾配が大きく
なる。すなわち基準電位ＶＲの低下が速くなる。この結
果、上記電位Δｖｂは小さくなり、差動型センスアンプ
１６の動作マージンがなくなって誤動作が発生し易くな
る。

第９図は上記差動センスアンプ１６の動作マージン低下
の程度を示す特性図であり、縦軸にはΔ■ａ／ΔＶ１Δ
Ｖｂ／Δ■を、横軸には電源電位Ｖｏをそれぞれとった
ものである。図中、破線の曲線工ないし■で示すように
電源電位Ｖｏが５Ｖ以上のところでは、電源電位ＶＤが
変化するとΔＶａ／Δ■、ΔＶｂ／Δ■の値は大幅に変
化している。ただし第９図において、曲線工と■はデプ
レションモードトランジスタのしきい値電圧ｖｔｈＤが
一２■、−４ＶのときのΔＶａ／Δ■であり、曲線■と
■はデプレションモードトランジスタのしきい値電圧ｖ
　ｔｈｏが一２Ｖ、−４ＶのときのΔＶｂ／Δ■である
。

このように、出力端子２１の放電経路がエンハンスメン
トモードのトランジスタのみにより構成されている基準
電位発生回路１７を用いている従来のＲＯＭでは、セル
トランジスタのｖ　ｔｈｏのばらつきに伴う前記回路点
１３の放電特性のばらつきに対応できず、動作電源電位
ＶＤがｌ＆ｌＪ限されると・いう問題点がある。

［発明の目的］ この発明は上記のような事情を考慮してなされてもので
あり、その目的は広い電源電位範囲で安定に動作する半
導体記憶装置を提供することにある。

［発明の概要］ この発明の半導体記憶装置では、基準電位発生回路め出
力端子の放電経路にデプレションモードのトランジスタ
を直列に挿入し、この放電経路における電流駆動カミセ
ルトランジスタの電流駆動力の変動に合せることによっ
て、センスアンプのセンス入力レベルを最適化し、広い
電源電位範囲で安定に動作ができるようにしている。

［発明の実施例］ 以下、図面を参照してこの発明の一実施例を説明する。

この発明による半導体記憶装置は、前記第３図中の基準
電位発生回路１７を第１図のように構成している。すな
わち、Ｖｏ供給点と基準電位ＶＲの出力端子４１との間
には、ゲートに前記クロック信号φ１が供給されている
プリチャージ用のＰチャネルＭｏＳトランジスタ４２が
挿入され、さらに上記出力端子４１とその入力端に上記
信号φ１が供給されているディスチャージ制御用のＣＭ
ＯＳインバータ４３の出力端との間には、１個のデプレ
ションモードのＭＯＳトランジスタ４４と複数のエンハ
ンスメントモードのＭＯＳトランジスタ４５が直列に挿
入されている。これらトランジスタ４４．４５は全てＮ
チャネルのものであり、デプレションモードのトランジ
スタ４４のゲートにはアース電位が常時供給されており
、複数のエンハンスメントモードのトランジスタ４５の
各ゲートには電源電位ＶＤが並列に常時供給されている
。

このような構成において、回路全体を１チツプに集積化
する場合、メモリセルアレイ１０内のデプレションモー
ドトランジスタのしきい値電位ｖｔｈＤに発生するばら
つきは、基準電位発生回路１７内のデプレションモード
トランジスタ４４のしきい値電位ｖ　ｔｈｏに発生する
ばらつきと同じ程度になる。

すなわち、製造プロセス上、デプレションモードトラン
ジスタのしきい値電位ｖ　ｔｈｏが変動しても同じチッ
プ内では全てほぼ同じ値になる。

このため、たとえばメモリセルアレイ１０内のデプレシ
ョンモードトランジスタのごきい値電圧Ｖｔｈｏの絶対
値が小さくなり、セルトランジスタの電流駆動力が低く
なって、回路点１３のオン電位がなかなか低くならない
ような場合には、基準電位発生回路１７でもトランジス
タ４４のしきい値電圧Ｖｔｈｏの絶対値が小さくなり、
基準電位ＶＲの勾配は°なだらかになる。こ九とは反対
にメモリセルアレイ１０内のデプレションモードトラン
ジスタのしきい値電圧ｖ　ｔｈｏの絶対値が大きくなり
、セルトランジスタの電流駆動力が高くなって、回路点
１３のオン電位が早く低くなるような場合には、基準電
位発生回路１７でもトランジスタ４４のしきい値電圧ｖ
　ｔｈｏの絶対値が太き（なり、基準電位ＶＲの勾配は
急峻になる。このように、デプレションモードトランジ
スタのしきい値電圧ｖ　ｔｈｏのばらつきによる回路点
１３の電位、の放電特性に与える影響は、同様に基゛卑
電位発生回路１７で発生される基準電位ＶＲにも影響を
与える。したがって、第４図中の電位Δ■ａとΔｖｂと
が常にほぼ同じ値となるように基準電位ＶＲが変化し、
この結果、最適化されたセンス入力電位を確保すること
ができる。

第８図中、実線の曲線■、■はこの発明におけるしきい
値電圧Ｖ　ｔｈＤとΔＶａ／Δ■、ΔＶｂ／ΔＶそれぞ
れとの関係を示したものである。図示するように曲線■
で示されるΔＶａ／Δ■と曲線■で示されるΔｖｂ／八
ｖとへ値は、しきい値電圧ｖ　ｔｈｏの変化に対し、従
来よりも変化が極めて少ない。

さらにこのことは、デプレションモードトランジスタの
しきい値電圧ｖ　ｔｈｏの絶対値が低い場合に、基準電
位発生回路１７が広い電源電位範囲を有することを意味
する。第９図中、実線の曲線■ない己■はこの発明Ｉ、
′おける電源電位ＶＤとΔＶａ／Δｖ１ΔＶｂ／ΔＶそ
れぞれとの関係を示したものである。図示するように曲
線■、■で示されるΔＶａ／ΔＶと曲線■、■で示され
るΔＶｂ／ΔＶとの値は、電源電位Ｖｏの変化に対し、
従来よりも変化が大幅に少なくされている。ただし第９
図において、曲線■、■はデプレションモードトランジ
スタのしきい値電圧Ｖ　ｔｈＤが一２Ｖ、−４■のとき
のΔＶａ／Δ■であり、曲線■、■はデプレションモー
ドトランジスタのしきい値電圧ＶｔｈＤが一２ｖ、−４
Ｖ（７）！：き（７）ＡＶｂ／ΔＶｒある。

このようにこの実施例によれば、基準電位発生回路１７
の出力端子４１の電位の放電経路にメモリセルアレイ１
０内と同様のデプレションモードトランジスタを直列挿
入するようにしたので、メモリセルアレイ１０内のデプ
レションモードトランジスタのしきい値電圧か変動して
もセンスアンプ１６には常に最適なレベルのセンス入力
電位を与えることができ、もって広い電源電位範囲で安
定に動作させることができる。

第２図はこの発明の他の実施例による基準電位発生回路
１７の構成を示す回路図である。この実施例による基準
電位発生回路１７が上記第１図のものと異なっていると
ころは、上記デプレションモードのトランジスタ４４の
ゲートにアース電位が供給される代わりに、このトラン
ジスタ４４と隣接して設けられている１個のエンハンス
メントモードトランジスタ４５との直列接続点（トラン
ジスタ４４のソース）にそのゲートが接続されている°
ところである。すなわち、トランジスタ４４のゲートは
、トランジスタ４４．４５からなる直列回路における放
電時に、出力端子４１の電位よりも低い電位にされる回
路点に接続されている。

この実施例でも、メモリセルアレイ１０内のデプレショ
ンモードトランジスタのしきい値電圧か変動してもセン
スアンプ１６には常に最適なレベルのセンス入力電位を
与°えることができ、広い電源電位範囲で安定に動作さ
せることができる。

なお、この発明は上記した実施例に限定されるものでは
なく、基準電位発生回路１７においてデプレションモー
ドトランジスタの挿入箇所、挿入個数は自由に選択する
ことができる。

さらに、上記実施例ではメモリセルアレイ１０内のトラ
ンジスタがＮチャネルの場合について説明したが、これ
はＰチャネルのものを使用してもよ（、この場合に基準
電位発生回路１７は各トランジスタのチャネルを交互に
置換えることによって実現できる。

［発明の効果］ 以上説明したようにこの発明によれば、基準電位発生回
路の出り端子の放電経路にデプレションモー、ドのトラ
ンジスタを直列に挿入し、この放電経路における電流駆
動力をセルトランジスタの電流駆動力の変動に合せるよ
うにしたので、広い電源電位範囲で安定に動作する半導
体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明の一実施例の構成を示す図、第２図は
この発明の他の実施例の構成を示す図、第３図は従来装
置の構成を示す回路図、第４図は上記従来装置を説明す
るための波形図、第５図は上記従来装置で用いられる基
準電位発生回路を示す図、第６図は上記従来装置を説明
するための特性図、第７図は上記第６図の特性を得るた
めの測定回路を示す図、第８図および第９図はそれぞれ
上記従来装置およびこの発明の装置の特性を示す曲線図
である。 １０・・・メモリセルアレイ、１１・・・アドレスデコ
ーダ、１２・・・列選択回路、１６・・・差動型センス
アンプ、１７・・・基準電位発生回路、１８・・・タイ
ミング制御回路、４４・・・デプレションモードのＭＯ
Ｓトランジスタ、４５・・・エンハンスメントモードの
ＭＯＳトランジスタ。 出願人代理人　弁理士　鈴江武彦 第１図　　　　第２ｘ く−←−一−−− ，２夫 一エエ上上上 町町

Claims (1)

【特許請求の範囲】
1. 　複数のＭＯＳトランジスタを直列接続してなり、これ
   らトランジスタのモードをエンハンスメントモードとデ
   プレションモードのうちのいずれかに選択することによ
   つてデータプログラムを行なうデータ記憶手段と、この
   データ記憶手段の一端が結合され、データ読み出しの前
   に予め第１の電位に充電され、データ読み出しの際には
   上記データ記憶手段を介して第２の電位に放電されるか
   否かが決定される第１の回路点と、データ読み出しの前
   に予め第２の回路点を第１の電位に充電し、データ読み
   出しの際には上記データ記憶手段に設けられているデプ
   レションモードのＭＯＳトランジスタと同一導電性のデ
   プレションモードのＭＯＳトランジスタが直列に挿入さ
   れた放電経路を介して第２の電位に放電することによっ
   てこの第２の回路点に基準電位を発生する基準電位発生
   手段と、データ読み出しの際に上記第１の回路点の電位
   と上記基準電位とを比較してデータを得る電位比較手段
   とを具備したことを特徴とする半導体記憶装置。