KR100912795B1 - 온도 보상된 데이터가 판독되는 비휘발성 메모리 - Google Patents

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Abstract

본 발명은 비휘발성 메모리를 개시한다. 비휘발성 메모리는 플로팅 게이트 등의 격납 소자(43), 제어 게이트 및 제1 및 제2 소스/드레인 단자를 각각 포함하는 데이터 격납 셀로 구성된 어레이를 포함한다. 전류원(61)은 전류를 상기 데이터 격납 소자의 상기 제1 소스/드레인 단자에 공급한다. 노드(75)는 상기 데이터 격납 소자의 상기 제2 소스/드레인 단자에 전기적으로 접속된다. 바이어스 회로(73, 69)는 상기 노드에 바이어스 전압을 공급한다. 상기 바이어스 전압은 상기 데이터 격납 소자의 임계 전압의 열적 변동에 개략 역전된 방식으로 온도에 따라 변동한다. 제어 게이트 전압 회로는 상기 데이터 격납 셀의 제어 게이트에 전압 레벨을 공급한다.
비휘발성 메모리

Description

온도 보상된 데이터가 판독되는 비휘발성 메모리{NON-VOLATILE MEMORY WITH TEMPERATURE-COMPENSATED DATA READ}
본 발명은 비휘발성 메모리에 관한 것으로서, 특히, 온도 보상된 데이터 판독 사이클을 갖는 비휘발성 메모리에 관한 것이다.
보통의 비휘발성 메모리 시스템에는 플래쉬 EEPROM(flash electrically erasabel, programmable read only memory : 이하, EEPROM이라고 한다)이 있다. 이와 같은 메모리의 셀 각각은 전형적으로 가변 정전하량을 격납하는 하나 이상의 격납 소자를 포함한다. 격납 소자로서 가장 일반적으로는 도전성 플로팅 게이트가 있고, 이는 여기서 우선적으로 기술되는 한 예이지만, 전하 트랩핑(trapping) 유전체의 영역일 수도 있다. 플로팅 게이트에 의해 격납된 전하 레벨은 데이터 격납 소자에 의해 격납된 데이터값을 나타낸다. 플로팅 게이트는 전형적으로 트랜지스터의 채널 영역위에 위치한다.
데이터는 플로팅 게이트 상방에 위치하는 제어 게이트에 전압을 인가함에 의해 격납 위치로부터 판독된다. 플로팅 게이트에 의해 격납된 전하의 레벨은 제어 게이트에 인가된 전압과 조합되어 어느 트랜지스터가 그 채널을 통해 전류를 도통하는가를 판정한다. 따라서, 플로팅 게이트에 의해 격납된 전하의 레벨은 상기 전 류를 측정하거나 또는 트랜지스터를 도통시키는데 요구되는 제어 게이트 전압을 찾음으로써 판정된다. 상기 경우에, 측정량은 셀의 상태를 판정하기 위해 기준 레벨과 비교된다.
2진 상태 메모리 셀은 플레시 메모리에서 사용될 수 있다. 상기 메모리 셀은 두가지 상태를 갖는다. 즉, "프로그램"(보통 1로 표시) 및 "소거"(보통 0으로 표시). 그러나, 상기와 같은 셀은 집적 회로의 소중한 공간 면적을 효율적으로 사용하지 못하는데, 그 이유는 플로팅 게이트마다 단 하나의 정보 비트만이 격납되기 때문이다. 따라서, 많은 플래쉬 메모리는 플로팅 게이트에 대해 다수(2 이상)의 전하 레벨을 사용하고, 그에 따라 플로팅 게이트 각각은 1 비트 이상의 정보를 격납할 수 있다.
각각의 플로팅 게이트의 동작의 전하 레벨의 상태의 갯수가 증가함에 따라, 상기 상태들 사이의 전압차는 필수적으로 줄어든다. 상태의 수가 증가된 전압 레벨 범위가 가까워 짐에 따라 전하 레벨의 한 상태와 다른 상태를 분간하는 것은 어렵게 된다.
메모리 셀 트랜지스터의 동작 특성은 온도에 따라 변동되기 때문에, 플로팅 게이트에 의해 운반된 전하 레벨이 변동하지 않는다고 하여도 트랜지스터를 온 상태로 하는데 요구되는 제어 게이트 전압도 온도에 따라 변동한다. 상기 열적 변동은 플로팅 게이트의 전압 레벨들의 밀접하게 근사함에 기인하여 결과적으로 메모리 셀로부터의 데이터 판독을 부정확하게 한다.
상기와 같은 온도 변동의 영향을 보상하는 하나의 기술은 데이터 격납 셀과 동일한 방식으로 그리고 동일한 집적 회로 칩상에 형성된 기준 메모리 셀을 포함하는 것으로서, 상기 기준 메모리 셀은 그 격납 상태를 판독하기 위해 메모리 셀의 측정된 전류 또는 전압이 비교되는 기준 레벨을 제공한다. 따라서, 상기 기준 셀은 메모리 격납 셀에서 처럼 회로 칩의 온도 변동에 의해 동일한 방식으로 영향을 받는다. 그 후, 기준 레벨은 메모리 셀로부터 판독된 값과 동일한 방식으로 온도에 따라 변동된다. 상기 기술은 미국 특허 제5,172,338호에 개시되어 있고, 이는 여기에 레퍼런스로서 기술되어 있다.
다른 기술로는 온도 레퍼런스로서 메모리 셀 이외의 장치를 사용하는 것이 있다. 밴드 갭 장치(band gap device)는 상기 장치의 한 예로서 격납 셀과 동일한 칩상에 또는 상기 칩과 열적 상호도달 상태로 제공된다. 메모리 셀의 제어 게이트에 인가된 전압은 상기 방식으로 제어된다.
본 발명은 변동하는 온도에 따라 비트선 전압 또는 전류를 변동함으로써 비휘발성 메모리 셀의 온도 보상된 판독을 위한 기술을 제공하기 위한 것이다. 본 발명은 판독 동작 중에 회로 칩의 변동하는 온동에 의해 야기된 메모리 셀의 변동하는 임계 전압 특성을 보상하는 양 만큼 셀의 소스 또는 드레인 단자에 인가된 전압 또는 전류를 자동적으로 바이어스하는 메모리 셀 어레이 칩상에 회로를 제공함에 의한 하나의 형태로 실시된다.
본 발명의 실시예에 있어서, 비휘발성 메모리는 플로팅 게이트 등의 데이터 격납 소자, 하나 이상의 제어 게이트 및 제1 및 제2 소스/드레인 단자를 포함하는 격납 트랜지스터를 포함한다. 전류원은 전류를 데이터 격납 소자의 상기 제1 소스/드레인 단자에 공급한다. 노드는 데이터 격납 소자의 제2 소스/드레인 단자에 전기적으로 접속된다. 바이어스 회로는 상기 노드에 바이어스 전압을 공급한다. 상기 바이어스 전압은 상기 데이터 격납 트랜지스터의 임계 전압의 열적인 변동에 개략 역전된 방식으로 온도에 따라 변동한다. 제어 게이트 전압 회로는 상기 데이터 격납 트랜지스터의 제어 게이트에 제어된 전압 레벨을 공급한다.
보다 상세한 실시예에 있어서, 비휘발성 메모리로부터 격납된 데이터를 판독하는 방법은, 노드에 결합된 제2 소스/드레인 단자를 구비하는 EEPROM 트랜지스터의 제1 소스/드레인 단자에 전류를 공급하는 단계를 포함한다. 상기 방법은 전류원에 의해 상기 노드로부터 전류를 인출하고, 상기 노드에 결합된 소스 또는 드레인 단자를 구비하는 트랜지스터의 게이트에 열적으로 변동하지 않는 바이어스 전압을 공급하는 단계를 더 포함한다. 트랜지스터는 전류의 적어도 일부를 도통한다. 상기 방법은 상기 EEPROM 트랜지스터의 제어 게이트에 전압을 공급하고 상기 EEPROM 트랜지스터의 상기 제1 소스/드레인 단자에서 전압을 검출하는 단계를 더 포함한다.
본 발명의 효과에 있어서, 메모리 셀의 온도는 메모리 셀 트랜지스터로부터 판독된 데이터 값에 영향을 미치지 않는다는 점이다. 본 발명의 다른 효과에 있어서, 온도 보상은 최소한의 추가적인 회로를 사용하여 달성되고, 그에 따라, 메모리 칩상의 공간을 덜 차지하게 된다.
도 1은 본 발명의 한 특징에 따른 메모리 시스템의 블록도.
도 2는 도 1의 메모리 셀 어레이의 일부분에 관한 부분적인 블록 형태의 개략 다이어그램.
도 3은 도 2의 메모리 회로의 일부에 관한 등가 개략 다이어그램.
도 4A는 도 3의 회로의 변형예의 몇몇의 특징적인 전류-전압 커브를 도시한 도면.
도 4B는 도 3의 회로의 동작 중에 하나의 전압을 도시하는 커브.
본 발명의 실시예 및 그 효과는 도 1, 2, 3, 및 4를 참조하여 명확히 이해될 수 있을 것이다. 도면의 유사부 및 대응부에는 동일한 참조 번호가 부여될 것이다.
도 1에 있어서, 본 발명의 한 특징에 따른 하나의 예시적인 메모리 시스템(10)의 블록도가 도시된다. 메모리 시스템(10)은 다른 물리적인 셀 구성이 가능하지만 로우(row) 및 컬럼(column)으로 이루어진 정칙(regular) 어레이(11) 내에 배치된 많은 수의 개별적으로 주소 지정이 가능한 메모리 셀을 포함한다. 비트선(도 1에 도시하지 않음)은 어레이(11)의 컬럼을 따라 연장되며 선(15)을 통해 비트선 디코더 및 구동 회로(13)에 접속된다. 메모리 셀 어레이의 한 형태에 대해, 2개의 다른 제어 게이트 셋트, 즉 워드선과 스티어링 게이트(steering gate)가 채택된다. 워드선(도 1에 도시하지 않음)은 어레이(11)의 로우를 따라 연장되며 선(17)을 통해 워드선 디코더 및 구동 회로(19)에 접속된다. 스티어링 게이트(도 1에 도시하지 않음)는 어레이(11)의 컬럼을 따라 연장되며 선(23)을 통해 스티어링 게이트 디코더 및 구동 회로(21)에 접속된다.
각각의 디코더(13, 19, 21)는 메모리 컨트롤러(27)로부터 버스(25)에 걸쳐 메모리 셀 어드레스를 수신한다. 디코더 및 구동 회로들은 제어 및 상태 신호선(29, 31, 33) 각각에 걸쳐 컨트롤러(27)에 또한 접속된다. 스티어링 게이트 및 비트선에 인가된 전압은 디코더 및 구동 회로(13, 21)를 상호 접속하는 버스(22)를 통해 통합된다.
컨트롤러(27)는 호스트 장치(도시하지 않음)에 선(35)을 통해 접속 가능하다. 상기 호스트 장치는 예컨대, 퍼스널 컴퓨터, 노트북 컴퓨터, 디지털 카메라, 오디오 플레이어, 또는 여러 다른 휴대용 전자 장치일 수 있다. 도 1의 메모리 시스템은 PCMCIA, CompactFlashTM 협회, MMCTM 협회 또는 Secure Digital(SD) Card 협회에 의해 설정된 규격 등의 현존하는 여러 물리 및 전기 규격 중의 하나에 따른 카드로 공통적으로 실시될 수 있다. 카드 포맷시에 있어서, 선(35)은 호스트 장치의 상보형 커넥터와 인터페스 접속하는 카드상의 커넥터에서 종단된다. 많은 카드의 전기적인 인터페이스는 ATA 규격을 따르는 것으로서 메모리 시스템이 마그네틱 디스크 드라이브라면 호스트처럼 보인다. 다른 메모리 카드 인터페이스 규격 또한 존재한다. 카드 포맷의 변형에 있어서, 도 1에 도시된 타입의 메모리 시스템은 호스트 장치에 끼워넣어 진다.
어레이(11)의 메모리 셀은 미국 특허 제6,091,633호, 제6,103,573호, 제6,151,248호, 및 발명이 명칭이 "Non-Volatile Memory Cell Array Having Discontinuous Source And Drain Diffusions Contacted By Continuous Bit Line Conductors And Method of Forming"인 미국 특허출원 제09/667,344호(2000. 9. 22)와, 발명이 명칭이 "Scalable Self-Aligned Dual Floating Gate Memory Cell Array and Method of Forming Array"인 미국 특허출원 제09/925,102(2001. 8. 8)에 기재되어 있는 방식일 수 있다. 상기 특허 및 특허출원은 전체로서 본 레퍼런스로서 여기서 설명되어 있다. 이와 같은 방식의 셀은 선택 트랜지스터의 대향측 위에 위치한 2개의 플로팅 게이트 격납 소자를 포함한다. 셀의 플로팅 게이트 각각은 별도의 스티어링 게이트에 의해 각각 제어된다.
도 2에 있어서, 메모리 시스템(10)의 일부분에 관한 부분적인 블록 형태의 개략 다이어그램이 도시된다. 메모리 셀 어레이(11)는 컬럼 형상으로 배치되는 메모리 셀(37, 39, 41)을 포함한다. 설명의 편의상, 단지 일부의 메모리 셀 컬럼이 도시되고, 어레이(11)는 일반적으로 상기와 같은 많은 컬럼을 포함한다는 것은 이해될 것이다. 메모리 셀(37, 39, 41)의 개략 구성은 여기에 설명된 상술한 미국 특허 및 미국 특허출원에서 기술된 메모리 셀의 2개의 플로팅 게이트 타입에 근거하여 도 2에 도시된다.
메모리 셀(37)은 설명을 위해 예시적인 셀로서 사용될 것이다. 어레이(11)내의 다른 셀은 반도체 장치 제조 공정에서 허용된 한계 내에서 셀(37)과 동등하다.
메모리 셀(37)은 3개의 트랜지스터(43, 45, 47)를 포함한다. 트랜지스터(43, 47)는 EEPROM 트랜지스터이다. 상기 트랜지스터(43, 47)의 제어 게이트는 메모리 셀(37)의 2개의 스티어링 게이트를 포함한다. 상기 2개의 스티어링 게이트는 스티어링 게이트 디코더 및 구동 회로(21)에 의해 제어되는 스티어링 게이트 선(44, 48)에 접속된다(또는, 상기 스티어링 게이트 선의 일부를 형성한다). 트랜지스터(43, 47)의 플로팅 게이트는 메모리 셀(37)의 2개의 플로팅 게이트를 나타낸다.
트랜지스터(45)는 셀 선택 트랜지스터이고, 일반적으로는 n채널 전계 효과 트랜지스터이다. 트랜지스터(45)의 게이트는 메모리 셀(37)의 선택 게이트를 나타내는 것으로서 워드선 디코더 및 구동 회로(19)에 의해 제어되는 워드선(49)에 접속된다.
트랜지스터(43, 45, 47)의 채널은 2개의 비트선(51, 53)과 접속되는 소스와 드레인 단자 사이에서 직렬로 접속된다. 따라서, 모든 3개의 트랜지스터(43, 45, 47)는 온 상태가 되고(또는 도통되고), 도전 패스(path)는 비트선(51, 53) 사이에 존재한다.
비트선 디코더 및 구동 회로(13)는 드레인측 비트선 회로(55) 및 소스측 비트선 회로(57)를 포함한다. 여기서 더 설명되는 바와 같이, 드레인측 비트선 회로(55) 및 소스측 비트선 회로(57)는 비트선 디코더 및 구동 회로(13)의 데이터 판독 회로를 나타낸다. 비트선 디코더 및 구동 회로(13) 역시 데이터 기록 회로를 포함하는데, 상기 데이터 기록 회로는 본 발명이 개시하는 범위 밖이다.
상기 예에서, 드레인측 비트선 회로(55)는 비트선 디코딩 회로(59)에 의해 비트선(51)에 접속되고, 소스측 비트선 회로(57)는 비트선 디코딩 회로(59)에 의해 비트선(53)에 접속된다고 가정한다. 상기 구성은 단지 설명의 편의상 선택된 것이다. 드레인측 비트선 회로(55)와 같은 드레인측 비트선 회로와 소스측 비트선 회로(57)와 같은 소스측 비트선 회로 양쪽 모두는 메모리 셀 어레이(11)의 각각의 비트선에 대해 이용가능하다. 따라서, 각각의 비트선(51, 53)은 드레인측 비트선 회로(55)와 같은 드레인측 비트선 회로 또는 소스측 비트선 회로(57)와 같은 소스측 비트선 회로에 접속 가능하다. 비트선 디코딩 회로(59)는 메모리 셀 어레이(11)의 비트선의 하나를 드레인측 비트선 회로(55)와 같은 드레인측 비트선 회로에 접속하거나 인접한 비트선을 소스측 비트선 회로(57)와 같은 소스측 비트선 회로에 접속하는 역할을 한다.
드레인측 비트선 회로(55)는 전류원(61)과 전압 센스 회로(63)를 포함하고, 상기 전류원(61)과 전압 센스 회로(63) 둘 모두는 선(65)에 접속된다. 상기 예에서, 선(65)은 비트선 디코딩 회로(59)에 의해 비트선(51)에 결합된다. 전류원(61)은 선택된 전류를 선(65) 및 비트선(51)에 공급한다. 전압 센스 회로(63)는 선(65)상의 전압을 감지한다.
소스측 비트선 회로(57)는 전류원(67)과, 선(71)에 접속된 트랜지스터(69)를 포함한다. 상기 예에서, 선(71)은 비트선 디코딩 회로(59)에 의해 비트선(53)에 결합된다. 전류원(67)은 선(71)과 접지(또는 VSS) 사이에 접속되고, 선(71)과 비트선(53)으로부터 정전류(constant current)를 인출한다. 트랜지스터(69)의 드레인은 전원 전압(VDD)에 접속되고, 게이트는 바이어스 전압 발생기(73)에 접속된다. 트랜지스터(69)의 소스는 선(71)에 접속된다. 트랜지스터(69)는 전류원(67)에 의해 인출된 전류의 적어도 일부를 공급한다. 트랜지스터(69)는 소스 폴로우어로서 작용 하여, 선(71)상의 전압을 바이어스 전압 발생기(73)로부터의 바이어스 전압에서 트랜지스터 임계 전압을 뺀 것과 동등하게 한다.
드레인측 비트선 회로(55) 및 소스측 비트선 회로(57)에 의해 메모리 셀(37)로부터 데이터가 판독되는 공정이 이하 기술될 것이다. 설명의 편의상, 메모리 셀(37)의 플로팅 게이트 각각은 4개의 지정된 전하 레벨 중의 하나의 레벨을 갖는다고 가정한다. 따라서 각각의 플로팅 게이트는 2비트의 정보를 격납하고 그에 따라 메모리 셀(37)은 총 4비트의 정보를 격납한다.
판독 동작 중에, 메모리 셀(37)의 스티어링 게이트(44 또는 48) 중의 하나(예컨대, 트랜지스터(43, 47)의 제어 게이트 중의 하나)는 과도하게 구동되어 대응하는 트랜지스터(43 또는 47)는 트랜지스터의 플로팅 게이트가 갖는 전하 레벨에 무관하게 온 상태가 된다. 한 예로서, 스티어링 게이트선(48)은 과도히 구동(예컨대, 4볼트까지 구동)되어 트랜지스터(47)의 플로팅 게이트의 상태는 데이터 판독 동작에는 부적절하다고 가정한다.
워드선(49)은 워드선 디코더 및 구동 회로(19)에 의해 판독 동작을 위해 선택된다. 따라서, 워드선(49)은 트랜지스터(45)를 온 상태로 하는데 충분한 전압(예컨대, 3볼트)을 갖는다. 스티어링 게이트선(44)은 후술하는 바와 같이 정규 데이터 판독 레벨의 하나까지 구동되어 트랜지스터(43)의 플로팅 게이트의 전하 레벨이 검출될 수 있다.
상기 결과로서의 등가 개략 다이어그램이 도 3에 도시된다. 전류원(67)은 노드(75)로부터 정전류를 인출한다. 트랜지스터(43, 69)는 노드(75)에 접속된 그 소 스들과 차동 쌍을 형성한다. 트랜지스터(69)는 종래의 열적으로 영향을 받지 않는 밴드 갭 발생기인 바이어스 전압 발생기(73)에 의해 바이어스 된다. 트랜지스터(69)는 소스 폴로우어로서 작용하여, 노드(75)에서의 전압은 트랜지스터(69)의 게이트 전압에서 임계 전압을 뺀 값에 동등하다.
트랜지스터(43)의 임계 전압처럼 트랜지스터(69)의 임계 전압은 온도에 따라 변동한다. 따라서, 노드(75) 및 트랜지스터(43)의 소스는 열적으로 가변적인 전압 레벨로 바이어스 된다. 트랜지스터(43)의 상기 가변 소스 바이어싱은 후술하는 이유에 의해 유리하다.
트랜지스터(69)는 트랜지스터(43)에 열적으로 근사하게 위치되어, 2개의 임계 전압은 개략 동일 온도에 대해 반응한다. 예컨대, 메모리 시스템(10) 및 메모리 셀 어레이(11)가 세그먼트로 분할되면, 트랜지스터(69)는 세그먼트를 포함하는 트랜지스터(43) 내에서 또는 근접하게 위치된다. 트랜지스터(43, 69)는 또한 매칭되어 2개의 트랜지스터의 임계 전압은 온도에 따라 유사하게 변동한다.
트랜지스터(43)를 온 상태로 하는데 충분한 스티어링 게이트 전압은 트랜지스터(43)의 플로팅 게이트에 의해 운반된 전하 레벨에 의존한다. 따라서, 스티어링 게이트(44)는 4개의 상이한 레벨을 통해 단계화 되어 어느 레벨이 트랜지스터(43)를 온 상태로 하는가를 판정한다. 스티어링 게이트(44)에 인가된 전압의 예시적인 스케줄은 테이블 A에 표시된다. 각각의 전압은 이전의 전압이 인가된 약 1000ns 이후에 인가된다.
표 A
스티어링 게이트 전압(VSG) 시간
0V O ns
1V 1000 ns
2V 1000 ns
3V 1000 ns
트랜지스터(43)를 온 상태로 만드는데 충분한 스티어링 게이트 전압에 도달하면, 도통 패스(path)는 전류원(61)과 전류원(67) 사이에 형성된다. 전류원(61)은 전류원(67)에 의해 인출된 전류 보다 더 적은 전류를 발생하도록 설계되고, 상기 전류는 선택된 비율, 예컨대, 1 대 2에 의해 비교된다. 즉, 전류원(61)에 의해 공급된 전류는 전류원(67)에 의해 공급된 전류의 1/2이다. 이에 의해 노드(75)에서 적절한 소스 바이어스 전압을 형성한다. 또한 이로 인해 트랜지스터(43)가 온 상태가 되는 경우에 노드(77)(트랜지스터(43)의 드레인)가 개략 VDD에서 노드(75)의 전압에 보다 가까운 전압까지 강하하는 것을 보장한다. 도 3에 도시된 노드(77)는 디코더(59)를 통해 접속되는 경우에 도 2의 선(51, 65)를 따른 한 지점을 나타낸다.
상기 예에서, 노드(77)에서의 전압 강하는 전압 센스 회로(63)에 의해 검출되고, 상기 전압 센스 회로(63)는 VDD와 VSS 사이에 직렬 접속된 n채널 트랜지스터(81)와 p채널 트랜지스터(79)를 포함한다. 트랜지스터(81)의 게이트는 리셋 신호를 수신한다. 트랜지스터(79, 81)의 드레인을 접속하는 노드(83)는 회로의 데이터 감지 출력을 공급한다.
데이터 판독 사이클에 앞서, 노드(83)에서의 전압은 개략 VSS로 설정된다. 상기 설정은 일시적인 리셋 신호의 단정(assertion)이 수반되고 이는 트랜지스터(81)를 간단히 온으로 한다. 상술되고 테이블 A에 도시된 스티어링 게이 트 전압 사이클이 시작된다. 트랜지스터(43)의 임계 전압에 도달되는 경우에, 노드(77)의 전압은 개략 VDD에서 노드(75)의 전압에 가까운 전압까지 강하한다. 상기 전압 강하는 p채널 트랜지스터(79)를 온 상태로 하기에 충분하다. 따라서, 노드(83)에서의 전압은 개략 VDD까지 상승한다. 이와 같이, 전압 센스 회로(63)는 노드(77)에서의 전압 레벨 출력을 증폭 및 역전한다. 전압 센스 회로(63)로부터의 감지 출력은 그 이후에 트랜지스터(43)를 온 상태로 하는데에 어느 스티어링 게이트 전압이 충분한가를 판별하는 2진 출력으로서 사용되고, 그 다음에는 대응하는 플로팅 게이트에 격납된 전하 레벨을 판정한다.
위에서 명확히 언급한 바와 같이, 트랜지스터(69)와 트랜지스터(43)는 열적으로 근접하게 위치하는 것이 양호하다. 그에 따라, 상기 2개의 트랜지스터의 임계 전압은 개략 동일 온도에 반응한다. 더욱이, 트랜지스터(43, 49)는 기술적인 공정의 결과로서 양호하게 매칭되어 2개의 트랜지스터의 임계 전압은 온도에 따라 유사하게 변동한다. 소스 폴로우어로서 트랜지스터(69)는 열적으로 변동하지 않는 게이트 전압을 노드(75)에서 열적으로 가변적인 소스 전압으로 변환시킨다. 트랜지스터(75)에 대한 상기 열적으로 가변하는 소스 바이어싱은 트랜지스터(75)의 임계 전압의 온도 변동에 대해 보상한다. 따라서, (열적으로 거의 변동하지 않는) 테이블 A에서 설명된 스티어링 게이트 전압은 칩 온도의 변동에 대해 고려하지 않고서 사용될 수 있다. 즉, 트랜지스터(43)를 온 상태로 하는데 충분한 스티어링 게이트 전압은 그 플로팅 게이트에 격납된 전하 레벨 및 트랜지스터(69)의 게이트상 의 전압에 의존하고, 트랜지스터(43)의 국부적인 온도에는 의존하지 않는다.
도 3의 회로의 특성에 대한 설명은 전류원(61)이 제거되고 전류 미러로 대체된다고 가정할 것이다. 도 3의 노드(75)에 대한 전류의 입출의 흐름에 관한 예는 변형된 바와 같이, 스티어링 게이트 전압(VSG)의 기능으로서 도 4에 주어진다. 전류원(67)으로부터의 전류(IT)는 노드(75)에서 전류(IC)(메모리 셀 트랜지스터(43)를 통과함)와 전류(IR)(트랜지스터(69)를 통과함)로 분할된다. 도 4의 실선 커브는 3개의 동작 온도 각각에 대한 메모리 셀 트랜지스터(43)의 전류-전압 특성(IC-VSG)를 도시한다. 점선 커브는 동일예의 동작 온도에 대한 트랜지스터(69)에 대한 전류-전압 특성을 도시한다. 주어진 어느 동작 온도에 대해서, 스티어링 게이트 전압(VSG)의 동작 범위에 걸쳐 IT = IC + IR 이다.
스티어링 게이트 전압(VSG)이 도 3의 변형예에서 0볼트에서 시작하면서 그 범위에 걸쳐 변동됨에 따라, 메모리 셀 트랜지스터(43)는, VSG가 25℃에서 동작하는 경우에 존재하는 임계값(97) 등과 같은 임계값(VT)에 도달하는 경우에 도통을 하기 시작한다. VSG가 증가함에 따라, IC는 0으로부터 증가하는 반면에 IR은 동일양 만큼 감소한다. 트랜지스터(43, 69)가 동일 특성을 갖는다면, 특별한 구성예에서 상술한 바와 같이, 도 4의 모든 동작 커브는 특정 스티어링 게이트 전압(VSG1)에 대해 전류(IC)와 전류(IR)가 서로 각각 동일하고 각각 1/2IT의 값을 갖는 한 지점(95)를 통과한다.
선행한 2개의 문장에서 가정된 변형예가 없이 도시된 바와 같은 도 3의 회로의 동작의 하나의 특징은 도 4A의 커브에 의해 도시된다. 스티어링 게이트 전압(VSG1)이 낮을 경우에, 노드(77)에서의 전압은 전원 전압(VDD)이다. 그러나, 스티어링 게이트 전압이 전압값 VSG1에 도달하는 경우에, 노드(77)에서의 전압은 접지(O볼트) 전위인 본 경우에 도시된 전원 전압(Vss)의 값까지 계단식 모양으로 강하한다. 상기 강하는 도 4A의 공통 크로스오버 전류 값(95)과 동일한 전압(VSG1)에서 발생한다. 상기는 센스 회로(63)에 의해 검출 및 출력된다.
실시예의 메모리 셀 트랜지스터(43)의 격납 소자를 프로그램하는 것은 일련의 프로그램/변경 사이클로 구성된다. 상기 일련의 사이클은 프로그램 됐다는 것을 고려하여 VSG1에 동등한 스티어링 게이트 전압에 대해 전류(IR)에 동등한 전류(IC )를 셀이 나타내는 경우에 중단된다. 도 2 및 3의 회로의 중요한 장점은 메모리 셀은 회로 칩의 넓은 온도 범위에 걸쳐 동일한 스티어링 게이트 전압(VSG1)에 의해 판독된다는 점이다. 도 4B의 출력 특성은 넓은 온도 범위에 걸쳐 동일하게 유지된다. 메모리 셀 트랜지스터(43)의 소스에 접속된 노드(75)에서의 전압은 변동하는 온도에 반응하여 자동적으로 조절된다.
전류원(67)의 하나의 실시예의 개략 다이어그램은 도 3에 또한 도시된다. 상 기 실시예에 있어서, 전류원(67)은 전류 미러 구성을 사용하고, 상기 구성에서 프로그래밍 전류원(87)은 프로그래밍 트랜지스터(89)에 전류를 공급한다. 트랜지스터(89)의 게이트와 드레인은 접속되어 있기 때문에, 상기 구성은 멀티플 미러 트랜지스터(91)에 공급될 수 있는 프로그래밍 게이트 전압을 발생한다. 상기 미러 트랜지스터(91)는 트랜지스터(89)의 부피에 비례하는 게이트 폭과 길이를 갖도록 설계되어 미러 트랜지스터(91) 각각은 전류원(87)에 의해 발생된 전류에 비례하는 전류를 도통한다.
하나의 미러 트랜지스터(91)는 메모리 셀 어레이의 비트선 각각에 대해 제공될 수 있다. 이전에 기술한 바와 같이, 비트선 디코딩 회로(59)(도 2에 도시)는 트랜지스터(91)의 하나와 그 대응하는 비트선 사이에 접속한다. 상기 공간적으로 효율적인 구성에 의해, 전류원이 메모리 셀 어레이의 각각의 비트선에 대해 제공되고 비트선 당 하나의 트랜지스터만을 사용하는 것이 가능해진다.
비록 본 발명 및 그 장점이 상세히 설명되었지만, 다양한 변경, 대체, 변화가 본 발명의 본질 및 범위를 벗어남이 없이 실시될 수 있다는 점은 자명하다.
본 발명에 있어서, 메모리 셀의 온도는 메모리 셀 트랜지스터로부터 판독된 데이터 값에 영향을 미치지 않는다는 점이다. 본 발명의 다른 효과에 있어서, 온도 보상은 최소한의 추가적인 회로를 사용하여 달성되고, 그에 따라, 메모리 칩상의 공간을 덜 차지하게 된다.

Claims (15)

  1. 비휘발성 메모리에 있어서, 상기 비휘발성 메모리는,
    전하 격납 소자; 제어 게이트; 제1 소스 또는 드레인 단자; 및 제2 소스 또는 드레인 단자;를 포함하는 데이터 격납 메모리 셀;
    상기 제1 소스 또는 드레인 단자에 제1 전류를 공급하도록 동작가능한 제1 전류원;
    상기 제2 소스 또는 드레인 단자에 전기적으로 접속된 노드; 및
    상기 노드에 바이어스 전압을 공급하도록 동작가능한 바이어스 회로로서, 상기 바이어스 전압은 온도에 따라 변동하고, 상기 바이어스 전압의 변동은 상기 데이터 격납 메모리 셀의 임계전압의 열적 변동에 역전되는 바이어스 회로;
    를 포함하고, 상기 바이어스 회로는,
    상기 노드에 제2 전류를 공급하도록 동작가능한 제2 전류원;
    온도에 따라 변동하지 않는 기준전압을 발생시키도록 동작가능한 기준전압 발생기;
    상기 노드에 연결된 제3 소스 또는 드레인 단자; 및 상기 기준전압 발생기의 기준전압에 연결된 게이트 단자;를 구비하는 바이어스 트랜지스터; 및
    상기 제어 게이트에 제어된 전압 레벨을 공급하도록 동작가능한 제어 게이트 전압 회로;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  2. 제1항에 있어서, 상기 비휘발성 메모리는 상기 데이터 격납 메모리 셀의 상기 제1 소스 또는 드레인 단자에 연결된 데이터 센스 회로를 더 포함하고, 상기 데이터 센스 회로는 상기 제1 소스 또는 드레인 단자에서 전압을 감지하도록 동작가능한 것을 특징으로 하는 비휘발성 메모리.
  3. 삭제
  4. 제1항에 있어서, 상기 제어 게이트 전압 회로는 상기 데이터 격납 메모리 셀의 판독 사이클 동안에 상기 데이터 격납 메모리 셀의 상기 제어 게이트에 소정의 순차적인 전압 레벨들을 공급하도록 동작가능한 것을 특징으로 하는 비휘발성 메모리.
  5. 비휘발성 메모리에 있어서, 상기 비휘발성 메모리는,
    전하 격납 소자; 제어 게이트; 제1 소스 또는 드레인 단자; 및 제2 소스 또는 드레인 단자;를 포함하는 데이터 격납 수단;
    상기 데이터 격납 수단의 상기 제1 소스 또는 드레인 단자에 제1 전류를 공급하는 수단;
    상기 데이터 격납 수단의 상기 제2 소스 또는 드레인 단자에 바이어스 전압을 공급하는 수단으로서, 상기 바이어스 전압은 온도에 따라 변동하고, 상기 바이어스 전압의 변동은 상기 데이터 격납 수단의 임계전압의 열적 변동에 역전되는 바이어스 전압 공급 수단; 및
    상기 데이터 격납 수단의 상기 제어 게이트에 제어된 전압 레벨을 공급하는 수단;
    을 포함하고, 상기 바이어스 전압 공급 수단은,
    상기 데이터 격납 수단의 상기 제2 소스 또는 드레인 단자로부터 제2 전류를 인출하는 수단;
    온도에 따라 변동하지 않는 기준전압을 발생시키는 수단; 및
    상기 데이터 격납 수단의 상기 제2 소스 또는 드레인 단자에 연결된 제3 소스 또는 드레인 단자; 및 상기 기준전압 발생 수단에 연결된 게이트 단자;를 구비한 바이어스 트랜지스터;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리.
  6. 제5항에 있어서, 상기 비휘발성 메모리는 상기 데이터 격납 수단의 상기 제1 소스 또는 드레인 단자에서 전압을 감지하는 수단을 더 포함하는 것을 특징으로 하는 비휘발성 메모리.
  7. 삭제
  8. 제5항에 있어서, 상기 데이터 격납 수단의 상기 제어 게이트에 제어된 전압 레벨을 공급하는 수단은 상기 데이터 격납 수단의 판독 사이클 동안에 상기 데이터 격납 수단의 상기 제어 게이트에 소정의 순차적인 전압 레벨들을 공급하도록 동작가능한 것을 특징으로 하는 비휘발성 메모리.
  9. 비휘발성 메모리로부터 격납된 데이터를 판독하는 방법에 있어서,
    EEPROM 트랜지스터의 제1 소스 또는 드레인 단자를 통해 제1 전류를 전도하는 단계로서, 상기 EEPROM 트랜지스터는 노드에 연결된 제2 소스 또는 드레인 단자를 구비한 단계;
    전류원에 의해 상기 노드를 통해 전류를 전도하는 단계;
    트랜지스터의 게이트에 열적으로 변동하지 않는 바이어스 전압을 공급하는 단계로서, 상기 트랜지스터는 상기 노드에 연결된 소스 또는 드레인 단자를 구비하고, 상기 트랜지스터는 상기 전류원에 의해 상기 노드를 통과하는 전류의 적어도 일부를 전도하는 단계;
    상기 EEPROM 트랜지스터의 제어 게이트에 전압을 공급하는 단계; 및
    상기 EEPROM 트랜지스터의 상기 제1 소스 또는 드레인 단자에서 전압을 검출하는 단계;
    를 포함하는 것을 특징으로 하는 데이터 판독 방법.
  10. 제9항에 있어서, 상기 데이터 판독 방법은,
    상기 EEPROM 트랜지스터의 상기 제어 게이트에 순차적인 전압들을 공급하는 단계;
    상기 EEPROM 트랜지스터의 상기 제1 소스 또는 드레인 단자에서 전압 강하를 검출하는 단계; 및
    상기 EEPROM 트랜지스터의 상기 제1 소스 또는 드레인 단자에서 전압 강하로부터, 상기 순차적인 전압들 중 어느 전압으로 인해 상기 EEPROM 트랜지스터가 전도하는지를 판정하는 단계;
    를 더 포함하는 것을 특징으로 하는 데이터 판독 방법.
  11. 제10항에 있어서, 상기 데이터 판독 방법은 상기 판정 단계에 응답하여 상기 EEPROM 트랜지스터에 의해 격납된 수치 값을 판정하는 단계를 더 포함하는 것을 특징으로 하는 데이터를 판독하는 방법.
  12. 삭제
  13. 소스와 드레인 사이의 채널의 적어도 일부 위에 위치한 적어도 하나의 격납 소자를 구비한 데이터 격납 수단을 개별적으로 포함하는 비휘발성 메모리 셀들의 어레이에 있어서, 상기 소스 및 드레인은 상기 데이터 격납 수단의 제1 및 제2 단자들에 접속되고, 상기 적어도 하나의 격납 소자에는 제어 게이트가 연결되며, 상기 비휘발성 메모리 셀들의 어레이는,
    상기 메모리 셀들로부터 데이터를 판독하기 위해 상기 메모리 셀들을 동시에 어드레싱하는 수단으로서, 상기 어드레싱된 셀들의 제어 게이트들에 제어된 전압 레벨을 제공하는 수단을 포함하는 어드레싱 수단;
    상기 어드레싱된 메모리 셀들의 제1 단자에 제1 전류를 공급하는 수단; 및
    상기 어드레싱된 셀들의 제2 단자에 바이어스 전압을 공급하는 수단으로서, 상기 바이어스 전압은 온도에 따라 변동하고, 상기 바이어스 전압의 변동은 상기 메모리 셀들의 임계전압의 열적 변동에 역전되는 바이어스 전압 공급 수단;
    을 포함하고, 상기 바이어스 전압 공급 수단은,
    상기 어드레싱된 메모리 셀들의 제2 단자로부터 제2 전류를 인출하는 수단;
    온도에 따라 변동하지 않는 기준전압을 발생시키는 수단; 및
    상기 어드레싱된 메모리 셀들의 소스 및 드레인 중 하나에 연결된 제3 단자; 상기 어드레싱된 메모리 셀들의 소스 및 드레인 중 다른 하나에 연결된 제4 단자; 및 상기 기준전압 발생 수단에 연결된 게이트 단자;를 구비하는 바이어스 트랜지스터;
    를 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 어레이.
  14. 제13항에 있어서, 상기 비휘발성 메모리 셀들의 어레이는 상기 데이터 격납 수단의 상기 제1 단자에서 전압을 감지하는 수단을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 셀들의 어레이.
  15. 제13항에 있어서, 상기 제어 게이트들에 제어된 전압 레벨을 제공하는 수단은 상기 데이터 격납 수단의 판독 사이클 동안에 상기 제어 게이트에 소정의 순차적인 전압 레벨들을 공급하도록 동작가능한 것을 특징으로 하는 비휘발성 메모리 셀들의 어레이.
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