CN100490157C - 具有温度补偿功能的数据读取的非易失性存储器 - Google Patents

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Abstract

本发明揭示了一种新的非易失性存储器。该非易失性存储器包括一数据存储单元阵列，其中每一个都包括一存储元件(43)如一浮动栅、一控制栅、第一及第二源/漏极。一电流源(61)提供一电流至该数据存储元件的第一源/漏极。一节点(75)电连接于该数据存储单元的第二源/漏极。一偏置电路(73，79)提供一偏置电压至该节点。该偏置电压几乎以与该数据存储元件的阈值电压的热变化相反的方式而变化。一控制栅电压电路提供一电压电平至该数据存储单元的控制栅。

Description

具有温度补偿功能的数据读取的非易失性存储器
技术领域
本发明涉及非易失性存储器，特别是一种具有一温度补偿数据读取周期的非易失性存储器。
背景技术
快速(flash)电可擦除可编程只读存储器(EEPROM)是一种常用的非易失性存储系统。典型的，这种存储器的各个存储单元包括一个或更多的的存储元件，该存储元件存储静态电荷的一可变量。导电浮动栅是该存储元件中最普遍的，因此这也是在此作为主要描述的例子，但它也可以是电荷俘获电介质的区域。由该浮动栅存储的电荷的电平代表着由该数据存储元件存储的数据值。该浮动栅通常覆盖于晶体晶体管的通道区。
通过加载一电压至一覆盖于该浮动栅的控制栅而从一存储位置读取数据。由该浮动栅存储的电荷的电平连同加载至该控制栅的电压，决定了该晶体晶体管是否将通过它的通道来传导电流。因此，或通过测量该电流、或通过找到使该晶体管导电所需的加载至该控制栅的电压，便可确定由该浮动栅存储的电压的电平。在此两种情况的任一种中，都将所测得的量与参考电平相比较以确定该存储单元的状态。
在快速存储器(flash memery，以下称为闪存)中可使用二进制状态存储单元。这些存储单元具有两个状态：“编程状态”(通常表示为1)和“擦除状态”(通常表示为0)。但是，这种单元并不能有效的利用集成电路中的宝贵的平面资源，因为每个浮动栅只存储一位的信息。所以许多闪存对于浮动栅使用多电荷电平(大于二)，以使每个浮动栅可能存储多于一位的信息。
随着各浮动栅的操作的电荷电平状态的数量的增加，必然使两状态间的电压差减小。状态数量的增加而导致的电压电平范围的接近使得将一状态与另一状态区分变得更加困难。
因为存储单元的晶体管的工作特性随温度变化，所以即使当由该浮动栅承载的电荷电平保持不变时，打开该晶体管的所需的控制栅电压也随温度变化。
一种用于补偿该温度补偿效应的技术是包含提供参考电平的参考存储单元，其在相同的集成电路晶片上以与数据存储单元相同的方式形成，所测得的数据存储单元的电流或电压与该参考存储单元的参考电平相比较以读取它们的存储状态。由此该参考单元以与存储器存储单元相同的方式受到电路晶片的温度变化的影响。于是该参考电平以与从存储器单元中读取的数据相同的方式随温度偏移。此项技术已在第5172338号美国专利中描述，在此通过引用将之并入。
其它的技术使用的是除了作为温度参考的存储单元的另一种机构。带隙机构(band gap device)是这种机构的一个例子，其作为存储单元提供于相同的晶片上，或者与这个晶片热连接的任何地方。以此方法控制加载至存储单元的控制栅的电压。
发明内容
简要的并且通常的，本发明提供一种用于非易失性存储单元的温度补偿读取的技术，其通过响应于温度变化而改变位线(bit-line)电压或电流来实现。本发明的一种实现方式是在存储单元阵列晶片上提供一电路，其在读取操作期间能够自动的偏置加载至单元的源极或漏极的电压或电流，该偏置量用于补偿由电路晶体的温度变化导致的存储单元的阈值电压的特性的改变。
在一个实施例中，该非易失性存储单元包括一个存储晶体管，其具有一个数据存储元件如一个浮动栅、一个或更多个的控制栅以及第一和第二源/漏极。一电流源提供一电流至该数据存储元件的第一源/漏极，一节点电连接于该数据存储元件的第二源/漏极。一偏置电路提供一偏置电压至该节点。该偏置电压几乎以与该数据存储单元的阈值电压随温度的变化相反的方式变化。一控制栅电压电路提供一受控电压电平至该数据存储单元的控制栅。
在一更特别的实施例中，一种从一非易失性存储器中读取所存储的数据的方法包括提供一电流至一EEPROM晶体晶体管的第一源/漏极，该晶体管具有一与一节点耦合的第二源/漏极。该方法进一步包括由一电流源从该节点引出一电流，并提供一非热变化的偏置电压至晶体晶体管的一栅极，该晶体管具有一与该节点耦合的一源极或一漏极。该方法还包括提供一电压至该EEPROM晶体晶体管的一控制栅，并在该EEPROM电晶体的第一源/漏极处读取一电压。
本发明的优点在于存储单元的温度不会影响从该存储单元的晶体管中读取的数据的值。本发明的另一个优点是通过使用最小化的附加电路获得了温度补偿，由此在存储晶片上占用了更小的空间。
附图说明
为了更加完整的理解本发明的其它特征和优点，接下来的描述将结合附图以作参考，其中：
图1是结合了本发明的各方面的一存储系统的框图。
图2是图1的存储单元阵列的一部分的局部方框式的示意图。
图3是图2的存储电路的一部分的等效示意图。
图4A显示了图3的电路的一改进实施例的几个特征电流-电压曲线。
图4B是解释图3的电路在操作期间的电压曲线图。
具体实施方式
通过参照附图的图1，2，3，4A和4B，将最佳的了解本发明的优选实施例及其优点。在不同的附图中，相同的附图标记代表相同或相应的部件。
参照图1，它显示了与本发明的部分组合的一个存储系统的示例的示意图。尽管对存储单元采用其它的物理排列形式也是可以的，该存储系统10包括一很大数量的各自可寻址的、在一矩形阵列11按行和列排列的存储单元。位线(未显示于图1中)沿着阵列11的列延伸，并通过线15与一位线解码器和驱动电路13连接。对于存储单元阵列的一种类型来说，采用了控制栅的两个不同的设置，字线和调控栅。字线(未显示于图1中)沿着阵列11的行延伸，并通过线17连接于一字线解码器和一驱动电路19。调控栅(未显示于图1中)沿着阵列11的列延伸，并通过23连接于一调控栅解码器和驱动电路21。
控制器27能够通过线35与一主机设备(未示出)连接。该主机例如可以是一个人电脑、笔记本电脑、数码相机、音频播放器或者其它各种掌上电子设备。图1的存储系统可以根据一个或多个物理及电气标准以卡的形式很容易的实现，该标准例如可以是由PCMCIA、CompactFlashTM协会、MMCTM协会或Secure Digital(SD)卡协会设定的。当在一种卡的格式中时，该线35终结于卡的连接器，该卡的连接器与该主机设备的与之相配的连接器相接口。许多卡的电子接口都符合ATA标准，其中该存储系统就像是一个磁盘驱动器一样显示于该主机设备中。还存在其它的存储卡接口标准。与卡的格式不同的另一可选的方式是，在该主机设备中插入显示于图1中的类型的存储系统。
阵列11的存储单元可以是如第60916323、6103573和6151248号专利和申请序列号为09/667344、于2000年9月22日申请的、标题是“Non-Volatile Memory Cell Array Having Discontinuous Source And DrainDiffusions Contacted By Continuous And Methods of Forming”和申请序列号为09/925102、于2001年8月8日申请的、标题是“Scalable Self-Aligned DualFloating Gate Memory Cell Array and Methods of Forming the Array”的美国专利申请所描述的类型。通过于此对这些专利及专利申请的全文引用而将之并入。这些类型包括两个位于一选择晶体管的相对两边的浮动栅存储元件。该单元的每个浮动栅也由一独立的调控栅控制。
参照图2，其显示了存储系统10的一部分的局部方框式的示意图。存储单元阵列11包括以列排列的存储单元37，39和41。为了说明的目的，只显示了存储单元列的一部分，且应当理解该阵列11通常包括许多此种列。图2示意性的表示了基于前面提到的组合于此的美国专利和专利申请中所描述的存储单元的两种浮动栅类型的存储单元37、39和41。
为说明的目的，可以用存储单元37作为一个示例单元。在阵列11中的其它单元可以在半导体器件制造过程允许的限度内与该单元37相同。
存储单元37包括三个晶体管43，45，47。晶体管43和47是EEPROM晶体管。晶体管43和47的控制栅包括两个存储单元37的两个调控栅。这些调控栅分别连接于(或形成部分的)调控栅线44和48，并由调控栅解码器和驱动电路21控制。晶体管43和47的浮动栅表示该存储单元37的两个浮动栅。
晶体管45是一个单元选择晶体管，典型的是一个n通道场效应晶体管。代表该存储单元37的选择栅的晶体管45的栅极连接于由字线解码器和驱动电路19控制的一字线49。
该晶体管43、45和47的通道串行连接于源极与漏极之间，该源极和漏极与两个位线51和53连接。由此，如果打开(或使之传导)所有三个晶体管43，45和47，则在位线51和53之间存在一导电通路。
位线解码器和驱动电路13包括一漏极侧位线电路55和一源极侧位线电路57。如在此进一步描述的，漏极侧位线电路55和源极侧位线电路57代表位线解码器和驱动电路13的数据读取电路。位线解码器还包括数据写入电路，其不属于本文公开的范围。
在此例中，假设漏极侧位线电路55由位线解码电路59连接于位线51，而源极侧位线电路57由位线解码电路59连接于位线53。选择这种设置仅仅是为了说明的目的。例如电路55的漏极侧位线电路和例如电路57的源极侧位线电路对存储单元阵列11的每一个位线都是可用的。这样，每个位线51，53能够或连接于一漏极侧位线电路如电路55，或连接于一源极侧位线电路如电路57。位线解码电路59响应于将存储单元阵列11的一个位线对漏极侧位线电路如电路55的连接，并响应于将一个相邻位线对源极侧位线电路如电路57的连接。
漏极侧位线电路55包括一电流源61和一电压读取电路63，它们都连接于线65。在此例中，线65由位线解码电路59连接于位线51。电流源61提供一至线65和位线51的选择电流。电压读取电路63读取线65上的电压。
源极侧位线电流57包括一电流源67和一连接于线71的晶体管69。在此例中，线71由位线解码电路59连接于位线53。电流源连接于线71和接地(或Vss)之间，并从线71至位线53输送一常电流。晶体管69的漏极连接于一电源电压(VDD)，而其栅极连接于一偏置电压发生器73。晶体管69的源极连接于线71。晶体管69至少提供部分由电流源67输送的电流。晶体管69作为一源跟随器，在线71上产生一电压，其等于来自于偏置电压发生器73的偏置电压减去一晶体管阈值电压。
现在将描述由源极侧位线电路55和源极侧位线电路从存储单元37读取数据的过程。为了说明的目的，假设存储单元37的每一浮动栅可以承载四个指定电荷电平中的一个。因此每个浮动栅存储两位信息，以致该存储单元37存储全部的四位信息。
在写操作过程中，过度驱动存储单元37的调控栅44和48(即晶体管43和47的控制栅的一个)中的一个，以致不管该晶体管的浮动栅承载的电荷电平而打开相应的晶体管43或47。作为一个例子，假设过度驱动调控栅线48(例如驱动至4伏特)，由此晶体管47的浮动栅的状态与数据读取操作无关。
选择字线49以用于通过字线解码器和驱动电路19来进行读取操作。因此字线49承载一足以打开晶体管45的电压(例如3伏特)。驱动调控栅线44至下面所述的正常数据读取电平中的一个，以致能够检测晶体管43的浮动栅的电荷电平。
图3中显示了作为其结果的等效示意图。电流源从一节点输送一常电流。晶体管43和69以源极连接至节点75的方工形成一差分对。该晶体管69的栅极由偏置电压发生器73偏置，其可以是一热加强带隙发生器。晶体管69作为一源跟随器，以致在节点75上的电压等于晶体管69的栅极电压减去晶体管的阈值电压。
晶体管的阈值电压随着温度变化，如同晶体管43的阈值电压那样。因此偏置节点75和晶体管43的源极至一热变化电压电平。此可变源偏置晶体管43的阈值电压具有下述优点。
晶体管可以位于与晶体管43热接近，以使两个阈值电压响应于几乎相同的温度。例如，如果存储器10和存储单元阵列11被分成区段，晶体管69可能位于或接近于容纳区段的晶体管43。晶体管43和69也可相配以致两个晶体管的阈值电压随一类似的温度范围而变化。
足以打开晶体管43的调控栅电压取决于由晶体管43的浮动栅承载的电荷电平。由此通过四个不同的电压电平分步加载至该调控栅44以确定哪一个打开晶体管43。在表格A中展示了加载至调控栅44的电压的一示例表单。在加载前一电压后约1000ns加载每一个电压。
表格A
调控栅电压           时间
VSG
0V                  0ns
1V                  1000ns
2V                  1000ns
3V                  1000ns
当达到一足以打开晶体管43的调控栅电压时，在电流源61和电流源67之间便建立了一传导通路。指定电流源产生一小于由电流源67输送的电流的电流，这些电流相关于一选定的比率，例如一至二之间的一个数。也就是说，由电流源61提供的电流是由电流源67提供的电流的一半。这就在节点75建立了一个合适的源偏置电压。这还能保证当打开晶体管43时，节点77(晶体管43的漏极)的电压从约VDD跌至接近于节点75的电压。显示于图3中的节点77表示当通过解码器59连接时，沿着图2的线51和65的一点。
在此例中，在节点77的电压下降由电压读取电路63检测，其包括串行连接于VDD和VSS之间的一p通道晶体管79和一个n通道晶体管81。晶体管79的栅极连接于节点77。晶体管81的栅极接收一重置信号。连接于晶体管79和81的漏极的一节点83提供该电路的数据读取输出。
在一数据读取周期之前，设置在节点83的电压接近于Vss。通过临时插入该重置电流来完成此设置，其暂时的打开晶体管81。然后开始上面描述的并显示于表格A中的调控栅极电压的周期。当达到晶体管43的阈值电压时，在节点77的电压从约VDD降低至接近于节点75的电压。此电压降低足以打开晶体管79。因此在节点83的电压上升至差不多等于VDD。以此方式，电压读取电路63放大并插入了在节点77输出的电压电平。然后可将从电压读取电路的读取输出用作一二进制输出以确定哪一个调控栅电压足以打开晶体管43，该晶体管依次确定存储于相应浮动栅的电荷电平。晶体管81也可用作为一电流源。
如前所述，晶体管69和晶体管43优选的设置成热接近位置。因此这两个晶体管的阈值电压几乎响应于相同的温度。而且优选的，通过技术处理，晶体管43和69是相配的，由此这两个晶体管的阈值电压随一类似的温度范围而变化。作为一源跟随器的晶体管69在节点75将非热变化的栅极电压有效的转变为热变化的源电压。此热变化源对晶体管75的偏置补偿了栅极电压的阈值电压的温度变化。因此可以使用(基本非热变化的)展示于表格A中的调控栅电压，而不必考虑晶片温度的变化。也即，足以打开晶体管43的调控栅电压取决于存储于其浮动栅的电荷电平和晶体管69的栅极上的电压，而不取决于晶体管43的局部温度。
对于图3的电路特性的说明将首先假设移除了电流源而代之以一电流计。图3的节点75的电流流进与流出的的实例作这样的改进，即如图4给出的调控栅极电压VSG的功能。从电流源67流出的电流IT在节点分成电流IC(通过存储单元晶体管43)和IR(通过晶体管69)。图4的实线显示了对于每三个操作温度的存储单元晶体管43的电流-电压(IC-VSG)曲线。虚线显示了对于相同示例的操作温度的晶体管的电流电压特性。对于任意已给出的操作温度，IT＝IC+IR超过了调控栅电压VSG的操作范围。
在图3的改进实施例中，随着在其从零伏特开始的范围内移动调控栅电压VSG，当VSG达到阈值(VT)时，该存储单元43开始传导，例如在25℃时存在阈值97。随着VSG上升，IC从零上升，而IR下降相同的量。如果晶体管43与69具有相同的特性，如上述特殊实施方式中已描述的，图4中的所有操作曲线都经过点95，该处对于一特定的调控栅电压VSG1，电流IC和IR彼此相等，其值皆为1/2IT。
不进行前面两段中所假定，如图3所示的电路的操作的一个方面由图4A的曲线来说明。当调控栅电压低的时候，在节点77的电压基本上是电源电压VDD的电压。但是当该搞控栅电压到达值VSG1时，在节点77的电压以阶梯状形式下降至基本上为电源电压Vss的电压值，显示于此情况中为接地(零伏特)电势。这种下降发生于与图4A的常交叉电流值95相同的电压VSG1处。它通过读取电路63检测并输出。
对示例存储单元晶体管43的存储单元进行编程的过程包括一系列的编程/识别周期。当已编程的单元对于一等于VSG1的调控栅电压提供一等于电流IR的电流IC时，这些系列将停止。图2和3的电路的最显著的优点是，由相同的调控栅电压VSG1在电路晶片的一很宽的温度范围内读取存储单元。图4B的输出性能在一很宽的温度范围内保持不变。连接于存储单元三级管43的节点75的电压能响应于变化的温度而自动调整。
图3中还显示了电流源67的一种实现方式的示意图。在此实施方式中，电流源67使用一电流镜架构，其中一编程电流源87提供一电流至一编程三级管89。因为连接了晶体管89的栅极和漏极，这种架构产生一编程栅极电压，该电压可加载至多镜像晶体管91。该镜像晶体管91可以设计成具有与晶体管89的尺寸成比例的栅极宽度和长度，以致该镜像晶体管91的每一个都传导一与电流源87产生的电流成比例的电流。
对于在存储单元阵列中的每一个位线可以提供一个镜像晶体管。如前所述，位线解码电路59(图2中所示)在一个晶体管和其相应的位线间建立一连接。这种高空间利用率的架构使得对于在存储单元阵列中的每一个位线都能提供一电流源，而每个位线仅用了一个晶体管。
尽管已详细的描述了本发明及其优点，应当理解，在不脱离本发明的主旨及范围的情况下，可以对其作各种变化、替代或选择，本发明的范围及主旨在所附的权利要求中加以定义。

Claims (12)

1.一种非易失性存储器，包括：
一数据存储单元，其包括一存储元件、一控制栅和第一及第二极，其中该第一及第二极中的一者是源极而另一者是漏极；
一可操作的第一电流源，以提供一第一电流至该第一极；
一节点，其电连接于该第二极；
一可操作的偏置电路，以提供一偏置电压至该节点，该偏置电压随温度变化，该偏置电压的变化与数据存储单元的阈值电压的热变化相反；以及
一可操作的控制栅电压电路，以提供一电压电平至该控制栅。
2.如权利要求1所述的非易失性存储器，进一步包括一连接于该数据存储单元的该第一极的数据读取电路，可操作该数据读取电路来读取该第一极的电压。
3.如权利要求1所述的非易失性存储器，其中该偏置电路包括：
一连接于该节点的第二电流源；
一可操作的参考电压发生器，以产生一参考电压，该参考电压是非温度变化的；以及
一偏置晶体管，其具有一连接于该节点的第一极，该偏置晶体管具有一连接于该参考电压发生器的栅极。
4.如权利要求1所述的非易失性存储器，其中在该数据存储元件的一读取周期期间，可操作该控制栅电压电路以提供一电压电平的预定序列至该数据存储单元的控制栅。
5.一种非易失性存储器，包括：
用于存储数据的数据存储装置，该装置包括一电荷存储元件、一控制栅和第一及第二极，其中该第一及第二极中的一者是源极且另一者是漏极；
用于提供一第一电流至该数据存储装置的该第一极的装置；
用于提供一偏置电压至该数据存储装置的该第二极的装置，该偏置电压随温度变化，该偏置电压的变化与数据存储装置的阈值电压的热变化相反；以及
用于提供一电压电平至该数据存储装置的控制栅的装置。
6.如权利要求5所述的非易失性存储器，进一步包括用于在该数据存储装置的该第一极读取电压的装置。
7.如权利要求6所述的非易失性存储器，其中用于提供偏置电压的装置包括：
用于从该数据存储装置的该第二极引出一第二电流的装置；
用于产生一参考电压的装置，该参考电压不随温度变化；以及
一偏置晶体管，其具有连接于该数据存储装置的该第二极的一第一极，该偏置晶体管具有一连接于该用于产生参考电压的装置的栅极；
其中所述偏置晶体管的所述第一级为源极或漏极。
8.如权利要求7所述的非易失性存储器，其中可操作该用于提供一电压电平至该数据存储装置的控制栅的装置，以在该数据存储装置的一读取周期期间，提供一电压电平的预定序列至该数据存储装置的控制栅。
9.用于从一非易失性存储器读取所存储的数据的方法，包括：
传导一第一电流通过一EEPROM存储器单元的第一极，该EEPROM存储器单元具有一连接于一节点的第二极，其中所述第一和第二极的一者为源极且另一者为漏极；
由一电流源传导电流通过该节点；
提供一非热变化偏置电压至一晶体管的一栅极，该晶体管的一源极或漏极连接到该节点，该晶体管至少传导由该电流源驱使而通过该节点的电流的一部分；
提供一电压至该EEPROM存储器单元的一控制栅；以及
检测在该EEPROM存储器单元的第一极处的一电压。
10.如权利要求9所述的方法，进一步包括：
提供一系列电压来控制EEPROM存储器单元的控制栅；
检测在该EEPROM存储器单元的第一极处的一电压降；以及
从该EEPROM存储器单元的第一极处的一电压降，确定该系列电压中的哪一个电压使得该EEPROM存储器单元传导。
11.如权利要求10所述的方法，进一步包括响应于使得该EEPROM存储器单元传导的电压的确定，而确定由该EEPROM存储器单元存储的一数值。
12.一种操作非易失性存储单元的阵列的方法，该存储单元各自具有至少一个存储元件，该存储元件位于源极或漏极和一控制栅之间的一通道的一部分之上，该控制栅连接有至少一个存储元件，该方法包括：
为同时读取或于其中编程数据，而对一个或更多的单元寻址，
应用一电加载至已寻址的单元的至少一个源极或漏极的电平，其与该存储单元阵列的温度变化相反地变化，以及
应用一组电压至已寻址的单元的控制栅，此组电压不依赖于该存储单元阵列的温度。
CNB028265947A 2001-11-02 2002-10-24 具有温度补偿功能的数据读取的非易失性存储器 Expired - Fee Related CN100490157C (zh)

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